JPH08273347A - データ一時記憶装置 - Google Patents
データ一時記憶装置Info
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- JPH08273347A JPH08273347A JP7073390A JP7339095A JPH08273347A JP H08273347 A JPH08273347 A JP H08273347A JP 7073390 A JP7073390 A JP 7073390A JP 7339095 A JP7339095 A JP 7339095A JP H08273347 A JPH08273347 A JP H08273347A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
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- G—PHYSICS
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 ＤＲＡＭへのアクセス回数を少なくしてディ
ジタルＶＴＲ用途での使用を可能とし、誤り訂正および
修整処理を行うために余分な記憶手段を必要としないデ
ータ一時記憶装置を提供することを目的とする。 【構成】 第１誤り訂正手段１２が訂正結果コードを付
与してデータブロックを出力する。データブロックに付
された識別番号から行アドレスアクセス手段１４１がＤ
ＲＡＭ１１上の行アドレスをアクセスする。そして、管
理情報生成手段５３により生成されてＤＲＡＭ１１上に
書き込まれた管理情報５４を列アドレスアクセス手段１
４５が読みだし、列アドレス初期値生成手段１４２がア
クセスするデータブロック記憶領域１３の列アドレス初
期値を生成して、そこから連続列アドレスアクセス手段
１４３が連続列アドレスをアクセスしてデータブロック
をＤＲＡＭ上のデータブロック記憶領域に書き込みまた
は読み出しする。
ジタルＶＴＲ用途での使用を可能とし、誤り訂正および
修整処理を行うために余分な記憶手段を必要としないデ
ータ一時記憶装置を提供することを目的とする。 【構成】 第１誤り訂正手段１２が訂正結果コードを付
与してデータブロックを出力する。データブロックに付
された識別番号から行アドレスアクセス手段１４１がＤ
ＲＡＭ１１上の行アドレスをアクセスする。そして、管
理情報生成手段５３により生成されてＤＲＡＭ１１上に
書き込まれた管理情報５４を列アドレスアクセス手段１
４５が読みだし、列アドレス初期値生成手段１４２がア
クセスするデータブロック記憶領域１３の列アドレス初
期値を生成して、そこから連続列アドレスアクセス手段
１４３が連続列アドレスをアクセスしてデータブロック
をＤＲＡＭ上のデータブロック記憶領域に書き込みまた
は読み出しする。
Description
【０００１】
【産業上の利用分野】本発明は、データを一時記憶する
データ一時記憶装置に関するものである。
データ一時記憶装置に関するものである。
【０００２】
【従来の技術】近年、ＤＶＣと呼ばれる家庭用ディジタ
ルＶＴＲなどのディジタル機器の開発が盛んに行われて
おり、そのディジタルデータ処理過程中の誤り訂正およ
び修整処理時にディジタルデータを記憶しておくデータ
一時記憶装置が使われる。
ルＶＴＲなどのディジタル機器の開発が盛んに行われて
おり、そのディジタルデータ処理過程中の誤り訂正およ
び修整処理時にディジタルデータを記憶しておくデータ
一時記憶装置が使われる。
【０００３】データ一時記憶装置中のデータ記憶手段と
して、ＳＲＡＭやＤＲＡＭが考えられる。ＳＲＡＭは１
データにアクセスするのにアドレスを１回与えればよ
く、アクセスが速い。そこで、ディジタルＶＴＲなどの
大容量で高速な誤り訂正および修整処理が必要となる用
途では、データ記憶手段として一般にＳＲＡＭが用いら
れている。その一方で、ＤＲＡＭはＳＲＡＭに比べて実
装面積が小さくてコストも低いため、データ記憶手段と
してＤＲＡＭ使用の可能性がより求められている。
して、ＳＲＡＭやＤＲＡＭが考えられる。ＳＲＡＭは１
データにアクセスするのにアドレスを１回与えればよ
く、アクセスが速い。そこで、ディジタルＶＴＲなどの
大容量で高速な誤り訂正および修整処理が必要となる用
途では、データ記憶手段として一般にＳＲＡＭが用いら
れている。その一方で、ＤＲＡＭはＳＲＡＭに比べて実
装面積が小さくてコストも低いため、データ記憶手段と
してＤＲＡＭ使用の可能性がより求められている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍは２次元のアドレス空間をもち、行アドレスのアクセ
スをした後に列アドレスをアクセスすることにより初め
て１データにアクセスすることができるので、従来の用
い方ではアクセス回数が多くなり、その結果アクセスが
遅くなるため、ディジタルＶＴＲなどの大容量で高速な
データ処理が必要となる用途での使用は困難であるとい
う問題点を有していた。また、誤り訂正および修整処理
を行うためには、誤り訂正処理を行ったデータブロック
に対する信頼性情報および誤り訂正処理の結果から修整
処理を行うための管理情報が必要となり、従来はそれら
をデータブロックとは別のデータ記憶手段に記憶してい
たため、余分な記憶手段を必要とするという問題点を有
していた。
Ｍは２次元のアドレス空間をもち、行アドレスのアクセ
スをした後に列アドレスをアクセスすることにより初め
て１データにアクセスすることができるので、従来の用
い方ではアクセス回数が多くなり、その結果アクセスが
遅くなるため、ディジタルＶＴＲなどの大容量で高速な
データ処理が必要となる用途での使用は困難であるとい
う問題点を有していた。また、誤り訂正および修整処理
を行うためには、誤り訂正処理を行ったデータブロック
に対する信頼性情報および誤り訂正処理の結果から修整
処理を行うための管理情報が必要となり、従来はそれら
をデータブロックとは別のデータ記憶手段に記憶してい
たため、余分な記憶手段を必要とするという問題点を有
していた。
【０００５】本発明は上記従来の問題点を解決するもの
で、ＤＲＡＭへのアクセス回数を少なくしてディジタル
ＶＴＲ用途での使用を可能とし、誤り訂正および修整処
理を行うために余分な記憶手段を必要としないデータ一
時記憶装置を提供することを目的とする。
で、ＤＲＡＭへのアクセス回数を少なくしてディジタル
ＶＴＲ用途での使用を可能とし、誤り訂正および修整処
理を行うために余分な記憶手段を必要としないデータ一
時記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明のデータ一時記憶装置は、誤り訂正符号の１つ
の処理単位であるデータブロックを入力とし、誤り訂正
処理を行い、そのデータブロックのデータ誤りに対する
信頼性情報をコード化した訂正結果コードを誤り訂正処
理後のデータブロックに付与して出力する第１誤り訂正
手段と、訂正結果コードを付与した誤り訂正処理後のデ
ータブロックを一時記憶させる、２次元のアドレス空間
をもち、行アドレス単位のアクセスを行うＲＡＭと、ア
クセスするデータブロックに対しては、付された識別番
号に対して一義的にＲＡＭ上の行アドレスを生成し、ア
クセスする管理情報に対しては、管理対象のデータブロ
ック記憶領域と同一の行アドレスを生成して、ＲＡＭに
アクセスする行アドレスアクセス手段と、データブロッ
クに対して、指定されたデータブロック記憶領域の列ア
ドレス初期値を生成する列アドレス初期値生成手段と、
列アドレス初期値からデータブロック記憶領域の連続列
アドレスを生成し、データブロック記憶領域に対してデ
ータブロックの書き込みまたは読みだしアクセスを行う
連続列アドレスアクセス手段と、行アドレス上の複数の
データブロック記憶領域の何れかを指定する管理情報を
生成する管理情報生成手段と、列アドレスを生成し、管
理情報およびデータブロック記憶領域内のデータの書き
込みまたは読みだしアクセスを行う列アドレスアクセス
手段と、予め設定された制御シーケンスにより自動的に
連続した行アドレスを生成してＲＡＭにアクセスする連
続行アドレスアクセス手段と、第１誤り訂正手段により
データブロックに付与された訂正結果コードを参照して
誤り訂正処理を行い、その結果により管理情報生成手段
に対してＲＡＭに記憶されている管理情報の書き換えを
指令する第２誤り訂正手段と、第１誤り訂正手段による
訂正結果がデータの信頼性を確保できなかったときに
は、そのデータブロックのＲＡＭへの記憶をしないよう
にする記憶選択手段とを備えた構成を有している。
に本発明のデータ一時記憶装置は、誤り訂正符号の１つ
の処理単位であるデータブロックを入力とし、誤り訂正
処理を行い、そのデータブロックのデータ誤りに対する
信頼性情報をコード化した訂正結果コードを誤り訂正処
理後のデータブロックに付与して出力する第１誤り訂正
手段と、訂正結果コードを付与した誤り訂正処理後のデ
ータブロックを一時記憶させる、２次元のアドレス空間
をもち、行アドレス単位のアクセスを行うＲＡＭと、ア
クセスするデータブロックに対しては、付された識別番
号に対して一義的にＲＡＭ上の行アドレスを生成し、ア
クセスする管理情報に対しては、管理対象のデータブロ
ック記憶領域と同一の行アドレスを生成して、ＲＡＭに
アクセスする行アドレスアクセス手段と、データブロッ
クに対して、指定されたデータブロック記憶領域の列ア
ドレス初期値を生成する列アドレス初期値生成手段と、
列アドレス初期値からデータブロック記憶領域の連続列
アドレスを生成し、データブロック記憶領域に対してデ
ータブロックの書き込みまたは読みだしアクセスを行う
連続列アドレスアクセス手段と、行アドレス上の複数の
データブロック記憶領域の何れかを指定する管理情報を
生成する管理情報生成手段と、列アドレスを生成し、管
理情報およびデータブロック記憶領域内のデータの書き
込みまたは読みだしアクセスを行う列アドレスアクセス
手段と、予め設定された制御シーケンスにより自動的に
連続した行アドレスを生成してＲＡＭにアクセスする連
続行アドレスアクセス手段と、第１誤り訂正手段により
データブロックに付与された訂正結果コードを参照して
誤り訂正処理を行い、その結果により管理情報生成手段
に対してＲＡＭに記憶されている管理情報の書き換えを
指令する第２誤り訂正手段と、第１誤り訂正手段による
訂正結果がデータの信頼性を確保できなかったときに
は、そのデータブロックのＲＡＭへの記憶をしないよう
にする記憶選択手段とを備えた構成を有している。
【０００７】
【作用】本発明は上記した構成により、データブロック
をＲＡＭに書き込むときには、第１誤り訂正手段が出力
した訂正結果コード付きデータブロックを、その識別番
号から行アドレスアクセス手段と列アドレス初期値生成
手段と連続列アドレスアクセス手段とによりＲＡＭに対
してアクセスする。また、データブロックをＲＡＭから
読みだすときにも、その識別番号から行アドレスアクセ
ス手段と列アドレス初期値生成手段と連続列アドレスア
クセス手段とによりＲＡＭに対してアクセスする。この
作用により、ＲＡＭへのアクセス回数が少なくなりディ
ジタルＶＴＲ用途での使用が可能となる。
をＲＡＭに書き込むときには、第１誤り訂正手段が出力
した訂正結果コード付きデータブロックを、その識別番
号から行アドレスアクセス手段と列アドレス初期値生成
手段と連続列アドレスアクセス手段とによりＲＡＭに対
してアクセスする。また、データブロックをＲＡＭから
読みだすときにも、その識別番号から行アドレスアクセ
ス手段と列アドレス初期値生成手段と連続列アドレスア
クセス手段とによりＲＡＭに対してアクセスする。この
作用により、ＲＡＭへのアクセス回数が少なくなりディ
ジタルＶＴＲ用途での使用が可能となる。
【０００８】また、本発明は上記した構成により、管理
情報生成手段が生成した管理情報を、行アドレスアクセ
ス手段と列アドレスアクセス手段がデータブロックと同
一ＲＡＭの同一行上に記憶する。また、上記のように、
訂正結果コードがデータブロックに付与されてＲＡＭに
記憶される。そして、列アドレスアクセス手段が管理情
報を読みだして、その内容を参照してＲＡＭアクセスを
行う。この作用により、誤り訂正および修整処理を行う
ための余分な記憶手段を必要としない。
情報生成手段が生成した管理情報を、行アドレスアクセ
ス手段と列アドレスアクセス手段がデータブロックと同
一ＲＡＭの同一行上に記憶する。また、上記のように、
訂正結果コードがデータブロックに付与されてＲＡＭに
記憶される。そして、列アドレスアクセス手段が管理情
報を読みだして、その内容を参照してＲＡＭアクセスを
行う。この作用により、誤り訂正および修整処理を行う
ための余分な記憶手段を必要としない。
【０００９】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１０】図１は本発明の第１の実施例におけるデー
タ一時記憶装置の構成図を示すものである。図１におい
て、第１誤り訂正手段１２が、８５バイトのデータブロ
ックを入力して、訂正結果コード付きデータブロックを
７８バイトでＤＲＡＭアクセス部１４に出力する。そし
て、ＤＲＡＭアクセス部１４が、第１誤り訂正手段１２
から出力されたシンクブロックのＤＲＡＭ１１への書き
込み、シンクブロックのＤＲＡＭ１１からの読みだしを
行う。ＤＲＡＭアクセス部１４は行アドレスアクセス手
段１４１と列アドレス初期値生成手段１４２と連続列ア
ドレスアクセス手段１４３とから成り、行アドレスアク
セス手段１４１はＤＲＡＭ１１の行アドレスを生成して
アクセスし、列アドレス初期値生成手段１４２はＤＲＡ
Ｍ１１上に設定したデータブロック記憶領域１３の列ア
ドレス初期値を生成し、連続列アドレスアクセス手段１
４３は列アドレス初期値からデータブロック記憶領域の
連続列アドレスを生成してデータブロックの書き込みア
クセスを行う。ここでＤＲＡＭ１１は、１アドレスに２
バイトのデータを記憶でき、同一行アドレス上のデータ
は列アドレスを指定し直すだけでアクセスできるページ
モード動作が可能である。
タ一時記憶装置の構成図を示すものである。図１におい
て、第１誤り訂正手段１２が、８５バイトのデータブロ
ックを入力して、訂正結果コード付きデータブロックを
７８バイトでＤＲＡＭアクセス部１４に出力する。そし
て、ＤＲＡＭアクセス部１４が、第１誤り訂正手段１２
から出力されたシンクブロックのＤＲＡＭ１１への書き
込み、シンクブロックのＤＲＡＭ１１からの読みだしを
行う。ＤＲＡＭアクセス部１４は行アドレスアクセス手
段１４１と列アドレス初期値生成手段１４２と連続列ア
ドレスアクセス手段１４３とから成り、行アドレスアク
セス手段１４１はＤＲＡＭ１１の行アドレスを生成して
アクセスし、列アドレス初期値生成手段１４２はＤＲＡ
Ｍ１１上に設定したデータブロック記憶領域１３の列ア
ドレス初期値を生成し、連続列アドレスアクセス手段１
４３は列アドレス初期値からデータブロック記憶領域の
連続列アドレスを生成してデータブロックの書き込みア
クセスを行う。ここでＤＲＡＭ１１は、１アドレスに２
バイトのデータを記憶でき、同一行アドレス上のデータ
は列アドレスを指定し直すだけでアクセスできるページ
モード動作が可能である。
【００１１】図２および図３は本発明の第１の実施例に
おけるデータ一時記憶装置のＤＲＡＭ１１に対するアク
セスタイミング図を示すものである。図２および図３の
タイミングはページモード・サイクルであり、行アドレ
スストローブ信号が立ち下がったときのアドレスにより
ＤＲＡＭ１１の行アドレスが指定され、列アドレススト
ローブ信号が立ち下がったときのアドレスによりＤＲＡ
Ｍ１１の列アドレスが指定される。図２では、ライトイ
ネーブル信号がＬのとき、指定されているＤＲＡＭ１１
のアドレスにデータが記憶される。図３では、アウトプ
ットイネーブル信号と列アドレスストローブ信号が共に
Ｌのときに、指定されているＤＲＡＭ１１のアドレスに
記憶されているデータが出力される。
おけるデータ一時記憶装置のＤＲＡＭ１１に対するアク
セスタイミング図を示すものである。図２および図３の
タイミングはページモード・サイクルであり、行アドレ
スストローブ信号が立ち下がったときのアドレスにより
ＤＲＡＭ１１の行アドレスが指定され、列アドレススト
ローブ信号が立ち下がったときのアドレスによりＤＲＡ
Ｍ１１の列アドレスが指定される。図２では、ライトイ
ネーブル信号がＬのとき、指定されているＤＲＡＭ１１
のアドレスにデータが記憶される。図３では、アウトプ
ットイネーブル信号と列アドレスストローブ信号が共に
Ｌのときに、指定されているＤＲＡＭ１１のアドレスに
記憶されているデータが出力される。
【００１２】以上、図１のように構成されたデータ一時
記憶装置について、本発明の第１の実施例を図２および
図３を用いて以下にその動作を説明する。
記憶装置について、本発明の第１の実施例を図２および
図３を用いて以下にその動作を説明する。
【００１３】まず、図２を用いて、データブロックのＤ
ＲＡＭ１１への書き込みアクセスを説明する。第１誤り
訂正手段１２が、７７バイトのデータ部と８バイトのパ
リティー部をもつ合計８５バイトのデータブロックを入
力し、誤り訂正処理を行い、そのデータブロックのデー
タ誤りに対する信頼性情報をコード化した訂正結果コー
ドを誤り訂正処理後のデータブロックに付与して７８バ
イトでＤＲＡＭアクセス部１４に出力する。ＤＲＡＭア
クセス部１４において、まず、行アドレスアクセス手段
１４１が、書き込むデータブロックに付された識別番号
より行アドレスRowAdrを生成し、行アドレスストローブ
信号をＬにしてＤＲＡＭ１１にアクセスする。そして、
列アドレス初期値生成手段１４２が、データブロックに
付された識別番号よりアクセスするデータブロック記憶
領域の列アドレス初期値ColAdrを生成し、生成された初
期値ColAdrから、連続列アドレスアクセス手段１４３
が、連続した列アドレスを生成して、列アドレスストロ
ーブ信号およびライトイネーブル信号をＬにして、７８
バイトのデータブロックをData0からData38で示すよう
に２バイトづつ３９回にわけて、１回のページモードで
ＤＲＡＭ１１上のデータブロック記憶領域に書き込む。
ＲＡＭ１１への書き込みアクセスを説明する。第１誤り
訂正手段１２が、７７バイトのデータ部と８バイトのパ
リティー部をもつ合計８５バイトのデータブロックを入
力し、誤り訂正処理を行い、そのデータブロックのデー
タ誤りに対する信頼性情報をコード化した訂正結果コー
ドを誤り訂正処理後のデータブロックに付与して７８バ
イトでＤＲＡＭアクセス部１４に出力する。ＤＲＡＭア
クセス部１４において、まず、行アドレスアクセス手段
１４１が、書き込むデータブロックに付された識別番号
より行アドレスRowAdrを生成し、行アドレスストローブ
信号をＬにしてＤＲＡＭ１１にアクセスする。そして、
列アドレス初期値生成手段１４２が、データブロックに
付された識別番号よりアクセスするデータブロック記憶
領域の列アドレス初期値ColAdrを生成し、生成された初
期値ColAdrから、連続列アドレスアクセス手段１４３
が、連続した列アドレスを生成して、列アドレスストロ
ーブ信号およびライトイネーブル信号をＬにして、７８
バイトのデータブロックをData0からData38で示すよう
に２バイトづつ３９回にわけて、１回のページモードで
ＤＲＡＭ１１上のデータブロック記憶領域に書き込む。
【００１４】次に、図３を用いて、データブロックのＤ
ＲＡＭ１１からの読みだしアクセスを説明する。ＤＲＡ
Ｍアクセス部１４において、まず、行アドレスアクセス
手段１４１が、読みだすデータブロックに付された識別
番号より行アドレスRowAdrを生成し、行アドレスストロ
ーブ信号をＬにしてＤＲＡＭ１１にアクセスする。そし
て、列アドレス初期値生成手段１４２が、データブロッ
クに付された識別番号よりアクセスするデータブロック
記憶領域の列アドレス初期値ColAdrを生成し、生成され
た初期値ColAdrから、連続列アドレスアクセス手段１４
３が、連続した列アドレスを生成して、列アドレススト
ローブ信号およびアウトプットイネーブル信号をＬにし
て、７８バイトのデータブロックをData0からData38で
示すように２バイトづつ３９回にわけて、１回のページ
モードでＤＲＡＭ１１上のデータブロック記憶領域から
読みだす。
ＲＡＭ１１からの読みだしアクセスを説明する。ＤＲＡ
Ｍアクセス部１４において、まず、行アドレスアクセス
手段１４１が、読みだすデータブロックに付された識別
番号より行アドレスRowAdrを生成し、行アドレスストロ
ーブ信号をＬにしてＤＲＡＭ１１にアクセスする。そし
て、列アドレス初期値生成手段１４２が、データブロッ
クに付された識別番号よりアクセスするデータブロック
記憶領域の列アドレス初期値ColAdrを生成し、生成され
た初期値ColAdrから、連続列アドレスアクセス手段１４
３が、連続した列アドレスを生成して、列アドレススト
ローブ信号およびアウトプットイネーブル信号をＬにし
て、７８バイトのデータブロックをData0からData38で
示すように２バイトづつ３９回にわけて、１回のページ
モードでＤＲＡＭ１１上のデータブロック記憶領域から
読みだす。
【００１５】以上のように本発明の第１の実施例によれ
ば、ＤＲＡＭ１１上にデータブロック記憶領域１３を設
定し、連続列アドレスアクセス手段１４３を設けて、ア
クセスするデータブロックに対して連続列アドレスを生
成してアクセスすることにより、１つのデータブロック
が１回のページモードでＤＲＡＭとアクセスすることが
でき、ＤＲＡＭへのアクセス回数を少なくすることがで
きる。
ば、ＤＲＡＭ１１上にデータブロック記憶領域１３を設
定し、連続列アドレスアクセス手段１４３を設けて、ア
クセスするデータブロックに対して連続列アドレスを生
成してアクセスすることにより、１つのデータブロック
が１回のページモードでＤＲＡＭとアクセスすることが
でき、ＤＲＡＭへのアクセス回数を少なくすることがで
きる。
【００１６】また、第１誤り訂正手段１２により訂正結
果コードを誤り訂正処理後のデータブロックに付与して
出力することにより、訂正結果コードのアクセスがデー
タブロックと同一のページモード内で可能となり、訂正
結果コード記憶用に別途のデータ記憶手段を必要としな
い。しかも、データブロックと訂正結果コードとを同一
ＤＲＡＭに記憶するという条件下で、ＤＲＡＭへのアク
セス回数が最も少なくなっている。
果コードを誤り訂正処理後のデータブロックに付与して
出力することにより、訂正結果コードのアクセスがデー
タブロックと同一のページモード内で可能となり、訂正
結果コード記憶用に別途のデータ記憶手段を必要としな
い。しかも、データブロックと訂正結果コードとを同一
ＤＲＡＭに記憶するという条件下で、ＤＲＡＭへのアク
セス回数が最も少なくなっている。
【００１７】以下、本発明の第２の実施例の３つの動作
モードについて図面を参照しながら説明する。
モードについて図面を参照しながら説明する。
【００１８】図４は本発明の第２の実施例における画像
データの構成図を示すものである。この構成はＤＶＣと
呼ばれる家庭用ディジタルＶＴＲにおけるものであり、
７７バイトのデータ部と８バイトのパリティー部をもつ
シンクブロックと呼ばれる単位が１つのデータブロック
として内符号を形成し、画像データは１トラック１４９
シンクブロックで１つの積符号を構成している。外符号
は、１３８バイトのデータ部と１１バイトのパリティー
部をもつ。そして、それぞれのシンクブロックは、識別
番号としてシンクブロック番号が付されている。
データの構成図を示すものである。この構成はＤＶＣと
呼ばれる家庭用ディジタルＶＴＲにおけるものであり、
７７バイトのデータ部と８バイトのパリティー部をもつ
シンクブロックと呼ばれる単位が１つのデータブロック
として内符号を形成し、画像データは１トラック１４９
シンクブロックで１つの積符号を構成している。外符号
は、１３８バイトのデータ部と１１バイトのパリティー
部をもつ。そして、それぞれのシンクブロックは、識別
番号としてシンクブロック番号が付されている。
【００１９】図５は本発明の第２の実施例におけるデー
タ一時記憶装置の構成図を示すものである。図５におい
て、データブロック記憶領域１３は、ページモードが可
能で１アドレスに２バイトのデータを記憶するＤＲＡＭ
１１の１つの行アドレス上に２つのシンクブロック番号
のものが３組配置されている。第１誤り訂正手段１２
が、８５バイトのシンクブロックを入力して、訂正結果
コード付きシンクブロックを７８バイトで記憶選択手段
５１に出力する。第１誤り訂正手段１２が出力したシン
クブロックをＤＲＡＭ１１に記憶するときには、記憶選
択手段５１がシンクブロックをＤＲＡＭアクセス部１４
に出力する。そして、ＤＲＡＭアクセス部１４が、記憶
選択手段５１から出力されたシンクブロックのＤＲＡＭ
１１への書き込み、シンクブロックのＤＲＡＭ１１から
の読みだし、外符号誤り訂正処理時の第２誤り訂正手段
５２および管理情報生成手段５３とＤＲＡＭ１１とのデ
ータアクセスを行う。ＤＲＡＭアクセス部１４は行アド
レスアクセス手段１４１と列アドレス初期値生成手段１
４２と連続列アドレスアクセス手段１４３と連続行アド
レスアクセス手段１４４と列アドレスアクセス手段１４
５とから成る。シンクブロックのアクセス時には、行ア
ドレスアクセス手段１４１が、ＤＲＡＭ１１の行アドレ
スを生成してアクセスし、列アドレスアクセス手段１４
５が、同一シンクブロック番号に対応するデータブロッ
ク記憶領域のうちの何れにアクセスするかを指定する管
理情報５４をＤＲＡＭ１１から読みだし、列アドレス初
期値生成手段１４２が、アクセスするデータブロック記
憶領域の列アドレス初期値を生成し、連続列アドレスア
クセス手段１４３が、列アドレス初期値からデータブロ
ック記憶領域の連続列アドレスを生成してシンクブロッ
クの書き込みあるいは読みだしアクセスを行う。外符号
誤り訂正処理時には、連続行アドレスアクセス手段１４
４が、連続した行アドレスを生成してアクセスし、列ア
ドレスアクセス手段１４５が、列アドレスを生成してＤ
ＲＡＭ１１とデータのアクセスを行う。第２誤り訂正手
段５２は、ＤＲＡＭアクセス部１４によりＤＲＡＭ１１
からデータを読みだし、誤り訂正処理後のデータをＤＲ
ＡＭアクセス部１４に出力し、修整処理を行うために管
理情報５４の書き換えを管理情報生成手段５３に指令す
る。そして、管理情報生成手段５３が、生成した管理情
報をＤＲＡＭアクセス部に出力する。
タ一時記憶装置の構成図を示すものである。図５におい
て、データブロック記憶領域１３は、ページモードが可
能で１アドレスに２バイトのデータを記憶するＤＲＡＭ
１１の１つの行アドレス上に２つのシンクブロック番号
のものが３組配置されている。第１誤り訂正手段１２
が、８５バイトのシンクブロックを入力して、訂正結果
コード付きシンクブロックを７８バイトで記憶選択手段
５１に出力する。第１誤り訂正手段１２が出力したシン
クブロックをＤＲＡＭ１１に記憶するときには、記憶選
択手段５１がシンクブロックをＤＲＡＭアクセス部１４
に出力する。そして、ＤＲＡＭアクセス部１４が、記憶
選択手段５１から出力されたシンクブロックのＤＲＡＭ
１１への書き込み、シンクブロックのＤＲＡＭ１１から
の読みだし、外符号誤り訂正処理時の第２誤り訂正手段
５２および管理情報生成手段５３とＤＲＡＭ１１とのデ
ータアクセスを行う。ＤＲＡＭアクセス部１４は行アド
レスアクセス手段１４１と列アドレス初期値生成手段１
４２と連続列アドレスアクセス手段１４３と連続行アド
レスアクセス手段１４４と列アドレスアクセス手段１４
５とから成る。シンクブロックのアクセス時には、行ア
ドレスアクセス手段１４１が、ＤＲＡＭ１１の行アドレ
スを生成してアクセスし、列アドレスアクセス手段１４
５が、同一シンクブロック番号に対応するデータブロッ
ク記憶領域のうちの何れにアクセスするかを指定する管
理情報５４をＤＲＡＭ１１から読みだし、列アドレス初
期値生成手段１４２が、アクセスするデータブロック記
憶領域の列アドレス初期値を生成し、連続列アドレスア
クセス手段１４３が、列アドレス初期値からデータブロ
ック記憶領域の連続列アドレスを生成してシンクブロッ
クの書き込みあるいは読みだしアクセスを行う。外符号
誤り訂正処理時には、連続行アドレスアクセス手段１４
４が、連続した行アドレスを生成してアクセスし、列ア
ドレスアクセス手段１４５が、列アドレスを生成してＤ
ＲＡＭ１１とデータのアクセスを行う。第２誤り訂正手
段５２は、ＤＲＡＭアクセス部１４によりＤＲＡＭ１１
からデータを読みだし、誤り訂正処理後のデータをＤＲ
ＡＭアクセス部１４に出力し、修整処理を行うために管
理情報５４の書き換えを管理情報生成手段５３に指令す
る。そして、管理情報生成手段５３が、生成した管理情
報をＤＲＡＭアクセス部に出力する。
【００２０】図２、図６、図７、図８、図９、図１０は
本発明の第２の実施例におけるデータ一時記憶装置のＤ
ＲＡＭ１１に対するアクセスタイミング図を示すもので
ある。図６、図７、図９、図１０のタイミングはページ
モード・サイクルであり、ＤＲＡＭ１１のアドレス指定
は本発明の第１の実施例における図２および図３の場合
と同様である。図８のタイミングは、読みだしアクセス
を行ったアドレスに対して続いて書き込みアクセスを行
うリード・モディファイ・ライト・サイクルであり、ア
ドレス指定はページモード・サイクルと同様である。
本発明の第２の実施例におけるデータ一時記憶装置のＤ
ＲＡＭ１１に対するアクセスタイミング図を示すもので
ある。図６、図７、図９、図１０のタイミングはページ
モード・サイクルであり、ＤＲＡＭ１１のアドレス指定
は本発明の第１の実施例における図２および図３の場合
と同様である。図８のタイミングは、読みだしアクセス
を行ったアドレスに対して続いて書き込みアクセスを行
うリード・モディファイ・ライト・サイクルであり、ア
ドレス指定はページモード・サイクルと同様である。
【００２１】以上、図５のように構成されたデータ記憶
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第１の動作モードについて、図２、図４、図
７、図８、図９を用いて以下に説明する。
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第１の動作モードについて、図２、図４、図
７、図８、図９を用いて以下に説明する。
【００２２】最初に、図２を用いて、シンクブロックの
ＤＲＡＭ１１への書き込みアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ま
ず、第１誤り訂正手段１２が、７７バイトのデータ部と
８バイトのパリティー部をもつ合計８５バイトのシンク
ブロック番号６番のシンクブロックを入力し、内符号の
誤り訂正処理を行い、そのシンクブロックのデータ誤り
に対する信頼性情報をコード化した訂正結果コードを誤
り訂正後のシンクブロックに付与して７８バイトで記憶
選択手段５１に出力する。記録選択手段５１は、入力し
たシンクブロックをそのままＤＲＡＭアクセス部１４に
出力する。ＤＲＡＭアクセス部１４において、まず、行
アドレスアクセス手段１４１が、シンクブロック番号６
番に対応するデータブロック記憶領域の存在する行アド
レスRowAdrを生成し、行アドレスストローブ信号をＬに
してＤＲＡＭ１１にアクセスする。そして、列アドレス
初期値生成手段１４２が、シンクブロック番号６番に対
応する３つのデータブロック記憶領域のうちの予め決め
られた１つのデータブロック記憶領域の列アドレス初期
値ColAdrを生成し、生成された初期値ColAdrから、連続
列アドレスアクセス手段１４３が、連続した列アドレス
を生成して、列アドレスストローブ信号およびライトイ
ネーブル信号をＬにして、７８バイトのシンクブロック
をData0からData38で示すように２バイトづつ３９回に
わけて、１回のページモードでＤＲＡＭ１１上のデータ
ブロック記憶領域に書き込む。
ＤＲＡＭ１１への書き込みアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ま
ず、第１誤り訂正手段１２が、７７バイトのデータ部と
８バイトのパリティー部をもつ合計８５バイトのシンク
ブロック番号６番のシンクブロックを入力し、内符号の
誤り訂正処理を行い、そのシンクブロックのデータ誤り
に対する信頼性情報をコード化した訂正結果コードを誤
り訂正後のシンクブロックに付与して７８バイトで記憶
選択手段５１に出力する。記録選択手段５１は、入力し
たシンクブロックをそのままＤＲＡＭアクセス部１４に
出力する。ＤＲＡＭアクセス部１４において、まず、行
アドレスアクセス手段１４１が、シンクブロック番号６
番に対応するデータブロック記憶領域の存在する行アド
レスRowAdrを生成し、行アドレスストローブ信号をＬに
してＤＲＡＭ１１にアクセスする。そして、列アドレス
初期値生成手段１４２が、シンクブロック番号６番に対
応する３つのデータブロック記憶領域のうちの予め決め
られた１つのデータブロック記憶領域の列アドレス初期
値ColAdrを生成し、生成された初期値ColAdrから、連続
列アドレスアクセス手段１４３が、連続した列アドレス
を生成して、列アドレスストローブ信号およびライトイ
ネーブル信号をＬにして、７８バイトのシンクブロック
をData0からData38で示すように２バイトづつ３９回に
わけて、１回のページモードでＤＲＡＭ１１上のデータ
ブロック記憶領域に書き込む。
【００２３】次に、図７、図８を用いて、外符号の誤り
訂正アクセスを説明する。まず、外符号誤り訂正処理を
行うのに必要なデータを、ＤＲＡＭアクセス部１４によ
りＤＲＡＭ１１から読みだす。図７において、連続行ア
ドレスアクセス手段１４４が、シンクブロック番号１番
と２番のシンクブロックの記憶されている行アドレスRo
wAdrを生成し、行アドレスストローブ信号をＬにしてＤ
ＲＡＭ１１にアクセスする。そして、列アドレスアクセ
ス手段１４５が、シンクブロック番号１番と２番に対応
するデータブロック記憶領域のうちの予め決められたデ
ータブロック記憶領域に記憶されているシンクブロック
内の同一バイトの列アドレスColAdrA、ColAdrBを生成
し、列アドレスストローブ信号およびアウトプットイネ
ーブル信号をＬにして訂正処理対象データを読みだす。
続いて、連続行アドレスアクセス手段１４４が、自動的
にシンクブロック番号３番と４番のシンクブロックの記
憶されている行アドレスRowAdr+1を生成し、行アドレス
ストローブ信号をＬにしてＤＲＡＭ１１にアクセスし、
列アドレスアクセス手段１４５が、シンクブロック番号
３番と４番に対応するデータブロック記憶領域に記憶さ
れているシンクブロック内の同一バイトの列アドレスCo
lAdrA、ColAdrBを生成し、列アドレスストローブ信号お
よびアウトプットイネーブル信号をＬにして訂正処理対
象データを読みだす。以下同様のアクセスを最終の１４
９番シンクブロックまで繰り返すことにより、外符号誤
り訂正処理に必要なデータをＤＲＡＭアクセス部１４に
よりＤＲＡＭ１１から読みだす。そして、第２誤り訂正
手段５２が、この連続アクセスによってＤＲＡＭ１１よ
り読みだしたデータを入力し、第１誤り訂正手段１２に
より付与された内符号誤り訂正での訂正結果コードを参
照して外符号の誤り訂正を行い、訂正結果をＤＲＡＭア
クセス部１４がＤＲＡＭ１１上で書き換える。また、第
２誤り訂正手段５２は、訂正結果から修整処理を行うた
めに、対応する管理情報の書き換えを管理情報生成手段
５３に指令し、管理情報生成手段５３が、管理情報を生
成してＤＲＡＭアクセス部１４に出力し、ＤＲＡＭアク
セス部１４が、ＤＲＡＭ１１上の管理情報を書き換え
る。これらの書き換えアクセスは、図８において、行ア
ドレスアクセス手段１４１が、書き換えるデータあるい
は管理情報の記憶されている行アドレスRowAdrを生成
し、行アドレスストローブ信号をＬにしてＤＲＡＭ１１
にアクセスし、列アドレスアクセス手段１４５が、書き
換えるデータあるいは管理情報の記憶されている列アド
レスColAdrを生成し、列アドレスストローブ信号および
アウトプットイネーブル信号をＬにして、書き換える前
のデータあるいは管理情報を読みだして、モディファイ
し、ライトイネーブル信号をＬにして、ＤＲＡＭ１１に
書き込む、リード・モディファイ・ライト・サイクルで
行う。
訂正アクセスを説明する。まず、外符号誤り訂正処理を
行うのに必要なデータを、ＤＲＡＭアクセス部１４によ
りＤＲＡＭ１１から読みだす。図７において、連続行ア
ドレスアクセス手段１４４が、シンクブロック番号１番
と２番のシンクブロックの記憶されている行アドレスRo
wAdrを生成し、行アドレスストローブ信号をＬにしてＤ
ＲＡＭ１１にアクセスする。そして、列アドレスアクセ
ス手段１４５が、シンクブロック番号１番と２番に対応
するデータブロック記憶領域のうちの予め決められたデ
ータブロック記憶領域に記憶されているシンクブロック
内の同一バイトの列アドレスColAdrA、ColAdrBを生成
し、列アドレスストローブ信号およびアウトプットイネ
ーブル信号をＬにして訂正処理対象データを読みだす。
続いて、連続行アドレスアクセス手段１４４が、自動的
にシンクブロック番号３番と４番のシンクブロックの記
憶されている行アドレスRowAdr+1を生成し、行アドレス
ストローブ信号をＬにしてＤＲＡＭ１１にアクセスし、
列アドレスアクセス手段１４５が、シンクブロック番号
３番と４番に対応するデータブロック記憶領域に記憶さ
れているシンクブロック内の同一バイトの列アドレスCo
lAdrA、ColAdrBを生成し、列アドレスストローブ信号お
よびアウトプットイネーブル信号をＬにして訂正処理対
象データを読みだす。以下同様のアクセスを最終の１４
９番シンクブロックまで繰り返すことにより、外符号誤
り訂正処理に必要なデータをＤＲＡＭアクセス部１４に
よりＤＲＡＭ１１から読みだす。そして、第２誤り訂正
手段５２が、この連続アクセスによってＤＲＡＭ１１よ
り読みだしたデータを入力し、第１誤り訂正手段１２に
より付与された内符号誤り訂正での訂正結果コードを参
照して外符号の誤り訂正を行い、訂正結果をＤＲＡＭア
クセス部１４がＤＲＡＭ１１上で書き換える。また、第
２誤り訂正手段５２は、訂正結果から修整処理を行うた
めに、対応する管理情報の書き換えを管理情報生成手段
５３に指令し、管理情報生成手段５３が、管理情報を生
成してＤＲＡＭアクセス部１４に出力し、ＤＲＡＭアク
セス部１４が、ＤＲＡＭ１１上の管理情報を書き換え
る。これらの書き換えアクセスは、図８において、行ア
ドレスアクセス手段１４１が、書き換えるデータあるい
は管理情報の記憶されている行アドレスRowAdrを生成
し、行アドレスストローブ信号をＬにしてＤＲＡＭ１１
にアクセスし、列アドレスアクセス手段１４５が、書き
換えるデータあるいは管理情報の記憶されている列アド
レスColAdrを生成し、列アドレスストローブ信号および
アウトプットイネーブル信号をＬにして、書き換える前
のデータあるいは管理情報を読みだして、モディファイ
し、ライトイネーブル信号をＬにして、ＤＲＡＭ１１に
書き込む、リード・モディファイ・ライト・サイクルで
行う。
【００２４】次に、図９を用いて、シンクブロックのＤ
ＲＡＭ１１からの読みだしアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ＤＲ
ＡＭアクセス部１４において、まず、行アドレスアクセ
ス手段１４１が、シンクブロック番号６番に対応するデ
ータブロック記憶領域の存在する行アドレスRowAdrを生
成し、行アドレスストローブ信号をＬにしてＤＲＡＭ１
１にアクセスする。続いて、列アドレスアクセス手段１
４５が、シンクブロック番号６番に対応するデータブロ
ック記憶領域を管理する管理情報を記憶している列アド
レスColAdrCを生成し、列アドレスストローブ信号およ
びアウトプットイネーブル信号をＬにして管理情報CFを
読みだし、列アドレス初期値生成手段１４２が、読みだ
した管理情報の指定するデータブロック記憶領域の列ア
ドレス初期値ColAdrを生成し、生成された初期値ColAdr
から、連続列アドレスアクセス手段１４３が、連続した
列アドレスを生成して、列アドレスストローブ信号およ
びアウトプットイネーブル信号をＬにして、７８バイト
のシンクブロックをData0からData38で示すように２バ
イトづつ３９回にわけて、１回のページモードでＤＲＡ
Ｍ１１上のデータブロック記憶領域から読みだす。
ＲＡＭ１１からの読みだしアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ＤＲ
ＡＭアクセス部１４において、まず、行アドレスアクセ
ス手段１４１が、シンクブロック番号６番に対応するデ
ータブロック記憶領域の存在する行アドレスRowAdrを生
成し、行アドレスストローブ信号をＬにしてＤＲＡＭ１
１にアクセスする。続いて、列アドレスアクセス手段１
４５が、シンクブロック番号６番に対応するデータブロ
ック記憶領域を管理する管理情報を記憶している列アド
レスColAdrCを生成し、列アドレスストローブ信号およ
びアウトプットイネーブル信号をＬにして管理情報CFを
読みだし、列アドレス初期値生成手段１４２が、読みだ
した管理情報の指定するデータブロック記憶領域の列ア
ドレス初期値ColAdrを生成し、生成された初期値ColAdr
から、連続列アドレスアクセス手段１４３が、連続した
列アドレスを生成して、列アドレスストローブ信号およ
びアウトプットイネーブル信号をＬにして、７８バイト
のシンクブロックをData0からData38で示すように２バ
イトづつ３９回にわけて、１回のページモードでＤＲＡ
Ｍ１１上のデータブロック記憶領域から読みだす。
【００２５】以上のように本発明の第２の実施例の第１
の動作モードによれば、管理情報生成手段５３を設け
て、ＤＲＡＭアクセス部１４により修整処理を行うため
の管理情報をＤＲＡＭ上にシンクブロックと同様に記憶
することにより、管理情報を別途記憶しておくデータ記
憶手段が必要なくなり、回路削減が達成できる。
の動作モードによれば、管理情報生成手段５３を設け
て、ＤＲＡＭアクセス部１４により修整処理を行うため
の管理情報をＤＲＡＭ上にシンクブロックと同様に記憶
することにより、管理情報を別途記憶しておくデータ記
憶手段が必要なくなり、回路削減が達成できる。
【００２６】また、第１誤り訂正手段１２により内符号
訂正結果コードをシンクブロックに付与しているので、
内符号訂正結果コードを参照してのイレージャ訂正も、
ＤＲＡＭへのアクセス回数を増やすことなく第２誤り訂
正手段５２において行える。
訂正結果コードをシンクブロックに付与しているので、
内符号訂正結果コードを参照してのイレージャ訂正も、
ＤＲＡＭへのアクセス回数を増やすことなく第２誤り訂
正手段５２において行える。
【００２７】さらに、第２誤り訂正手段５２での外符号
訂正結果により書き換えられた管理情報を参照して行う
シンクブロックの読みだしアクセスを同一ページモード
内で行うことにより、誤り訂正ができなかったシンクブ
ロックは出力せずに、同一シンクブロック番号を有する
他の誤り訂正ができたシンクブロックを選択して出力す
る修整処理が１回のページモードで可能となり、シンク
ブロックと管理情報とを同一ＤＲＡＭに記憶するという
条件下で、ＤＲＡＭへのアクセス回数が最も少なくなっ
ている。
訂正結果により書き換えられた管理情報を参照して行う
シンクブロックの読みだしアクセスを同一ページモード
内で行うことにより、誤り訂正ができなかったシンクブ
ロックは出力せずに、同一シンクブロック番号を有する
他の誤り訂正ができたシンクブロックを選択して出力す
る修整処理が１回のページモードで可能となり、シンク
ブロックと管理情報とを同一ＤＲＡＭに記憶するという
条件下で、ＤＲＡＭへのアクセス回数が最も少なくなっ
ている。
【００２８】なお、ＤＲＡＭ１１上のデータを第２誤り
訂正手段５２による訂正結果に書き換える、あるいは、
ＤＲＡＭ１１上の管理情報を管理情報生成手段５３が生
成した管理情報に書き換えるのは、モディファイ後のデ
ータあるいは管理情報を単なるライト・サイクルにより
ＤＲＡＭ１１に書き込むようにしてもよく、この場合に
はＤＲＡＭ１１へのアクセス回数がより少なくて済む。
ただしこの場合は、別途記憶手段が必要となる。
訂正手段５２による訂正結果に書き換える、あるいは、
ＤＲＡＭ１１上の管理情報を管理情報生成手段５３が生
成した管理情報に書き換えるのは、モディファイ後のデ
ータあるいは管理情報を単なるライト・サイクルにより
ＤＲＡＭ１１に書き込むようにしてもよく、この場合に
はＤＲＡＭ１１へのアクセス回数がより少なくて済む。
ただしこの場合は、別途記憶手段が必要となる。
【００２９】次に、図５のように構成されたデータ記憶
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第２の動作モードについて、図４、図６、図
８、図９、図１０を用いて以下に説明する。
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第２の動作モードについて、図４、図６、図
８、図９、図１０を用いて以下に説明する。
【００３０】最初に、図６を用いて、シンクブロックの
ＤＲＡＭ１１への書き込みアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ま
ず、第１誤り訂正手段１２が、７７バイトのデータ部と
８バイトのパリティー部をもつ合計８５バイトのシンク
ブロック番号６番のシンクブロックを入力し、内符号の
誤り訂正処理を行い、そのシンクブロックのデータ誤り
に対する信頼性情報をコード化した訂正結果コードを誤
り訂正後のシンクブロックに付与して７８バイトで記憶
選択手段５１に出力する。記憶選択手段５１は、入力し
たシンクブロックをそのままＤＲＡＭアクセス部１４に
出力する。ＤＲＡＭアクセス部１４において、まず、行
アドレスアクセス手段１４１が、シンクブロック番号６
番に対応するデータブロック記憶領域の存在する行アド
レスRowAdrを生成し、行アドレスストローブ信号をＬに
してＤＲＡＭ１１にアクセスする。そして、列アドレス
アクセス手段１４５が、シンクブロック番号６番に対応
するデータブロック記憶領域を管理する管理情報を記憶
している列アドレスColAdrCを生成し、列アドレススト
ローブ信号およびアウトプットイネーブル信号をＬにし
て管理情報CFを読みだし、列アドレス初期値生成手段１
４２が、読みだした管理情報の指定するデータブロック
記憶領域の列アドレス初期値ColAdrを生成し、生成され
た初期値ColAdrから、連続列アドレスアクセス手段１４
３が、連続した列アドレスを生成して、列アドレススト
ローブ信号およびライトイネーブル信号をＬにして、７
８バイトのシンクブロックをData0からData38で示すよ
うに２バイトづつ３９回にわけて、１回のページモード
でＤＲＡＭ１１上のデータブロック記憶領域に書き込
む。
ＤＲＡＭ１１への書き込みアクセスを、シンクブロック
番号６番のシンクブロックを例にとって説明する。ま
ず、第１誤り訂正手段１２が、７７バイトのデータ部と
８バイトのパリティー部をもつ合計８５バイトのシンク
ブロック番号６番のシンクブロックを入力し、内符号の
誤り訂正処理を行い、そのシンクブロックのデータ誤り
に対する信頼性情報をコード化した訂正結果コードを誤
り訂正後のシンクブロックに付与して７８バイトで記憶
選択手段５１に出力する。記憶選択手段５１は、入力し
たシンクブロックをそのままＤＲＡＭアクセス部１４に
出力する。ＤＲＡＭアクセス部１４において、まず、行
アドレスアクセス手段１４１が、シンクブロック番号６
番に対応するデータブロック記憶領域の存在する行アド
レスRowAdrを生成し、行アドレスストローブ信号をＬに
してＤＲＡＭ１１にアクセスする。そして、列アドレス
アクセス手段１４５が、シンクブロック番号６番に対応
するデータブロック記憶領域を管理する管理情報を記憶
している列アドレスColAdrCを生成し、列アドレススト
ローブ信号およびアウトプットイネーブル信号をＬにし
て管理情報CFを読みだし、列アドレス初期値生成手段１
４２が、読みだした管理情報の指定するデータブロック
記憶領域の列アドレス初期値ColAdrを生成し、生成され
た初期値ColAdrから、連続列アドレスアクセス手段１４
３が、連続した列アドレスを生成して、列アドレススト
ローブ信号およびライトイネーブル信号をＬにして、７
８バイトのシンクブロックをData0からData38で示すよ
うに２バイトづつ３９回にわけて、１回のページモード
でＤＲＡＭ１１上のデータブロック記憶領域に書き込
む。
【００３１】次に、図８、図１０を用いて、外符号の誤
り訂正アクセスを説明する。まず、外符号誤り訂正処理
を行うのに必要なデータをＤＲＡＭアクセス部１４によ
りＤＲＡＭ１１から読みだす。図１０において、連続行
アドレスアクセス手段１４４が、シンクブロック番号１
番と２番のシンクブロックが記憶されている行アドレス
RowAdrを生成し、行アドレスストローブ信号をＬにして
ＤＲＡＭ１１にアクセスする。そして、列アドレスアク
セス手段１４５が、シンクブロック番号１番と２番に対
応するデータブロック記憶領域を管理する管理情報の記
憶されている列アドレスColAdrCA、ColAdrCBを生成し、
列アドレスストローブ信号およびアウトプットイネーブ
ル信号をＬにして管理情報CF1、CF2を読みだし、それぞ
れの管理情報の指定するデータブロック記憶領域に記憶
されているシンクブロック内の同一バイトの列アドレス
ColAdr1、ColAdr2を再生成し、列アドレスストローブ信
号およびアウトプットイネーブル信号をＬにして訂正処
理対象データを読みだす。続いて、連続行アドレスアク
セス手段１４４が、自動的にシンクブロック番号３番と
４番のシンクブロックの記憶されている行アドレスRowA
dr+1を生成し、行アドレスストローブ信号をＬにしてＤ
ＲＡＭ１１にアクセスし、列アドレスアクセス手段１４
５が、シンクブロック番号３番と４番に対応するデータ
ブロック記憶領域を管理する管理情報の記憶されている
列アドレスColAdrCA、ColAdrCBを生成し、列アドレスス
トローブ信号およびアウトプットイネーブル信号をＬに
して管理情報CF3、CF4を読みだし、それぞれの管理情報
の指定するデータブロック記憶領域に記憶されているシ
ンクブロック内の同一バイトの列アドレスColAdr3、Col
Adr4を再生成し、列アドレスストローブ信号およびアウ
トプットイネーブル信号をＬにして訂正処理対象データ
を読みだす。以下同様のアクセスを最終の１４９番シン
クブロックまで繰り返すことにより、外符号誤り訂正処
理に必要なデータをＤＲＡＭアクセス部１４によりＤＲ
ＡＭ１１から読みだす。そして、第２誤り訂正手段５２
が、この連続アクセスによってＤＲＡＭ１１より読みだ
したデータを入力し、第１誤り訂正手段１２により付与
された内符号誤り訂正での訂正結果コードを参照して外
符号の誤り訂正を行い、訂正結果をＤＲＡＭアクセス部
１４がＤＲＡＭ１１上で書き換える。また、第２誤り訂
正手段５２は、訂正結果から修整処理を行うために、対
応する管理情報の書き換えを管理情報生成手段５３に指
令し、管理情報生成手段５３が、管理情報を生成してＤ
ＲＡＭアクセス部１４に出力し、ＤＲＡＭアクセス部１
４が、ＤＲＡＭ１１上の管理情報を書き換える。これら
の書き換えアクセスは、本発明の第２の実施例の第１の
動作モードと同様の動作である。
り訂正アクセスを説明する。まず、外符号誤り訂正処理
を行うのに必要なデータをＤＲＡＭアクセス部１４によ
りＤＲＡＭ１１から読みだす。図１０において、連続行
アドレスアクセス手段１４４が、シンクブロック番号１
番と２番のシンクブロックが記憶されている行アドレス
RowAdrを生成し、行アドレスストローブ信号をＬにして
ＤＲＡＭ１１にアクセスする。そして、列アドレスアク
セス手段１４５が、シンクブロック番号１番と２番に対
応するデータブロック記憶領域を管理する管理情報の記
憶されている列アドレスColAdrCA、ColAdrCBを生成し、
列アドレスストローブ信号およびアウトプットイネーブ
ル信号をＬにして管理情報CF1、CF2を読みだし、それぞ
れの管理情報の指定するデータブロック記憶領域に記憶
されているシンクブロック内の同一バイトの列アドレス
ColAdr1、ColAdr2を再生成し、列アドレスストローブ信
号およびアウトプットイネーブル信号をＬにして訂正処
理対象データを読みだす。続いて、連続行アドレスアク
セス手段１４４が、自動的にシンクブロック番号３番と
４番のシンクブロックの記憶されている行アドレスRowA
dr+1を生成し、行アドレスストローブ信号をＬにしてＤ
ＲＡＭ１１にアクセスし、列アドレスアクセス手段１４
５が、シンクブロック番号３番と４番に対応するデータ
ブロック記憶領域を管理する管理情報の記憶されている
列アドレスColAdrCA、ColAdrCBを生成し、列アドレスス
トローブ信号およびアウトプットイネーブル信号をＬに
して管理情報CF3、CF4を読みだし、それぞれの管理情報
の指定するデータブロック記憶領域に記憶されているシ
ンクブロック内の同一バイトの列アドレスColAdr3、Col
Adr4を再生成し、列アドレスストローブ信号およびアウ
トプットイネーブル信号をＬにして訂正処理対象データ
を読みだす。以下同様のアクセスを最終の１４９番シン
クブロックまで繰り返すことにより、外符号誤り訂正処
理に必要なデータをＤＲＡＭアクセス部１４によりＤＲ
ＡＭ１１から読みだす。そして、第２誤り訂正手段５２
が、この連続アクセスによってＤＲＡＭ１１より読みだ
したデータを入力し、第１誤り訂正手段１２により付与
された内符号誤り訂正での訂正結果コードを参照して外
符号の誤り訂正を行い、訂正結果をＤＲＡＭアクセス部
１４がＤＲＡＭ１１上で書き換える。また、第２誤り訂
正手段５２は、訂正結果から修整処理を行うために、対
応する管理情報の書き換えを管理情報生成手段５３に指
令し、管理情報生成手段５３が、管理情報を生成してＤ
ＲＡＭアクセス部１４に出力し、ＤＲＡＭアクセス部１
４が、ＤＲＡＭ１１上の管理情報を書き換える。これら
の書き換えアクセスは、本発明の第２の実施例の第１の
動作モードと同様の動作である。
【００３２】シンクブロックのＤＲＡＭ１１からの読み
だしアクセスは、本発明の第２の実施例の第１の動作モ
ードと同様の動作である。
だしアクセスは、本発明の第２の実施例の第１の動作モ
ードと同様の動作である。
【００３３】以上のように本発明の第２の実施例の第２
の動作モードによれば、第２誤り訂正手段５２での外符
号訂正結果により書き換えられた管理情報を参照して行
うシンクブロックの書き込みおよび読みだしアクセスを
同一ページモード内で行うことにより、第１の動作モー
ドと異なった修整処理が１回のページモードで可能とな
り、しかも、シンクブロックと管理情報とを同一ＤＲＡ
Ｍに記憶するという条件下で、ＤＲＡＭへのアクセス回
数が最も少なくなっている。
の動作モードによれば、第２誤り訂正手段５２での外符
号訂正結果により書き換えられた管理情報を参照して行
うシンクブロックの書き込みおよび読みだしアクセスを
同一ページモード内で行うことにより、第１の動作モー
ドと異なった修整処理が１回のページモードで可能とな
り、しかも、シンクブロックと管理情報とを同一ＤＲＡ
Ｍに記憶するという条件下で、ＤＲＡＭへのアクセス回
数が最も少なくなっている。
【００３４】なお、外符号の誤り訂正アクセスにおい
て、管理情報を全て読みだしておいてから、訂正処理対
象データをＤＲＡＭから読みだしてもよく、この場合に
はＤＲＡＭアクセスの管理がより簡単になる。
て、管理情報を全て読みだしておいてから、訂正処理対
象データをＤＲＡＭから読みだしてもよく、この場合に
はＤＲＡＭアクセスの管理がより簡単になる。
【００３５】また、ＤＲＡＭ１１上のデータを第２誤り
訂正手段５２による訂正結果に書き換える、あるいは、
ＤＲＡＭ１１上の管理情報を管理情報生成手段５３が生
成した管理情報に書き換えるのは、モディファイ後のデ
ータあるいは管理情報を単なるライト・サイクルにより
ＤＲＡＭ１１に書き込むようにしてもよく、この場合に
はＤＲＡＭ１１へのアクセス回数がより少なくて済む。
ただしこの場合は、別途記憶手段が必要となる。
訂正手段５２による訂正結果に書き換える、あるいは、
ＤＲＡＭ１１上の管理情報を管理情報生成手段５３が生
成した管理情報に書き換えるのは、モディファイ後のデ
ータあるいは管理情報を単なるライト・サイクルにより
ＤＲＡＭ１１に書き込むようにしてもよく、この場合に
はＤＲＡＭ１１へのアクセス回数がより少なくて済む。
ただしこの場合は、別途記憶手段が必要となる。
【００３６】次に、図５のように構成されたデータ記憶
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第３の動作モードについて、以下に説明す
る。
装置において、本発明の第２の実施例の３つの動作モー
ドのうち、第３の動作モードについて、以下に説明す
る。
【００３７】シンクブロックをＤＲＡＭ１１に書き込む
ときには、まず、第１誤り訂正手段１２が、７７バイト
のデータ部と８バイトのパリティー部をもつ合計８５バ
イトのシンクブロックを入力し、内符号の誤り訂正処理
を行い、そのシンクブロックのデータ誤りに対する信頼
性情報をコード化した訂正結果コードを誤り訂正後のシ
ンクブロックに付与して７８バイトで記憶選択手段５１
に出力する。記憶選択手段５１は、入力したシンクブロ
ックに付与されている訂正結果コードの内容がデータの
信頼性を確保できなかったというものであれば、そのシ
ンクブロックをＤＲＡＭ１１に書き込まないと判断し、
シンクブロックを出力しない。ＤＲＡＭ１１に書き込ん
でよいと判断されたシンクブロックについては、ＤＲＡ
Ｍアクセス部１４に出力し、以下、本発明の第２の実施
例の第１の動作モードあるいは第２の動作モードと同様
の動作でＤＲＡＭアクセス部１４によりＤＲＡＭ１１に
書き込む。
ときには、まず、第１誤り訂正手段１２が、７７バイト
のデータ部と８バイトのパリティー部をもつ合計８５バ
イトのシンクブロックを入力し、内符号の誤り訂正処理
を行い、そのシンクブロックのデータ誤りに対する信頼
性情報をコード化した訂正結果コードを誤り訂正後のシ
ンクブロックに付与して７８バイトで記憶選択手段５１
に出力する。記憶選択手段５１は、入力したシンクブロ
ックに付与されている訂正結果コードの内容がデータの
信頼性を確保できなかったというものであれば、そのシ
ンクブロックをＤＲＡＭ１１に書き込まないと判断し、
シンクブロックを出力しない。ＤＲＡＭ１１に書き込ん
でよいと判断されたシンクブロックについては、ＤＲＡ
Ｍアクセス部１４に出力し、以下、本発明の第２の実施
例の第１の動作モードあるいは第２の動作モードと同様
の動作でＤＲＡＭアクセス部１４によりＤＲＡＭ１１に
書き込む。
【００３８】以上のように本発明の第２の実施例の第３
の動作モードによれば、記憶選択手段５１を設けること
により、外符号の誤り訂正を行わないときには、信頼性
を確保できなかったシンクブロックをＤＲＡＭ１１に書
き込まなくすることにより、信頼性が確保できていない
シンクブロックをＤＲＡＭ１１から読みだしてしまうこ
とがなくなる。
の動作モードによれば、記憶選択手段５１を設けること
により、外符号の誤り訂正を行わないときには、信頼性
を確保できなかったシンクブロックをＤＲＡＭ１１に書
き込まなくすることにより、信頼性が確保できていない
シンクブロックをＤＲＡＭ１１から読みだしてしまうこ
とがなくなる。
【００３９】なお、記憶選択手段５１を設けて信頼性を
確保できなかったシンクブロックをＤＲＡＭ１１に書き
込まなくした上で外符号の誤り訂正を行ってもよく、こ
の場合にはデータのより高い信頼性を確保できる。
確保できなかったシンクブロックをＤＲＡＭ１１に書き
込まなくした上で外符号の誤り訂正を行ってもよく、こ
の場合にはデータのより高い信頼性を確保できる。
【００４０】
【発明の効果】以上のように本発明は、連続列アドレス
アクセス手段を設けることにより、ＤＲＡＭに対して、
データブロックを最小のアクセス回数でアクセスするこ
とができ、その結果アクセスが速くなるので、ディジタ
ルＶＴＲなどでの大容量で高速なデータ処理が可能とな
る。
アクセス手段を設けることにより、ＤＲＡＭに対して、
データブロックを最小のアクセス回数でアクセスするこ
とができ、その結果アクセスが速くなるので、ディジタ
ルＶＴＲなどでの大容量で高速なデータ処理が可能とな
る。
【００４１】また、第１誤り訂正手段、第２誤り訂正手
段、管理情報生成手段を設けることにより、訂正結果情
報および修整のための情報を記憶させるためにＳＲＡＭ
など別途のデータ記憶手段を用いる必要がないので、回
路規模が小さく、しかも、訂正結果情報および修整のた
めの情報をデータブロックと同一のＲＡＭに記憶すると
いう条件下において、アクセス回数が最小となり、大容
量で高速な誤り訂正および修整処理が可能となる。
段、管理情報生成手段を設けることにより、訂正結果情
報および修整のための情報を記憶させるためにＳＲＡＭ
など別途のデータ記憶手段を用いる必要がないので、回
路規模が小さく、しかも、訂正結果情報および修整のた
めの情報をデータブロックと同一のＲＡＭに記憶すると
いう条件下において、アクセス回数が最小となり、大容
量で高速な誤り訂正および修整処理が可能となる。
【００４２】さらに、記憶選択手段を設けることによ
り、外符号の誤り訂正を行わずにデータブロックを出力
するときでも、その信頼性を確保することができる。
り、外符号の誤り訂正を行わずにデータブロックを出力
するときでも、その信頼性を確保することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるデータ一時記憶
装置の構成図
装置の構成図
【図２】本発明の第１および第２の実施例におけるデー
タブロックの書き込みアクセスタイミング図
タブロックの書き込みアクセスタイミング図
【図３】本発明の第１の実施例におけるデータブロック
の読みだしアクセスタイミング図
の読みだしアクセスタイミング図
【図４】本発明の第２の実施例における画像データの構
成図
成図
【図５】本発明の第２の実施例におけるデータ一時記憶
装置の構成図
装置の構成図
【図６】本発明の第２の実施例におけるデータブロック
の書き込みアクセスタイミング図
の書き込みアクセスタイミング図
【図７】本発明の第２の実施例における外符号誤り訂正
の読みだしアクセスタイミング図
の読みだしアクセスタイミング図
【図８】本発明の第２の実施例における外符号誤り訂正
の書き換えアクセスタイミング図
の書き換えアクセスタイミング図
【図９】本発明の第２の実施例におけるデータブロック
の読みだしアクセスタイミング図
の読みだしアクセスタイミング図
【図１０】本発明の第２の実施例における外符号誤り訂
正の読みだしアクセスタイミング図
正の読みだしアクセスタイミング図
１１ ＤＲＡＭ １２ 第１誤り訂正手段 １３ データブロック記憶領域 １４ ＤＲＡＭアクセス部 ５１ 記憶選択手段 ５２ 第２誤り訂正手段 ５３ 管理情報生成手段 ５４ 管理情報 １４１ 行アドレスアクセス手段 １４２ 列アドレス初期値生成手段 １４３ 連続列アドレスアクセス手段 １４４ 連続行アドレスアクセス手段 １４５ 列アドレスアクセス手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｈ０４Ｎ 5/907 Ｂ
Claims (7)
- 【請求項１】 データ転送処理の１処理単位であるデー
タブロックを一時記憶させる、２次元のアドレス空間を
もち、行アドレス単位のアクセスを行うＲＡＭと、 前記データブロックに対して、前記ＲＡＭ上に設定した
データブロック記憶領域の行アドレスを生成してＲＡＭ
にアクセスする行アドレスアクセス手段と、 前記データブロックに対して、前記データブロック記憶
領域の列アドレス初期値を生成する列アドレス初期値生
成手段と、 前記列アドレス初期値から前記データブロック記憶領域
の連続列アドレスを生成し、データブロック記憶領域に
対してデータブロックの書き込みまたは読みだしアクセ
スを行う連続列アドレスアクセス手段とを設けたデータ
一時記憶装置。 - 【請求項２】 誤り訂正符号の１つの処理単位であるデ
ータブロックを入力とし、誤り訂正処理を行い、そのデ
ータブロックのデータ誤りに対する信頼性情報をコード
化した訂正結果コードを誤り訂正処理後のデータブロッ
クに付与して出力する第１誤り訂正手段を設け、 ＲＡＭは、前記訂正結果コードを付与した誤り訂正処理
後のデータブロックを一時記憶させる請求項１記載のデ
ータ一時記憶装置。 - 【請求項３】 ＲＡＭの１つの行アドレス上に複数のデ
ータブロック記憶領域を設けるデータ一時記憶装置であ
って、 行アドレス上の複数のデータブロック記憶領域の何れか
を指定する管理情報を生成する管理情報生成手段と、 前記管理情報を記憶する列アドレスを生成し、前記管理
情報の書き込みおよび読みだしアクセスを行う列アドレ
スアクセス手段とを設け、 行アドレスアクセス手段は、前記管理情報に対して管理
対象のデータブロック記憶領域と同一の行アドレスを生
成してＲＡＭにアクセスし、 列アドレス初期値生成手段は、前記列アドレスアクセス
手段により読みだした前記管理情報が指定するデータブ
ロック記憶領域の列アドレス初期値を生成する請求項１
または２記載のデータ一時記憶装置。 - 【請求項４】 予め設定された制御シーケンスにより自
動的に連続した行アドレスを生成してＲＡＭにアクセス
する連続行アドレスアクセス手段と、 第１誤り訂正手段により付与された訂正結果コードを参
照して誤り訂正処理を行い、その結果により管理情報生
成手段に対してＲＡＭに記憶されている管理情報の書き
換えを指令する第２誤り訂正手段とを設け、 列アドレスアクセス手段は、データブロック記憶領域内
の列アドレスを生成し、データの読みだしまたは書き込
みアクセスを行う請求項３記載のデータ一時記憶装置。 - 【請求項５】 列アドレスアクセス手段は、ＲＡＭに記
憶されている管理情報を読みだし、管理情報が指定する
データブロック記憶領域内の列アドレスを再生成してＲ
ＡＭにアクセスする請求項４記載のデータ一時記憶装
置。 - 【請求項６】 動画像データを構成し、フレーム内の構
成位置を示す識別番号が付されたデータブロックを記憶
するデータ一時記憶装置であって、 行アドレスアクセス手段は、前記識別番号に対して一義
的にＲＡＭ上の行アドレスを生成してＲＡＭにアクセス
する請求項１〜５のいずれか１項に記載のデータ一時記
憶装置。 - 【請求項７】 第１誤り訂正手段による訂正結果がデー
タの信頼性を確保できなかったときには、そのデータブ
ロックのＲＡＭへの記憶をしないようにする記憶選択手
段を設けた請求項６記載のデータ一時記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07339095A JP3206358B2 (ja) | 1995-03-30 | 1995-03-30 | データ一時記憶装置 |
| US08/623,167 US5864567A (en) | 1995-03-30 | 1996-03-28 | Data memory apparatus |
| CN96104159A CN1082765C (zh) | 1995-03-30 | 1996-03-29 | 数据存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07339095A JP3206358B2 (ja) | 1995-03-30 | 1995-03-30 | データ一時記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273347A true JPH08273347A (ja) | 1996-10-18 |
| JP3206358B2 JP3206358B2 (ja) | 2001-09-10 |
Family
ID=13516828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07339095A Expired - Fee Related JP3206358B2 (ja) | 1995-03-30 | 1995-03-30 | データ一時記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5864567A (ja) |
| JP (1) | JP3206358B2 (ja) |
| CN (1) | CN1082765C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687860B1 (en) | 1998-01-07 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and data transfer method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69928740T2 (de) * | 1998-04-29 | 2006-08-10 | Koninklijke Philips Electronics N.V. | Verfahren, vorrichtung und träger zum aufnehmen von multiwort-information |
| TW455870B (en) * | 1999-12-09 | 2001-09-21 | Acer Labs Inc | Memory mapping method |
| US20100134690A1 (en) * | 2008-12-03 | 2010-06-03 | Sanyo Electric Co., Ltd. | Television receiver |
| JP2011081553A (ja) * | 2009-10-06 | 2011-04-21 | Renesas Electronics Corp | 情報処理装置及びその制御方法 |
| CN110457160B (zh) * | 2019-07-02 | 2023-11-17 | 深圳市金泰克半导体有限公司 | 一种纠错方法及装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5177743A (en) * | 1982-02-15 | 1993-01-05 | Hitachi, Ltd. | Semiconductor memory |
| JPS62293291A (ja) * | 1986-06-13 | 1987-12-19 | 株式会社日立製作所 | 画像表示装置 |
| US4958350A (en) * | 1988-03-02 | 1990-09-18 | Stardent Computer, Inc. | Error detecting/correction code and apparatus |
| JP2829963B2 (ja) * | 1988-05-16 | 1998-12-02 | ソニー株式会社 | ディジタルデータ記録／再生装置 |
| JP3112020B2 (ja) * | 1990-06-18 | 2000-11-27 | 株式会社日立製作所 | ダイナミックｒａｍ制御回路 |
| JPH04149899A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
| DE69223694T2 (de) * | 1991-07-18 | 1998-04-23 | Canon Kk | Kodierungs- und Dekodierungssystem zur Fehlerkorrektur |
| US5392299A (en) * | 1992-01-15 | 1995-02-21 | E-Systems, Inc. | Triple orthogonally interleaed error correction system |
-
1995
- 1995-03-30 JP JP07339095A patent/JP3206358B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-28 US US08/623,167 patent/US5864567A/en not_active Expired - Fee Related
- 1996-03-29 CN CN96104159A patent/CN1082765C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687860B1 (en) | 1998-01-07 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and data transfer method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3206358B2 (ja) | 2001-09-10 |
| CN1082765C (zh) | 2002-04-10 |
| CN1138272A (zh) | 1996-12-18 |
| US5864567A (en) | 1999-01-26 |
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