JPH0827312B2 - Duty discriminator - Google Patents
Duty discriminatorInfo
- Publication number
- JPH0827312B2 JPH0827312B2 JP62070615A JP7061587A JPH0827312B2 JP H0827312 B2 JPH0827312 B2 JP H0827312B2 JP 62070615 A JP62070615 A JP 62070615A JP 7061587 A JP7061587 A JP 7061587A JP H0827312 B2 JPH0827312 B2 JP H0827312B2
- Authority
- JP
- Japan
- Prior art keywords
- input pulse
- duty
- counting
- output
- rising
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は入力パルスのパルス幅のデューティを判別す
るデューティ判別装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty discriminating apparatus for discriminating a duty of a pulse width of an input pulse.
従来の技術 第３図は従来のデューティ判別装置を示すものであ
る。2. Description of the Related Art FIG. 3 shows a conventional duty discriminating apparatus.
第３図において、７は入力パルスＰの電圧ハイレベル
の時間幅を計数する計数回路である。８は入力パルスＰ
の電圧ロウレベルの時間幅を計数する計数回路である。
９は前記計数回路７の計数出力Ｑと前記計数回路８の計
数出力Ｒを比較する時間軸幅比較回路である。In FIG. 3, reference numeral 7 is a counting circuit for counting the time width of the voltage high level of the input pulse P. 8 is the input pulse P
Is a counting circuit that counts the time width of the voltage low level of.
Reference numeral 9 is a time axis width comparison circuit for comparing the count output Q of the counting circuit 7 and the count output R of the counting circuit 8.
以上のように構成された従来のデューティ判別装置に
ついて、以下その動作を説明する。The operation of the conventional duty discriminating apparatus configured as described above will be described below.
まず計数回路７で入力パルスＰの電圧ハイレベル時間
幅を計数し、計数回路８で入力パルスＰの電圧ロウレベ
ル時間幅を計数する。そして計数回路7,8のそれぞれの
出力Q,Rの大小を時間幅比較回路９で比較し、その結果
を出力Ｓとして出力する。ここでＱ＞Ｒのとき出力Ｓの
電圧がロウレベルになり、Ｑ＞Ｒのとき出力Ｓの電圧が
ハイレベルになるとすれば、入力パルスＰの電圧ハイレ
ベル時間幅が電圧ロウレベル時間幅より大きいとき、出
力Ｓはロウレベルとなる。逆に入力パルスＰの電圧ハイ
レベル時間幅が電圧ロウレベル時間幅より小さいとき、
出力Ｓはハイレベルとなる。したがって、出力Ｓの電圧
がロウレベルかハイレベルかによって、入力パルスＰの
電圧ハイレベル時間幅と電圧ロウレベル時間幅の大小関
係を判別することができる。First, the counting circuit 7 counts the voltage high level time width of the input pulse P, and the counting circuit 8 counts the voltage low level time width of the input pulse P. Then, the magnitudes of the outputs Q and R of the counting circuits 7 and 8 are compared by the time width comparison circuit 9, and the result is output as the output S. Here, if the voltage of the output S becomes low level when Q> R and the voltage of the output S becomes high level when Q> R, when the voltage high level time width of the input pulse P is larger than the voltage low level time width. , The output S goes low. Conversely, when the voltage high level time width of the input pulse P is smaller than the voltage low level time width,
The output S becomes high level. Therefore, the magnitude relationship between the voltage high level time width of the input pulse P and the voltage low level time width can be determined depending on whether the voltage of the output S is low level or high level.
発明が解決しようとする問題点 しかしながら上記の従来の構成では、入力パルスＰの
電圧ハイレベル時間幅と電圧ロウレベル時間幅の比較し
かできないので、ハイレベルおよびロウレベルのパルス
のパルス幅が1:1の状態、すなわちデューティ50の状態
をしきい値として、入力パルスのデューティがこのしき
い値より大きいか小さいかを判別することしかできない
という欠点を有していた。Problems to be Solved by the Invention However, in the above-described conventional configuration, since only the voltage high level time width of the input pulse P and the voltage low level time width can be compared, the pulse widths of the high level and low level pulses are 1: 1. There is a drawback that it is only possible to determine whether the duty of the input pulse is larger or smaller than this threshold value by using the state, that is, the state of the duty 50, as a threshold value.
本発明は、上記従来の問題点を解決するもので、任意
のデューティをしきい値とし、入力パルスのデューティ
がこのしきい値より大きいか小さいかを判別することの
できるデューティ判別装置を提供することを目的とす
る。The present invention solves the above-mentioned conventional problems, and provides a duty discriminating apparatus capable of discriminating whether the duty of an input pulse is larger or smaller than this threshold, with an arbitrary duty as a threshold. The purpose is to
問題点を解決するための手段 この目的を達成するために本発明のデューティ判別装
置は、入力パルスの立ち上り、立ち下り、あるいは立ち
下り、立ち上りに同期してアップカウント、ダウンカウ
ントが交互に切換わるアップダウンカウンタと、互いに
異なる周波数の第１、第２のクロックを上記入力パルス
の立ち上り、立ち下りに同期して切換え、かつアップダ
ウンカウンタに加えるクロック切換回路と、アップダウ
ンカウンタのカウント値が予め定められた所定値になっ
たことを検出する所定値検出回路と、入力パルスの１周
期単位で出力値を保持し、入力パルスの１周期の間に所
定値検出回路から所定値が検出された場合と検出されな
い場合とで異なる出力を発生する出力回路とを備えたも
のである。Means for Solving the Problems In order to achieve this object, the duty discriminating apparatus of the present invention is such that an up-count and a down-count are alternately switched in synchronization with rising, falling, or falling / rising of an input pulse. The up / down counter, a clock switching circuit that switches the first and second clocks having different frequencies from each other in synchronization with the rising and falling of the input pulse, and that is added to the up / down counter, and the count value of the up / down counter are set in advance. A predetermined value detection circuit that detects that the predetermined value has been reached, and an output value is held in each cycle of the input pulse, and the predetermined value is detected from the predetermined value detection circuit during one cycle of the input pulse. And an output circuit that generates different outputs depending on whether the case is detected or not.
作用 このようにすれば、第1,第２の周波数比を変えること
によって任意のデューティを設定することができ、また
所定値検出回路の所定値を変更することによってさらに
細かい間隔でデューティを設定することができる。そし
て、この設定されたデューティをしきい値として、入力
パルスのデューティがそれより大きいか小さいかを判別
することができる 実施例 以下本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるデューテ
ィ判別装置のブロック図、第２図はその動作波形図であ
る。第１図において、１は入力パルスＡによりアップカ
ウントおよびダウンカウントが切換えられるアップダウ
ンカウンタ、２はアップダウカウンタ１の値がゼロにな
ったことを検出するゼロ値検出回路、３はアップダウン
カウンタ１に加えられる第1,第２のクロックを切換える
クロック切換回路、４は入力パルスＡの立ち上り，立ち
下りエッジを検出する立ち上り，立ち下りエッジ検出回
路、５は上記立ち上り，立ち下りエッジ検出回路４の出
力によりセットリセットされるRSフリップフロップ（以
下RS−FFと呼ぶ）、６はRSフリップフロップ５の出力を
記憶するＤタイプのフリップフロップ（以下Ｄ−FFと呼
ぶ）である。By doing so, an arbitrary duty can be set by changing the first and second frequency ratios, and the duty can be set at finer intervals by changing the predetermined value of the predetermined value detection circuit. be able to. Then, it is possible to determine whether the duty of the input pulse is larger or smaller than this by using the set duty as a threshold. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a duty discriminating apparatus in one embodiment of the present invention, and FIG. 2 is an operation waveform diagram thereof. In FIG. 1, reference numeral 1 is an up / down counter whose up-counting and down-counting are switched by an input pulse A, 2 is a zero value detecting circuit for detecting that the value of the up-dow counter 1 is zero, and 3 is an up-down counter. The clock switching circuit for switching the first and second clocks added to 1 is a rising / falling edge detection circuit for detecting the rising and falling edges of the input pulse A, and 5 is the rising / falling edge detection circuit 4 described above. An RS flip-flop (hereinafter referred to as RS-FF) that is set and reset by the output of the reference numeral 6 is a D-type flip-flop (hereinafter referred to as D-FF) 6 that stores the output of the RS flip-flop 5.
以上のように構成されたデューティ判別装置につい
て、以下その動作を説明する。The operation of the duty discriminating apparatus configured as described above will be described below.
まず、入力パルスＡの１発目の周期の立ち上りエッジ
Ｂを立ち上り，立ち下りエッジ検出回路４で検出し、そ
の出力でアップダウンカウンタ１の値をリセットすると
ともにクロク切換回路３を切換え、入力パルスＡの電圧
がハイレベルの期間、第１のクラックをアップダウンカ
ウンタ１に加えてアップカウントする。次に入力パルス
Ａの立ち下りエッジＣを立ち上り，立ち下りエッジ検出
回路４で検出し、その出力でRS−FF5をリセットする。
また入力パルスＡの立ち下りによりクロック切替回路３
が切換えられ、第２のクロックがアップダウンカウンタ
１に加えられるとともに、アップダウンカウンタ１もダ
ウンカウントモードに切り換えられる。その結果、アッ
プダウンカウンタ１は入力パルスＡの電圧がロウレルの
期間、第２のクロックでダウンカウントする。ダウンカ
ウントの途中で入力パルスＡの次の（２発目の）立ち上
りエッジが発生すると、アップダウンカウンタ１はダウ
ンカウントからアップダウンカウントモードに切換わ
り、かつ切換回路３により第１のクロックが加えられる
ため、アップダウンカウンタ１は再び第１のクロックで
アップカウントを開始する。また２発目の立ち上りエッ
ジを立ち上り，立ち下りエッジ検出回路４で検出するこ
とにより、その出力ＢをＤ−FF6にクロックとして加
え、このときのRS−FF5の出力Ｅ（すなわちロウレベル
“0"）を記憶する。その結果、出力Ｆは“0"となる（第
２図E,F参照）。First, the rising edge B of the first cycle of the input pulse A is detected by the rising and falling edge detection circuit 4, the value of the up / down counter 1 is reset by the output, and the clock switching circuit 3 is switched to input the input pulse. While the voltage of A is at the high level, the first crack is added to the up / down counter 1 to count up. Next, the falling edge C of the input pulse A rises and is detected by the falling edge detection circuit 4, and RS-FF5 is reset by its output.
Further, the clock switching circuit 3 is triggered by the fall of the input pulse A.
Is switched, the second clock is added to the up / down counter 1, and the up / down counter 1 is also switched to the down count mode. As a result, the up-down counter 1 down-counts at the second clock while the voltage of the input pulse A is laurel. When the next (second) rising edge of the input pulse A occurs during the down-counting, the up-down counter 1 switches from the down-counting to the up-down counting mode, and the switching circuit 3 applies the first clock. Therefore, the up / down counter 1 starts counting up again with the first clock. The second rising edge is detected by the rising edge and falling edge detection circuit 4, and its output B is added to D-FF6 as a clock, and the output E of RS-FF5 at this time (that is, low level "0") Memorize As a result, the output F becomes "0" (see FIGS. 2E and 2F).
入力パルスＡの２発目の期間も同様に動作するが、こ
のときはダウンンカウントの途中でアップダウンカウン
タ１の値がゼロになる。このためゼロ値検出回路２の出
力ＤによってRS−FF5がセットされる。そして入力パル
スＡの３発目の立ち上りエッジによって再びアップダウ
ンカウンタ１の値がリセットされる。これと同時に、Ｄ
−FF6にクロックが加えられ、このときのRS−FF5の出力
Ｅ（すなわちハイレベル“1"）を記憶する。その結果、
出力Ｆは“1"となる（第２図E,Fを参照）。The same operation is performed during the second period of the input pulse A, but at this time, the value of the up / down counter 1 becomes zero during the down counting. Therefore, RS-FF5 is set by the output D of the zero value detection circuit 2. Then, the value of the up / down counter 1 is reset again by the third rising edge of the input pulse A. At the same time, D
A clock is applied to -FF6, and the output E (that is, high level "1") of RS-FF5 at this time is stored. as a result,
The output F becomes "1" (see E and F in FIG. 2).
入力パルスＡの３発目の期間は、１発目の期間と同様
に動作し、Ｄ−FF6の出力はロウレベル“0"となる。The third period of the input pulse A operates in the same manner as the first period, and the output of D-FF6 becomes low level "0".
以上のように本実施例によれば、例えばクロックと第
２のクロックの周波数比を3:2に設定すれば、入力パル
スＡのデューティ比が、上記第1,第２のクロックの周波
数比で決まるデューティ40をしきい値として、これより
大きいか小さいかを判別することができる。すなわち、
入力パルスＡのデューティをτとすれば、判別出力（第
２図Ｆ）は、 τ＜40のとき Ｆ＝電圧ハイレベル（“1"レベル） τ≧40のとき Ｆ＝電圧ロウレベル（“0"レベル） となる。As described above, according to the present embodiment, for example, if the frequency ratio of the clock and the second clock is set to 3: 2, the duty ratio of the input pulse A becomes the frequency ratio of the first and second clocks. By using the determined duty 40 as a threshold, it is possible to determine whether the duty is larger or smaller than this. That is,
If the duty of the input pulse A is τ, the discrimination output (F in FIG. 2) is: when τ <40 F = voltage high level (“1” level) When τ ≧ 40 F = voltage low level (“0”) Level).
第２図ではデューティ40をしきい値とする例を説明し
たが、第1,第２のクロックの周波数比を変えることによ
って任意のデューティを設定し、入力パルスＡのデュー
ティが、第1,第２のクロックの周波数比によって設定さ
れたデューティより大きいか小さいかを判別することが
できる。Although the example in which the duty 40 is used as the threshold value has been described in FIG. 2, an arbitrary duty is set by changing the frequency ratio of the first and second clocks, and the duty of the input pulse A is It is possible to determine whether the duty is larger or smaller than the set duty based on the frequency ratio of the two clocks.
なお、上記実施例では入力パルスの立ち上りエッジで
アップダウンカウンタをアップカウントに切換え、立ち
下りエッジでダウンカウントに切換えたが、全く逆の切
換えを行うようにしてもよい。また入力パルスの各周期
の始めにダウンカウントを行い、その後アップカウント
するようにしてもよい。このときはゼロ値を検出するか
わりに、アップダウンカウンタのカウント値がアップカ
ウントの途中で予め定められた値になるタイミングを検
出すればよい。さらに、上記実施例では、出力回路とし
てRS−FF5およびＤ−FF6を用いたが、これに限定される
ものではなく、要はアップダウンカウンタのカウントの
途中で立ち上り（又は立ち下り）エッジが発生したとき
と、カウント値が予め設定された値になったときとで、
互に異なる出力を発生するものではあればよい。Although the up-down counter is switched to up-counting at the rising edge of the input pulse and down-counting at the falling edge in the above embodiment, the reverse switching may be performed. Further, the down-counting may be performed at the beginning of each cycle of the input pulse and then the up-counting may be performed. At this time, instead of detecting the zero value, the timing at which the count value of the up-down counter reaches a predetermined value during the up-count may be detected. Furthermore, although RS-FF5 and D-FF6 are used as the output circuit in the above embodiment, the present invention is not limited to this, and the point is that a rising (or falling) edge occurs during counting of the up / down counter. And when the count value reaches a preset value,
It suffices as long as they generate different outputs.
発明の効果 本発明は入力パルスの、立ち上り，立ち下りに同期し
てアップダウンカウンタのアップカウントとダウンカウ
ントを切換えるとともに、アップおよびダウンの各カウ
ント動作時に互に周波数の異なる第1,第２のクロックを
加え、カウント動作中に入力パルスの立ち上り（又は立
ち下り）エッジが発生したときとカウント値が予め定め
られた所定の値になったときとで互いに異なる出力を発
生させるようにしたものであるから、第1,第２のクロッ
クの周波数比を変え、また所定値（ゼロ値）検出回路の
設定を変えることによって任意のデューティを設定する
ことができ、かつこの設定されたデューティをしきい値
として入力パルスのデューティがそれより大きいか小さ
いかを判別することができる。このためデューティ50の
状態をしきい値とすることしかできなかった従来のデュ
ーティ判別装置に比べ、その応用範囲を広めることがで
きる。EFFECTS OF THE INVENTION The present invention switches between up-counting and down-counting of an up-down counter in synchronization with rising and falling of an input pulse, and at the time of each counting operation of up and down, the first and second frequencies differ from each other. A clock is added so that different outputs are generated when the rising (or falling) edge of the input pulse occurs during counting operation and when the count value reaches a predetermined value. Therefore, an arbitrary duty can be set by changing the frequency ratio of the first and second clocks and by changing the setting of the predetermined value (zero value) detection circuit, and the set duty can be set as a threshold. As a value, it can be determined whether the duty of the input pulse is larger or smaller than that. For this reason, the range of application can be expanded compared to the conventional duty discriminating apparatus which can only use the state of the duty 50 as the threshold value.
しかも本発明は、周知のアップダウンカウンタと比較
点簡単な周辺回路とで実現できるから、集積回路化も容
易で、コスト的にも有利である。Moreover, since the present invention can be realized by a well-known up / down counter and a peripheral circuit having a simple comparison point, it can be easily integrated into a circuit and is advantageous in cost.
第１図は本発明の一実施例におけるデューティ判別装置
のブロック図、第２図は本発明の一実施例におけるデュ
ーティ判別装置のタイミングチャートを示す図、第３図
は従来のデューティ判別装置のブロック図である。 １……アップダウンカウンタ、２……ゼロ値検出回路、
３……クロック切換回路、４……立ち上り，立ち下りエ
ッジ検出回路、５……RSフリップフロップ、６……Ｄタ
イプのフリップフロップ、７……電圧ハイレベル時間幅
計数回路、８……電圧ロウレベル時間幅計数回路、９…
…時間幅比較回路。FIG. 1 is a block diagram of a duty discriminating apparatus according to an embodiment of the present invention, FIG. 2 is a diagram showing a timing chart of the duty discriminating apparatus according to an embodiment of the present invention, and FIG. 3 is a block of a conventional duty discriminating apparatus. It is a figure. 1 ... Up-down counter, 2 ... Zero value detection circuit,
3 ... Clock switching circuit, 4 ... Rising and falling edge detection circuit, 5 ... RS flip-flop, 6 ... D type flip-flop, 7 ... Voltage high level time width counting circuit, 8 ... Voltage low level Time width counting circuit, 9 ...
… Time width comparison circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−46872（ＪＰ，Ａ) 特開 昭63−113366（ＪＰ，Ａ) 実開 昭57−142367（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-52-46872 (JP, A) JP-A-63-113366 (JP, A) Practical application Sho-57-142367 (JP, U)
Claims (1)
は立ち下り、立ち上りに同期してアップカウント、ダウ
ンカウントが交互に切換わるアップダウンカウンタと、
互いに異なる周波数の第１、第２のクロックを上記入力
パルスの立ち上り、立ち下りに同期して切換え、かつ上
記アップダウンカウンタに加えるクロック切換回路と、
上記アップダウンカウンタのカウンタ値が予め定められ
た所定の値になったことを検出する所定値検出回路と、
上記入力パルスの１周期単位で出力値を保持し、上記入
力パルスの１周期の間に上記所定値検出回路から所定値
が検出された場合と検出されない場合とで異なる出力を
発生する出力回路とを備えたデューティ判別装置。1. An up-down counter in which up-counting and down-counting are alternately switched in synchronization with rising, falling, or falling, rising of an input pulse,
A clock switching circuit for switching first and second clocks having different frequencies from each other in synchronization with rising and falling of the input pulse, and adding to the up / down counter;
A predetermined value detection circuit for detecting that the counter value of the up-down counter has reached a predetermined value,
An output circuit that holds an output value in units of one cycle of the input pulse, and generates different outputs depending on whether the predetermined value is detected by the predetermined value detection circuit during one cycle of the input pulse. A duty discriminating device equipped with.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070615A JPH0827312B2 (en) | 1987-03-25 | 1987-03-25 | Duty discriminator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070615A JPH0827312B2 (en) | 1987-03-25 | 1987-03-25 | Duty discriminator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236990A JPS63236990A (en) | 1988-10-03 |
| JPH0827312B2 true JPH0827312B2 (en) | 1996-03-21 |
Family
ID=13436684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070615A Expired - Fee Related JPH0827312B2 (en) | 1987-03-25 | 1987-03-25 | Duty discriminator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827312B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7190300B2 (en) * | 2017-11-29 | 2022-12-15 | キヤノン株式会社 | Data carrier device, replacement unit for image forming device, and communication system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3980960A (en) * | 1975-10-09 | 1976-09-14 | Computer Identics Corporation | Signal width and width ratio determining apparatus |
| JPH0827311B2 (en) * | 1986-10-30 | 1996-03-21 | ロ−ム株式会社 | Duty discriminating device |
-
1987
- 1987-03-25 JP JP62070615A patent/JPH0827312B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63236990A (en) | 1988-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4159481A (en) | Synchronizing signal selecting circuit | |
| US3958133A (en) | Digital noise discriminator | |
| JPH0827312B2 (en) | Duty discriminator | |
| JPH073440B2 (en) | Signal detector | |
| JPH0338774B2 (en) | ||
| US7068087B2 (en) | Method and apparatus for an improved timer circuit and pulse width detection | |
| JPS62251674A (en) | Frequency abnormality detecting circuit | |
| JP3222308B2 (en) | Electric signal delay circuit | |
| JP2723835B2 (en) | Sync signal polarity discriminator | |
| EP0246355A2 (en) | Error and calibration pulse generator | |
| JP3223884B2 (en) | Duty ratio determination circuit and duty ratio determination method | |
| JPS6213016Y2 (en) | ||
| JPH0210915A (en) | Polarity unification circuit for pulse signal | |
| US6072338A (en) | Method of and device for determining pulse width | |
| JP3132611B2 (en) | Trigger circuit | |
| JP2952916B2 (en) | FM demodulation circuit | |
| SU1305626A1 (en) | Coincidence discriminator of vernier meter of time intervals | |
| JPH04274613A (en) | Chattering elimination circuit | |
| JPS61181217A (en) | Signal delay device | |
| JPH0514186A (en) | Pulse width modulation circuit | |
| SU1198448A1 (en) | Device for measuring instability of time intervals | |
| SU1160587A1 (en) | Device for logical detection of r.f.pulses | |
| KR100396788B1 (en) | Circuit for detecting frequency | |
| JPH02222321A (en) | Pulse train detecting circuit | |
| JPH0222567A (en) | Duty detecting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |