JPH02222321A - Pulse train detecting circuit - Google Patents
Pulse train detecting circuitInfo
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- JPH02222321A JPH02222321A JP4373889A JP4373889A JPH02222321A JP H02222321 A JPH02222321 A JP H02222321A JP 4373889 A JP4373889 A JP 4373889A JP 4373889 A JP4373889 A JP 4373889A JP H02222321 A JPH02222321 A JP H02222321A
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力パルス列の存在を検出するパルス列検出装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a pulse train detection device for detecting the presence of an input pulse train.
従来の技術
第３図は従来のパルス列検出装置、第４図はその動作波
形を示すものである。BACKGROUND OF THE INVENTION FIG. 3 shows a conventional pulse train detection device, and FIG. 4 shows its operating waveforms.
第３図において、４は入力パルスＸのトリガに対して準
安定状態であっても応答し、再び準安定状態を開始する
再トリガ形単安定ｉルチ回路である。In FIG. 3, reference numeral 4 denotes a re-trigger type monostable i-ruch circuit which responds to the trigger of the input pulse X even in a metastable state and starts the metastable state again.
以上のように構成された従来のパルス列検出装置につい
て、以下その動作を説明するさまず再トリガ形単安定マ
ルチ回路４の準安定期間τ、を入力パルス列の周期τ８
より大きくする。The operation of the conventional pulse train detection device configured as described above will be explained below. First, the quasi-stable period τ of the retrigger type monostable multi-circuit 4 is defined as the period τ8 of the input pulse train.
Make it bigger.
入力パルス列が立ち上ると、再トリガ形単安定マルチ回
路４が準安定状態になり、出力ｙはハイレベルになる。When the input pulse train rises, the retrigger type monostable multicircuit 4 enters a metastable state, and the output y becomes high level.
そして入力パルスＸが周期Ｔ８で立ち上るたびに再トリ
ガ形単安定マルチ回路４は準安定状態を開始し、出力Ｆ
はハイレベルを保持する。次に入力パルス！が立ち上が
ってから再トリガ形単安定マルチ回路４の準安定期間Ｔ
、後までに再び入力パルス！が立ち上らなければ、再ト
リガ形単安定マルチ回路４は安定状態になシ、出力ｙは
ロウレベルになる。したがって、入力パルスＸのパルス
列の長さに応じた方形波の出力を発生する。Then, every time the input pulse
remains at a high level. Next is the input pulse! The metastable period T of the retrigger type monostable multicircuit 4 after the rise of
, input pulse again by later! If y does not rise, the retrigger type monostable multicircuit 4 will not be in a stable state, and the output y will be at a low level. Therefore, a square wave output corresponding to the length of the input pulse X pulse train is generated.
発明が解決しようとする課題
しかしながら、上記の構成では、入力パルス３ｇ −Ｌ
のパルス列を連続化するために再トリガ形単安定マルチ
回路４１ｒ、用いているので、再トリガ形単安定マルチ
回路４の準安定期間Ｔ、を定めるために時定数設定用の
外付部品が必要であり集積回路化ができないという欠点
を有していた。Problems to be Solved by the Invention However, in the above configuration, the input pulse 3g −L
Since the retrigger type monostable multicircuit 41r is used to make the pulse train continuous, external components for setting the time constant are required to determine the metastable period T of the retrigger type monostable multicircuit 4. It had the disadvantage that it could not be integrated into an integrated circuit.
本発明は上記従来の課題を解決するもので、時定数設定
用の外付部品を使用せずに入力パルスのパルス列を連続
化することのできるパルス列検出装置を提供することを
目的とする。The present invention solves the above-mentioned conventional problems, and aims to provide a pulse train detection device that can make a pulse train of input pulses continuous without using external components for setting a time constant.
課題を解決するための手段
この目的を達成するために本パルス列検出装置は、基準
クロックをカウントするカウンタと、上記カウンタのカ
ウント動作の途中に入力パルスが加わったときと、上記
カウンタのカウント動作の途中にカウント値が予め定め
られた値になったときとで互いに異なる出力を発生する
とともに、上記カウンタの値を再設定する出力回路から
構成されている。Means for Solving the Problem In order to achieve this object, this pulse train detection device has a counter that counts a reference clock, a counter that counts when an input pulse is added during the counting operation of the counter, and a counter that counts the reference clock. It is comprised of an output circuit that generates different outputs depending on when the count value reaches a predetermined value midway through, and resets the value of the counter.
作用
このようにすれば、基準クロックの周波数と、予め定め
られるカウンタのカウント値を調整することで、時定数
設定用の外付部品を使用せずに入力パルスのパルス列を
連続化することができる。In this way, by adjusting the frequency of the reference clock and the count value of the predetermined counter, it is possible to make the pulse train of input pulses continuous without using external components for setting the time constant. .
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例におけるパルス列検出装置の
ブロック図、第２図はその動作波形図である。第１図に
おいて、１は基準クロックＢをカウントするカウンタ、
２はカウンタ１の値がｎ値になったことを検出するｎ値
検出回路、３は入力パルスムでセットされｎ値検出回路
２の出力ＣでリセットされるＲＳフリップフロップ（以
下Ｒ５−ＦＦと呼ぶ）である。FIG. 1 is a block diagram of a pulse train detection device according to an embodiment of the present invention, and FIG. 2 is an operational waveform diagram thereof. In FIG. 1, 1 is a counter that counts the reference clock B;
2 is an n value detection circuit that detects that the value of counter 1 has reached n value, and 3 is an RS flip-flop (hereinafter referred to as R5-FF) that is set by the input pulse and reset by the output C of the n value detection circuit 2. ).
以上のように構成された本実施例のパルス列検出装置に
ついて、以下その動作を説明する。The operation of the pulse train detection device of this embodiment configured as described above will be described below.
まず入カパルスムの立ち上りでＲ５−ＦＦ３がセットさ
れ出力りはハイレベルとなり、入カパルスムがハイレベ
ルの期間、カウンタ１の値はリセットされてゼロの状態
にある。そして入カバ、句植が立ち下り、ロウレベルに
なると、カウンタ１は基準クロックＢをカウントスター
トする。しかしカウンタ１の値が予め定められた値ｎま
でカウントしないうちに入力パルスムが立ち上ると、カ
ウンタ１の値は再びリセットされ出力りはハイレベルを
保持する。またカウンタ１の値が予め定められた値ｎに
なるとｎ値検出回路で検出され、その出力ＣがＲ８−Ｆ
Ｆ３をリセットし出力りはロウレベルになる。First, R5-FF3 is set at the rising edge of the input coupling pulse, and the output becomes high level, and while the input coupling pulse is at the high level, the value of the counter 1 is reset and remains at zero. Then, when the input cover and haiku fall and become low level, the counter 1 starts counting the reference clock B. However, if the input pulse rises before the value of the counter 1 reaches the predetermined value n, the value of the counter 1 is reset again and the output remains at a high level. Furthermore, when the value of counter 1 reaches a predetermined value n, it is detected by the n value detection circuit, and its output C is R8-F
F3 is reset and the output becomes low level.
以上のように本実施例によれば（基準クロックＢの周期
ＴＢ Ｘ予め定められた値ｎ）の値を入カパルスムのロ
ウレベルの期間Ｔムよシ大きく設定すれば、入カパルス
ムのパルス列の長さに応じた方形波の出力を発生するこ
とができる。As described above, according to this embodiment, if the value of (period TB of reference clock B It is possible to generate a square wave output according to the
なお、上記実施例では基準クロックをアップカウントし
ていたが、ダウンカウントにしてもよい。In the above embodiment, the reference clock is counted up, but it may be counted down.
このときはｎ値を検出するかわりにゼロ値を検出し、入
力パルスが立ち上がったときとゼロ値を検出したときに
カウンタのカウント値をｎ値に設定すればよい。さらに
上記実施例では、出力回路としてＲ８−ＦＦ３を用いた
がこれに限定されるものではなく、入力パルスが立ち上
がったときと、カウント値が予め設定された値になった
ときで、互いに異なる出力を発生するものであればよい
。In this case, instead of detecting the n value, a zero value may be detected, and the count value of the counter may be set to the n value when the input pulse rises and when the zero value is detected. Further, in the above embodiment, R8-FF3 is used as the output circuit, but the output circuit is not limited to this, and different outputs are generated when the input pulse rises and when the count value reaches a preset value. It is sufficient as long as it generates.
発明の効果
本発明は基準クロックをカウントし、入力パルスが加わ
ったときと、カウント値が予め定められた所定の値にな
ったときとその両方で互いに異なる出力を発生するとと
もに、カウンタの値を再設定するように構成したもので
ある。さらに基準クロックの周波数と予め定められたカ
ウント値を調整することで、入力パルスのパルス列を連
続化しパルス列の長さに応じた方形波を出力することが
できる。このため時定数設定用の外付部品を使用しなく
ても集積回路化が容易に実現できる。Effects of the Invention The present invention counts a reference clock, generates different outputs when an input pulse is applied, and when the count value reaches a predetermined value, and also changes the value of the counter. It is configured so that it can be reset. Furthermore, by adjusting the frequency of the reference clock and the predetermined count value, it is possible to make the pulse train of input pulses continuous and output a square wave according to the length of the pulse train. Therefore, an integrated circuit can be easily realized without using external components for setting the time constant.
第１図は本発明の一実施例におけるパルス列検出装置の
ブロック図、第２図は本発明の一実施例におけるパルス
列検出装置のタイミングチャート、第３図は従来のパル
ス列検出装置のブロック図、第４図は従来のパルス列検
出装置のタイミングチャートである。
１・・・・・・カウンタ、２・・・・・・ｎ値検出回路
、３・・・・・・ＲＳフリップフロップ、４・・・・・
・再トリガ形単安定マルチ回路。FIG. 1 is a block diagram of a pulse train detecting device according to an embodiment of the present invention, FIG. 2 is a timing chart of a pulse train detecting device according to an embodiment of the present invention, and FIG. 3 is a block diagram of a conventional pulse train detecting device. FIG. 4 is a timing chart of a conventional pulse train detection device. 1...Counter, 2...N value detection circuit, 3...RS flip-flop, 4...
・Retrigger type monostable multi-circuit.
Claims (1)
のカウント動作の途中に入力パルスが加わったときと、
前記カウンタのカウント動作の途中にカウント値が予め
定められた値になったときとで互いに異なる出力を発生
するとともに、前記カウンタの値を再設定する出力回路
とを備えたパルス列検出回路。a counter that counts a reference clock; and when an input pulse is added during the counting operation of the counter;
A pulse train detection circuit comprising: an output circuit that generates different outputs when the count value reaches a predetermined value during the counting operation of the counter, and resets the value of the counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4373889A JPH02222321A (en) | 1989-02-23 | 1989-02-23 | Pulse train detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4373889A JPH02222321A (en) | 1989-02-23 | 1989-02-23 | Pulse train detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222321A true JPH02222321A (en) | 1990-09-05 |
Family
ID=12672120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4373889A Pending JPH02222321A (en) | 1989-02-23 | 1989-02-23 | Pulse train detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222321A (en) |
-
1989
- 1989-02-23 JP JP4373889A patent/JPH02222321A/en active Pending
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