JPS61181217A - Signal delay device - Google Patents

Abstract

PURPOSE:To output a delay pulse having less variance in delay time even when it is large by obtaining the delay pulse whose time does not exceed T from a clock having a time width T and triggering an FF at the trailing edge of the said pulse so as to obtain the delay pulse having a time T or over. CONSTITUTION:When a signal having a pulse width T is impressed to a terminal 1 and a start signal is impressed to a terminal 72, an output of a prescribed phase appears at each output terminal of a counter circuit 71, further output terminals (a-f) giving outputs with different delay time from the delay circuit 2 are selected and a delay signal from the terminal (a) is inputted to a clock terminal CL of an FF61 via an inverse circuit 51. When the signal from the terminal (a) falls since a J input of the FF61 goes to H by an output 1 of the counter circuit, the FF61 is inverted and the level of an output 31 goes to H. Then the signal at the terminal (a) falls again when outputs 1, 2 of the counter circuit go to L, H, and then the FF61 is inverted and the output 31 goes to L. This is applied also to output terminals 33, 32.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパルス幅以上の遅延時間を簡易正確に得るため
の遅延装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay device for simply and accurately obtaining a delay time greater than a pulse width.

［従来の技術］ パルス幅Ｔの信号を遅延素子を使用する遅延回路により
所定時間遅延させる装置は、第３図に示すようになって
いる。第３図Ａにおいてｌはパルス入力端子、２は遅延
回路で例えばＬＳＩの半導体素子を縦続接続してその中
間接続点から出力３゜４を得ている。第３図Ｂはタイム
チャー１・で、Ｐは大カバルス、出力３，４はそれぞれ
遅延時間ＤＩ、Ｄ２の出力である。出力３の遅延時間Ｄ
１はパルス幅Ｔ以内で、Ｄ２はＴ以上であるとき、Ｄ２
の値にはばらつきが多かった。[Prior Art] A device for delaying a signal with a pulse width T for a predetermined time by a delay circuit using a delay element is shown in FIG. In FIG. 3A, 1 is a pulse input terminal, 2 is a delay circuit, for example, LSI semiconductor elements are connected in cascade, and an output of 3.degree. 4 is obtained from an intermediate connection point. FIG. 3B shows a time chart 1, P is a large caballus, and outputs 3 and 4 are outputs of delay times DI and D2, respectively. Output 3 delay time D
1 is within the pulse width T and D2 is greater than or equal to T, then D2
There was a lot of variation in the values.

［発明が解決しようとする問題点］ 第４図は第３図に示す装置による遅延時間のばらつきを
示す図で、縦軸に遅延装置出力を、横軸に遅延時間りを
採っている。遅延時間りを得ようとした時に生じるばら
つきは、遅延時間りがより長くなるとき比例して大きく
なった。したがって本発明の目的は簡易な構成で遅延時
間りが大きくてもばらつきの少ないパルス遅延装置を提
供することにある。[Problems to be Solved by the Invention] FIG. 4 is a diagram showing variations in delay time due to the device shown in FIG. 3, with the vertical axis representing the output of the delay device and the horizontal axis representing the delay time. The variation that occurred when attempting to obtain the delay time increased proportionately as the delay time became longer. SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a pulse delay device that has a simple configuration and has less variation even when the delay time is large.

［問題点を解決するための手段］ 第１図Ａは本発明のパルス遅延装置の原理ブロック図を
示す。第１図Ａにおいて、１はパルス入力端子、２は遅
延回路、３は出力端子の一方で入力パルス幅以内の遅延
時間を有する出力を得る端子、４は出力端子の他方で入
力パルス幅以上の遅延時間を有する出力を得る端子、５
はパルス後縁検出回路で原パルスからパルス幅以内の遅
延時間（端子３までの時間より短くて良い）を有する端
子から取り出した遅延パルスを例えば位相反転し、その
立上り後縁を検出する回路、６はパルス発生回路で後縁
検出回路５の出力をトリガとして新たに所定の持続時間
のパルスを発生させる回路を示す。[Means for Solving the Problems] FIG. 1A shows a block diagram of the principle of the pulse delay device of the present invention. In FIG. 1A, 1 is a pulse input terminal, 2 is a delay circuit, 3 is an output terminal that obtains an output with a delay time within the input pulse width, and 4 is the other output terminal, which has a delay time that is longer than the input pulse width. a terminal for obtaining an output with a delay time, 5
is a pulse trailing edge detection circuit, which inverts the phase of a delayed pulse taken out from a terminal having a delay time within the pulse width from the original pulse (may be shorter than the time to terminal 3), and detects the trailing edge of its rising edge; Reference numeral 6 denotes a pulse generation circuit which generates a new pulse of a predetermined duration using the output of the trailing edge detection circuit 5 as a trigger.

第１図Ｂに示すタイムチャートにおいて、信号５はパル
ス人力１を若干遅延させ（遅延時間Ｄ５）位相反転した
もの、信号６は遅延パルス５により発生したパルスを示
す。信号３は遅延時間Ｄ３の遅延パルスを示す。In the time chart shown in FIG. 1B, signal 5 shows a pulse generated by slightly delaying pulse 1 (delay time D5) and inverting the phase, and signal 6 shows a pulse generated by delayed pulse 5. Signal 3 shows a delayed pulse with a delay time D3.

［作用］ 信号５の波形の立上りは遅延回路２の端子７における遅
延時間Ｄ５より位相反転回路における遅延時間αを経過
した時刻から更に原パルス幅Ｔ経過した時刻ｔにおいて
発生ずる。したがって端子４における出力は時刻ｔから
発生し、所定幅の遅延パルスとなる。[Operation] The rise of the waveform of the signal 5 occurs at a time t when the original pulse width T has elapsed from the time when the delay time α in the phase inversion circuit has elapsed from the delay time D5 at the terminal 7 of the delay circuit 2. Therefore, the output at terminal 4 occurs from time t and is a delayed pulse of a predetermined width.

［実施例］ 第２図は本発明の実施例を示す図で、遅延量とパルス幅
のそれぞれ異なる３種の遅延パルスを得る装置を示して
いる。第２図Ａにおいて、１は幅Ｔのパルスの入力端子
、２は半導体素子を縦続接続した遅延回路、３１，３２
．３３は遅延パルスの出力端子、４１は遅延時間選択切
替スイッチ、５１．５２，５３ば反転切替回路でインバ
ータ回路を介した出力と側路させた出力とを切替え出力
させるものであり、インパーク回路を介した出力は原人
力パルスの後縁の検出を行う。６１．６２゜６３はＪＫ
型ラフリップフロップ所定幅のパルスを新たに発生させ
るもの、７１は入力端子１に入力したパルスの計数回路
、７２は計数回路７１の動作開始信号入力端子を示す。[Embodiment] FIG. 2 is a diagram showing an embodiment of the present invention, and shows an apparatus for obtaining three types of delayed pulses having different delay amounts and pulse widths. In FIG. 2A, 1 is an input terminal for a pulse of width T, 2 is a delay circuit in which semiconductor elements are connected in cascade, 31, 32
．． 33 is a delay pulse output terminal, 41 is a delay time selection switch, and 51, 52 and 53 are inversion switching circuits that switch output between the output via the inverter circuit and the bypassed output, and an impark circuit. The output through performs the detection of the trailing edge of the human power pulse. 61.62゜63 is JK
71 is a counting circuit for pulses input to the input terminal 1; 72 is an operation start signal input terminal of the counting circuit 71;

出力端子３１に対し選択切替スイッチ４１は遅延回路２
の端子ａを選択しフリップフロンプロ１を使用している
。また出力端子３２に対しスイッチ４１は遅延回路２の
端子ｅを選択しフリップフロップ６２を使用し、出力端
子３３に対しスイッチ４１は遅延回路２の端子Ｃを選択
しフリップフロップ６３を使用している。The selection switch 41 for the output terminal 31 is the delay circuit 2.
Terminal a is selected and Flip Flon Pro 1 is used. Further, for the output terminal 32, the switch 41 selects the terminal e of the delay circuit 2 and uses the flip-flop 62, and for the output terminal 33, the switch 41 selects the terminal C of the delay circuit 2 and uses the flip-flop 63. .

第２図Ｂにより第２図Ａの動作を説明する。パルス幅Ｔ
の入力信号が端子１に印加され、動作開始信号が端子７
２に印加されたとき、計数回路７１の出力端子１〜４に
は、第２図Ｂに示す位相の出力が得られる。遅延回路２
の出力端子ａは選択回路４１を介して反転切替回路５１
に致るが、反転されずフリップフロップ６１のクロック
入力ＣＬに達する。フリップフロンプロ１のＪ入力は計
数回路７１の出力１で、Ｋ入力は同回路７１の出力２で
あるから、フリップフロップ６１の出力Ｑは入力端子２
１のパルスを遅延回路２における端子ａまでの量だけ遅
延させ、幅を２Ｔとしたものである（パルス幅Ｔまでの
遅延はなされていない）。The operation of FIG. 2A will be explained with reference to FIG. 2B. Pulse width T
An input signal is applied to terminal 1, and an operation start signal is applied to terminal 7.
2, output terminals 1 to 4 of the counting circuit 71 obtain outputs with a phase shown in FIG. 2B. Delay circuit 2
The output terminal a of is connected to the inversion switching circuit 51 via the selection circuit 41.
However, it reaches the clock input CL of the flip-flop 61 without being inverted. Since the J input of the flip-flop processor 1 is the output 1 of the counting circuit 71 and the K input is the output 2 of the same circuit 71, the output Q of the flip-flop 61 is the input terminal 2.
1 is delayed by the amount up to the terminal a in the delay circuit 2, and the width is set to 2T (the pulse is not delayed up to the pulse width T).

次にフリップフロップ６２はクロックＣＬ入力に反転切
替回路５２で反転されたｅが印加され、Ｊ入力は計数回
路７１の出力１、Ｋ入力は同計数回路の出力３であるか
ら、遅延量は（端子ｅまでの量→−人カパルス幅Ｔ）で
、出力パルス幅は４Ｔとなっている。同様にフリップフ
ロップ６３では遅延量が（端子Ｃまでの遅延量十人カバ
ルス幅Ｔ）で、出力パルス幅は２Ｔとなっている。Next, the flip-flop 62 has the clock CL input applied with e inverted by the inversion switching circuit 52, the J input is the output 1 of the counting circuit 71, and the K input is the output 3 of the counting circuit, so the delay amount is ( The output pulse width is 4T. Similarly, in the flip-flop 63, the delay amount is (delay amount up to terminal C, ten-cabarth width T), and the output pulse width is 2T.

反転切替回路５１〜５３は、図示する位置の代わりに入
力端子１と遅延回路２の間に挿入しても良い。The inversion switching circuits 51 to 53 may be inserted between the input terminal 1 and the delay circuit 2 instead of the illustrated positions.

以上は遅延回路による遅延信号の後縁の立上りを検出す
るために位相反転回路を使用したが、立下り検出のため
には、位相反転回路以外の公知の回路を使用する。Although the phase inversion circuit is used above to detect the rising edge of the trailing edge of the signal delayed by the delay circuit, a known circuit other than the phase inversion circuit is used to detect the falling edge.

［発明の効果コ 第５図は本発明による遅延出力のばらつきを第４図と比
較して示す図である。遅延時間が入力パルス幅Ｔより大
きく遅れる場合、Ｔ以内の遅延パルスについて後縁検出
回路による後縁の時刻を基準として、新たに遅延出力の
ばらつきを考えることで済み、図示のように入力パルス
より遅延時間２Ｔの位置においてもＴのばらつきと同様
に少なくできる。[Effects of the Invention] FIG. 5 is a diagram showing variations in delay output according to the present invention in comparison with FIG. 4. When the delay time lags behind the input pulse width T, it is sufficient to newly consider the variation in the delay output based on the time of the trailing edge detected by the trailing edge detection circuit for the delayed pulse within T, and as shown in the figure, The variation in T can also be reduced at the position of delay time 2T.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の装置の原理ブロックとタイムチャート
、 第２図は本発明の実施例の構成を示す図と動作タイムチ
ャート、 第３図は従来の遅延装置の構成を示す図とタイムチャー
ト、 第４図は第３図の装置による遅延時間のばらつきを示す
図、 第５図は第２図による遅延時間のばらつきを示す図であ
る。 １−パルス入力端子 ２−遅延回路 ３．４−遅延パルス出力端子 ５−パルス後縁検出回路 ６−パルス発生回路 特許出願人　　　　富士通株式会社 代理人　　　　　弁理士　鈴木栄祐 Ｔ１２Ｔ１ 遅延時間 第５図Fig. 1 is a principle block and time chart of the device of the present invention, Fig. 2 is a diagram showing the configuration of an embodiment of the present invention and an operation time chart, and Fig. 3 is a diagram showing the configuration of a conventional delay device and a time chart. , FIG. 4 is a diagram showing variations in delay time due to the apparatus shown in FIG. 3, and FIG. 5 is a diagram showing variations in delay time according to FIG. 2. 1-Pulse input terminal 2-Delay circuit 3.4-Delayed pulse output terminal 5-Pulse trailing edge detection circuit 6-Pulse generation circuit Patent applicant Fujitsu Limited Agent Patent attorney Eisuke Suzuki T12T1 Delay time Figure 5

Claims (1)

【特許請求の範囲】[Claims] パルス幅Ｔの信号を遅延素子を使用して所定時間遅延さ
せる装置において、前記所定時間が時間Ｔを超える値の
場合、原信号からＴを超えない遅延パルスを得て、該パ
ルスの後縁の立上りまたは立下り変化をトリガとして所
定の遅延パルスを発生させることを特徴とするパルス遅
延装置。In a device that delays a signal with a pulse width T for a predetermined time using a delay element, if the predetermined time exceeds the time T, a delayed pulse not exceeding T is obtained from the original signal, and the trailing edge of the pulse is A pulse delay device characterized in that a predetermined delay pulse is generated using a rising or falling change as a trigger.