JPH0222567A - Duty detecting device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デユーティと称されるパルス繰り返し周期に
対するパルス幅の時間的比率を、基準デユーティとの大
小比較により検出する回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a circuit that detects a time ratio of a pulse width to a pulse repetition period called a duty by comparing it with a reference duty.
（従来の技術）
デジタル回路に於いては、パルス信号のデユーティを絶
対値ではなく、基準デユーティとの大小比較により検出
することが多い、即ち、被検出デユーティを基準デユー
ティと比較し、被検出デユーティが基準デユーティより
大きいか小さいかによって被検出デユーティの大きさが
判断されている。(Prior Art) In digital circuits, the duty of a pulse signal is often detected not by its absolute value, but by comparing it with a reference duty. In other words, by comparing the detected duty with the reference duty, The size of the detected duty is determined depending on whether it is larger or smaller than the reference duty.
パルス信号のデユーティを検出する場合、従来に於いて
はデユーティ検出の対象となるパルス信号について、Ｈ
レベル期間、Ｌレベル期間、パルス周期の各データのう
ちのいずれが２種のデータを検出し、検出された２種類
のデータからデユーティを算出した後、このデユーティ
を基準デユーティと比較することが行われている。When detecting the duty of a pulse signal, conventionally, H
After detecting any two types of data among the level period, L level period, and pulse period data and calculating the duty from the detected two types of data, it is possible to compare this duty with the reference duty. It is being said.
（発明が解決しようとする課題）
従って、このようなパルス信号のデユーティ検出に使用
される回路としては、少なくとも２種類のデータを検出
する回路、デューチイを算出する回路、及び基準デユー
ティと比較する回路が必要である。それ故、従来のデユ
ーティ検出回路に於いては、その回路構成が甚だ複雑な
ものになり、大型化してしまうという欠点ある。(Problem to be Solved by the Invention) Therefore, the circuits used to detect the duty of such a pulse signal include a circuit that detects at least two types of data, a circuit that calculates the duty, and a circuit that compares the duty with a reference duty. is necessary. Therefore, the conventional duty detection circuit has the drawback that its circuit configuration is extremely complicated and large in size.
また、パルス信号の周波数（即ち、パルスの周期）が変
化した場合には、全ての検出データも変化してしまう、
従って、従来のデユーティ検出回路では、その変化毎に
デユーティを算出し直し、基準デユーティとの比較を行
わなければならず、複雑な演算が必要である。Furthermore, if the frequency of the pulse signal (i.e., the period of the pulse) changes, all detection data will also change.
Therefore, in the conventional duty detection circuit, the duty must be recalculated every time the duty changes and the duty must be compared with the reference duty, which requires complicated calculations.
本発明はこのような現状に鑑みて成されたものであり、
その目的とするところは、構成が簡単であり、小型化す
ることが可能であり、パルス信号の周波数とは関係なく
パルス信号のデユーティを検出できるデユーティ検出回
路を提供することにある。The present invention has been made in view of the current situation,
The purpose is to provide a duty detection circuit that has a simple configuration, can be miniaturized, and can detect the duty of a pulse signal regardless of the frequency of the pulse signal.
（課題を解決するための手段）
本発明のデユーティ検出回路は、パルス信号のデユーテ
ィを検出する回路であって、２種類の連続パルスを発す
るパルス発生手段と、パルス計数手段と、該パルス信号
のレベルに応じて該連続パルスのいずれか一方を該パル
ス計数手段に与える第１の切換手段と、該パルス信号の
レベルに応じて該パルス計数手段に加算動作及び減算動
作のいずれか一方を行わせる第２の切換手段と、該パル
ス計数の計数値の符号を検知する検知手段とを備えてお
り、そのことにより上記目的が達成される。(Means for Solving the Problems) The duty detection circuit of the present invention is a circuit for detecting the duty of a pulse signal, and includes a pulse generation means for emitting two types of continuous pulses, a pulse counting means, and a duty detection circuit for detecting the duty of a pulse signal. a first switching means for supplying either one of the continuous pulses to the pulse counting means according to the level; and a first switching means for causing the pulse counting means to perform either an addition operation or a subtraction operation according to the level of the pulse signal; The above object is achieved by comprising a second switching means and a detection means for detecting the sign of the count value of the pulse count.
（作用）
本発明のデユーティ検出回路の動作を、前記パルス計数
手段を例えばアップダウンカウンタとした場合を例とし
て説明する。デユーティ検出の対象となるパルス信号が
Ｈレベルの時は、アップダウンカウンタのクロック端子
に２種類の連続パルスのいずれか一方が入力され、アッ
プ端子、ダウン端子のいずれか一方にＨ信号が入力され
る。この時は、一方の連続パルスに対してアップカウン
ト又はダウンカウントが行われる０反対に、パルス信号
がＬレベルの時は、他方の連続パルスに対して逆のカウ
ントが行われる。(Function) The operation of the duty detection circuit of the present invention will be explained by taking as an example the case where the pulse counting means is, for example, an up/down counter. When the pulse signal targeted for duty detection is at H level, one of two types of continuous pulses is input to the clock terminal of the up/down counter, and an H signal is input to either the up or down terminal. Ru. At this time, up-counting or down-counting is performed for one continuous pulse, whereas when the pulse signal is at the L level, a reverse counting is performed for the other continuous pulse.
例えば、基準デユーティを１／２とする場合には、２種
類の連続パルスは同一周期とされる。パルス信号のＨレ
ベル期間がＬレベル期間より長ければ、一方の連続パル
スに対してのアップダウンカウンタのカウント数が、他
方の連続パルスに対してのカウント数を越える。いずれ
のカウント数が多いかは、アップダウンカウンタのボロ
ー信号の有無から判断される。従って、ボロー検知手段
でボロ一端子からの出力を検知することにより、パルス
信号のＨレベル期間とＬレベル期間のいずれが長いかを
判断することができる。即ち、・この例では、パルス信
号のデユーティが１／２より大きいか小さいかの判断が
なされる。For example, when the reference duty is set to 1/2, the two types of continuous pulses have the same period. If the H level period of the pulse signal is longer than the L level period, the count number of the up/down counter for one continuous pulse exceeds the count number for the other continuous pulse. Which count number is larger is determined from the presence or absence of a borrow signal of the up/down counter. Therefore, by detecting the output from the borrow terminal with the borrow detection means, it is possible to determine which of the H level period and the L level period of the pulse signal is longer. That is, in this example, it is determined whether the duty of the pulse signal is larger or smaller than 1/2.
基準デユーティを他の値とする場合には、それに応じて
２種類の連続パルスを互いに異なる周期とすることによ
り、基準デユーティとパルス信号のデユーティとの比較
が行われる。When the reference duty is set to another value, the two types of continuous pulses are set to different periods accordingly, and the reference duty and the duty of the pulse signal are compared.
（実施例） 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第１図は本発明の一実施例を示す回路図、第２図（ａ）
〜（ｈ）は第１図で符号ａ−ｚｈで示される部分の電圧
変化を示すタイムチャートである。Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2(a)
-(h) are time charts showing voltage changes in portions indicated by symbols a-zh in FIG.
本実施例に於いては、クロック信号がパルス発生手段１
０に入力される。パルス発生手段１０は第１の分周回路
１１と第２の分周回路１１とからなる０分周回路１１．
１２に入力されたクロック信号は同じ比率又は異なる比
率で分周される０分周回路１１．１２からそれぞれ出力
される２種類の連続パルス（第１の連続パルス、第２の
連続パルス）は第１の切換回路２ｏに入力される。In this embodiment, the clock signal is transmitted to the pulse generating means 1.
It is input to 0. The pulse generating means 10 includes a 0 frequency divider circuit 11. which includes a first frequency divider circuit 11 and a second frequency divider circuit 11.
The clock signal input to 12 is divided by the same ratio or a different ratio. Two types of continuous pulses (first continuous pulse, second continuous pulse) output from 12 are respectively output from 0 frequency divider circuit 11. 1 switching circuit 2o.
一方、デユーティ検出の対象となるパルス信号は第２の
切換回路３０に入力される。第２の切換回路３０に入力
されたパルス信号は、そのままのレベルで第１の切換回
路２０とアップダウンカウンタ４０のアップ端子とに入
力されると共に、ＮＯＴ回路３１で極性が反転されて第
１の切換回路２０とカウンタ４０のダウン端子とに入力
される。On the other hand, the pulse signal to be subjected to duty detection is input to the second switching circuit 30. The pulse signal input to the second switching circuit 30 is input to the first switching circuit 20 and the up terminal of the up/down counter 40 at the same level, and its polarity is inverted by the NOT circuit 31 to the first switching circuit 30. is input to the switching circuit 20 and the down terminal of the counter 40.
第１の切換回路２０は、２個のＡＮＤ回路２１．２２と
、１個のＯＲ回路２３とからなる。ＡＮＤ回路２１には
、第１の分周回路１１からの第１の連続パルス、及び第
２の切換回路３０がらのパルス信号が入力される。ＡＮ
Ｄ回路２２には、第２の分周回路１２からの第２の連続
パルス、及び第２の切換回路３０からのパルス信号の極
性反転信号が入力される。ＡＮＤ回路２１．２２の出力
はＯＲ回路２３に入力され、ＯＲ回路２３の出力はカウ
ンタ４０のクロック端子に入力される。The first switching circuit 20 includes two AND circuits 21 and 22 and one OR circuit 23. The first continuous pulse from the first frequency dividing circuit 11 and the pulse signal from the second switching circuit 30 are input to the AND circuit 21 . AN
The second continuous pulse from the second frequency dividing circuit 12 and the polarity inverted signal of the pulse signal from the second switching circuit 30 are input to the D circuit 22 . The outputs of the AND circuits 21 and 22 are input to the OR circuit 23, and the output of the OR circuit 23 is input to the clock terminal of the counter 40.
他方、パルス信号の立上がりに同期して発信される立上
がりパルスが、ラッチ回路５０にタイミングパルスとし
て入力される。ラッチ回路５０には更に、カウンタ４０
のボロ一端子からの出力が入力される。立上がりパルス
は遅延回路６０にも入力され、遅延回路６０の出力はカ
ウンタ４０のリセット端子に入力される。On the other hand, a rising pulse transmitted in synchronization with the rising edge of the pulse signal is input to the latch circuit 50 as a timing pulse. The latch circuit 50 further includes a counter 40.
The output from one terminal of the terminal is input. The rising pulse is also input to the delay circuit 60, and the output of the delay circuit 60 is input to the reset terminal of the counter 40.
アップダウンカウンタ４０は、周知のとおり、アップ端
子にＨ信号が入力されている状態では、クロック端子に
入力されるパルスをアップカウントし、ダウン端子にＨ
信号が入力されている状態では、クロック端子に入力さ
れるパルスをダウンカウントする。また、ダウンカウン
トの数がアップカウントの数を超えた時は、ボロ一端子
からボロー信号がＨ信号で出力される。リセット端子に
Ｈ信号が入力された時は、カウント数及びボロー信号が
クリアされる。As is well known, the up/down counter 40 counts up the pulses input to the clock terminal when an H signal is input to the up terminal, and outputs an H signal to the down terminal.
When a signal is being input, the pulses input to the clock terminal are counted down. Further, when the number of down counts exceeds the number of up counts, a borrow signal is output from the borrow terminal as an H signal. When an H signal is input to the reset terminal, the count number and borrow signal are cleared.
次に、本実施例の動作を、パルス信号のデユーティが１
／３、即ちＨレベル期間が１／３周期より大きいか小さ
いかを判定する場合について説明する。この場合には、
分周回路１１．１２に於けるクロック信号の分周比は１
：２とされる。即ち、第２の分周回路１２の分周比率は
、第１の分周回路１１の分周比率の２倍とする。こうす
ることにより、ＡＮＤ回路２２には、ＡＮＤ回路２１に
入力される連続パルスの２倍の周期の連続パルスが入力
される（第２図（ａ）及び（ｂ）参照）。Next, the operation of this embodiment will be explained below with the duty of the pulse signal being 1.
/3, that is, the case where it is determined whether the H level period is larger or smaller than 1/3 period will be explained. In this case,
The frequency division ratio of the clock signal in frequency dividing circuits 11 and 12 is 1
:2. That is, the frequency division ratio of the second frequency division circuit 12 is twice that of the first frequency division circuit 11. By doing so, continuous pulses having a cycle twice as long as the continuous pulses input to the AND circuit 21 are input to the AND circuit 22 (see FIGS. 2(a) and 2(b)).
この状態で第２の切換回路３０にパルス信号が入力され
ると、パルス信号がＨレベルの期間に於いては、Ｈ信号
がＡＮＤ回路２１とカウンタ４゜のアップ端子とに入力
され、し信号がＡＮＤ回路とカウンタ４０のダウン端子
とに入力される。その結果、第１の分周回路１１から出
力される第１の連続パルスがカウンタ４０のクロック端
子に入力され、カウンタ４０にてアップカウントされる
（第２図（ｃ）及び（ｄ）９照）。When a pulse signal is input to the second switching circuit 30 in this state, during the period when the pulse signal is at H level, the H signal is input to the AND circuit 21 and the up terminal of the counter 4°, and the is input to the AND circuit and the down terminal of the counter 40. As a result, the first continuous pulse outputted from the first frequency dividing circuit 11 is input to the clock terminal of the counter 40, and is counted up by the counter 40 (see FIGS. 2(c) and 9). ).
パルス信号がＨレベルからＬレベルに切換わると、し信
号がＡＮＤ回路２１とカウンタ４０のアップ端子とに入
力され、Ｈ信号がＡＮＤ回路２２とカウンタ４０のダウ
ン端子とに入力される。その結果、パルス信号がＬレベ
ルの期間に於いては、第２の分周回路１２から出力され
る第２の連続パルスがカウンタ４０のクロック端子に入
力され、カウンタ４０にてダウンカウントされる。即ち
、この期間では、パルス信号がＨレベルの期間に於いて
アップカウントされた第１の連続パルスの数から、第２
の連続パルスの数が凧次、差し引かれて行く（第２図（
ｃ）及び（ｄ）参照）。When the pulse signal switches from the H level to the L level, the HI signal is input to the AND circuit 21 and the up terminal of the counter 40, and the H signal is input to the AND circuit 22 and the down terminal of the counter 40. As a result, during the period when the pulse signal is at the L level, the second continuous pulse outputted from the second frequency dividing circuit 12 is input to the clock terminal of the counter 40, and is counted down by the counter 40. That is, in this period, the number of consecutive pulses is increased from the number of consecutive pulses counted up during the period when the pulse signal is at H level to the number of consecutive pulses counted up during the period when the pulse signal is at H level.
The number of consecutive pulses is subtracted from kite to kite (Figure 2 (
c) and (d)).
パルス信号が１周期を終了しＬレベルから再びＨレベル
に戻ると、立上がりパルスがラッチのタイミング信号と
してラッチ回路５０に入力される（第２図（ｅ）参照）
、ラッチ回路５０は、立上がりパルスが入力された時点
でカウンタ４０のボロ一端子からの出力をラッチする。When the pulse signal completes one cycle and returns from the L level to the H level, a rising pulse is input to the latch circuit 50 as a latch timing signal (see FIG. 2(e)).
, the latch circuit 50 latches the output from the BORO-1 terminal of the counter 40 at the time when the rising pulse is input.
第１の連続パルスと第２の連続パルスの分周比が１：２
に設定されているので、パルス信号のデユーティが１／
３であれば、立上がりパルスが発信された時点で、アッ
プカウント数とダウンカウント数が一致する。The frequency division ratio of the first continuous pulse and the second continuous pulse is 1:2
Since the duty of the pulse signal is set to 1/
If it is 3, the up count number and the down count number match at the time when the rising pulse is transmitted.
従って１．ラッチ回路５０の出力レベルがＨであるか或
いはしてあるかによってパルス信号のデユーティが１／
３より大きいか或いは小さいかが検出される。Therefore 1. The duty of the pulse signal is 1/1 depending on whether the output level of the latch circuit 50 is H or not.
It is detected whether the value is greater than or less than 3.
第２図（ｄ）に示されているようにパル、ス信号のデユ
ーティが１／３より小さい場合には、立上がりパルスが
発信されるまでの間にダウンカウント数がアップカウン
ト数を超え、立上がりパルスが発信された時点に於いて
はカウンタ４０のボロ一端子からはＨ信号が出力される
（第２図（ｇ）参照）、立上がりパルスが発信された時
点でボロ一端子からの出力がラッチ回路５０によってラ
ッチされる（第２図（ｈ）参照）、ラッチ回路５０の出
力レベルがＨであるので、パルス信号のデユーティが１
／３より小さいことが検出される。As shown in Figure 2(d), if the duty of the pulse signal is less than 1/3, the down count number exceeds the up count number before the rising pulse is sent, and the At the time when the pulse is transmitted, an H signal is output from the BORO-1 terminal of the counter 40 (see Fig. 2 (g)), and when the rising pulse is transmitted, the output from the BORO-1 terminal is latched. Since the output level of the latch circuit 50 is latched by the circuit 50 (see FIG. 2(h)), the duty of the pulse signal is 1.
/3 is detected.
逆に、パルス信号のデユーティが１／３より大きい場合
には、立上がりパルスが発信された時点に於いてはボロ
一端子からし信号が出力されているので、ラッチ回路５
０の出力レベルはしてりあ、パルス信号のデユーティが
１／３より大きいことが検出される。Conversely, if the duty of the pulse signal is greater than 1/3, the latch circuit 5
If the output level is 0, it is detected that the duty of the pulse signal is greater than 1/3.
ボロ一端子からの出力がラッチされると、これより僅か
に遅れてＨ信号がアップダウンカウンタ４０のリセット
端子に入力され、カウンタ４０がリセットされる。この
時点でパルス信号はＨレベルに戻っているので、カウン
タ４０は再び第１の連続パルスをアップカウントし始め
る０以上の動作がパルス信号の１周期毎に繰り返される
。When the output from the BORO-1 terminal is latched, an H signal is input to the reset terminal of the up/down counter 40 with a slight delay, and the counter 40 is reset. At this point, the pulse signal has returned to the H level, so the counter 40 starts counting up the first continuous pulse again, and the operation of 0 or more is repeated every cycle of the pulse signal.
このように、本実施例によれば、パルス信号のデユーテ
ィが１／３より大きいか小さいかが、パルス信号のデユ
ーティを算出することなく、また周波数とは無関係に検
出することができる。精度についても、パルス信号に比
べて連続パルスのパルス幅を小さくし、アップダウンカ
ウンタ４０の段数を大きくすれば、優れた分解能が４確
保される。In this way, according to the present embodiment, it is possible to detect whether the duty of the pulse signal is larger or smaller than 1/3 without calculating the duty of the pulse signal and regardless of the frequency. Regarding accuracy, an excellent resolution of 4 can be ensured by making the pulse width of the continuous pulse smaller than that of the pulse signal and increasing the number of stages of the up/down counter 40.
本発明のデユーティ検出回路は上記実施例に限定されな
い６例えば、分周回路１１．１２に於けるクロック信号
の分周比を変化させることにより、大小判定の基準とな
るデユーティを様々に変化させることができる。更に、
クロック信号を第１の連続パルスとしてそのまま利用す
ることが可能である。この場合には、第１の分周回路１
１が不要になる。The duty detection circuit of the present invention is not limited to the above-mentioned embodiment.6 For example, by changing the frequency division ratio of the clock signal in the frequency dividing circuits 11 and 12, the duty, which is a reference for size determination, can be varied in various ways. I can do it. Furthermore,
It is possible to use the clock signal as it is as the first continuous pulse. In this case, the first frequency dividing circuit 1
1 becomes unnecessary.
また、パルス発生手段１０を分周回路以外の回路で構成
することも可能であり、他の手段についても上述の実施
例に示された以外の回路で構成することが可能である。Further, the pulse generating means 10 can be constructed from circuits other than the frequency dividing circuit, and the other means can also be constructed from circuits other than those shown in the above-described embodiments.
（発明の効果）
本発明のデユーティ検出回路は、このようにデユーティ
算出を行う回路が不要であり、簡単な回路構成によって
、周波数に影響されることなく、デユーティ検出を行な
うことができる。従って、本発明によれば、従来の回路
と比べて大幅な小型化及びコストダウンが達成される。(Effects of the Invention) The duty detection circuit of the present invention does not require a circuit for calculating duty as described above, and can perform duty detection with a simple circuit configuration without being affected by frequency. Therefore, according to the present invention, significant miniaturization and cost reduction can be achieved compared to conventional circuits.
４、 ・・ の ｔ： 日
第１図は本発明の実施例を示す回路図、第２図はその動
作を示すタイミングチャートである。4. t: day FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a timing chart showing its operation.
１０・・・パルス発生手段、２０・・・第１の切換回路
、３０・・・第２の切換回路、４０・・・アップダウン
カウンタ、５０・・・ラッチ回路。DESCRIPTION OF SYMBOLS 10... Pulse generating means, 20... First switching circuit, 30... Second switching circuit, 40... Up/down counter, 50... Latch circuit.
以上that's all
Claims (1)
２種類の連続パルスを発するパルス発生手段と、パルス
計数手段と、該パルス信号のレベルに応じて該連続パル
スのいずれか一方を該パルス計数手段に与える第１の切
換手段と、該パルス信号のレベルに応じて該パルス計数
手段に加算動作及び減算動作のいずれか一方を行わせる
第２の切換手段と、該パルス計数の計数値の符号を検知
する検知手段とを備えたデューティ検出回路。1. A circuit for detecting the duty of a pulse signal,
pulse generating means for emitting two types of continuous pulses; pulse counting means; first switching means for applying one of the continuous pulses to the pulse counting means according to the level of the pulse signal; A duty detection circuit comprising: second switching means for causing the pulse counting means to perform either an addition operation or a subtraction operation depending on the level; and a detection means for detecting the sign of the counted value of the pulse counting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17315188A JPH0222567A (en) | 1988-07-11 | 1988-07-11 | Duty detecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17315188A JPH0222567A (en) | 1988-07-11 | 1988-07-11 | Duty detecting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222567A true JPH0222567A (en) | 1990-01-25 |
Family
ID=15955049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17315188A Pending JPH0222567A (en) | 1988-07-11 | 1988-07-11 | Duty detecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222567A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235964A (en) * | 1991-10-28 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | High-performance bus system transceiver for bus and driver for digital device |
| US6456134B2 (en) | 2000-04-06 | 2002-09-24 | Nec Corporation | Duty cycle discriminating circuit having variable threshold point |
-
1988
- 1988-07-11 JP JP17315188A patent/JPH0222567A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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