JPH09153745A - 半導体増幅回路 - Google Patents
半導体増幅回路Info
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- JPH09153745A JPH09153745A JP8243018A JP24301896A JPH09153745A JP H09153745 A JPH09153745 A JP H09153745A JP 8243018 A JP8243018 A JP 8243018A JP 24301896 A JP24301896 A JP 24301896A JP H09153745 A JPH09153745 A JP H09153745A
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- circuit
- amplifier circuit
- level shift
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Abstract
(57)【要約】
【課題】 広帯域性および平坦性に優れた周波数特性を
得る。 【解決手段】 入力信号を反転増幅する第1の反転増幅
回路11、および帰還信号をソースに受けゲートが接地
されドレインが前記第1の反転増幅回路の出力端に接続
された電界効果トランジスタを有する帰還回路15とを
備えている入力部10と、この入力部の出力をレベルシ
フトする第1のレベルシフト回路20と、この第1のレ
ベルシフト回路の出力を反転増幅する第2の反転増幅回
路30と、この第2の反転増幅回路の出力をレベルシフ
トする第2のレベルシフト回路40と、を備え、前記帰
還回路は前記第2のレベルシフト回路の出力を前記帰還
信号とすることを特徴とする。
得る。 【解決手段】 入力信号を反転増幅する第1の反転増幅
回路11、および帰還信号をソースに受けゲートが接地
されドレインが前記第1の反転増幅回路の出力端に接続
された電界効果トランジスタを有する帰還回路15とを
備えている入力部10と、この入力部の出力をレベルシ
フトする第1のレベルシフト回路20と、この第1のレ
ベルシフト回路の出力を反転増幅する第2の反転増幅回
路30と、この第2の反転増幅回路の出力をレベルシフ
トする第2のレベルシフト回路40と、を備え、前記帰
還回路は前記第2のレベルシフト回路の出力を前記帰還
信号とすることを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は半導体増幅回路に関
する。
する。
【0002】
【従来の技術】近年、光通信システムなどの超高速通信
システム用ICの開発が盛んである。
システム用ICの開発が盛んである。
【0003】超高速ICの構成要素として広帯域増幅回
路は基本的かつ必須なものである。光通信システムにお
ける増幅回路は主に、光信号から微弱な電気信号に変換
されたデータ信号を増幅する役割を担い、総合利得とし
て40dB以上の大きな利得が要求される。また、ラン
ダムなデータパターンを増幅しなければならないため、
利得の周波数特性として、低周波側は直流から、高周波
側はデータレートのクロック周波数の1/2以上の広帯
域特性が要求される。例えば、10Gb/sのデータレ
ートの信号を増幅するためには7GHz程度、或いはそ
れ以上の帯域が要求される。また、利得の周波数特性が
帯域内でなるべく平坦でなければならない。ここで、帯
域とは利得が3dB減衰する周波数領域である。(以後
の説明では利得が3dB減衰する角周波数領域のことも
「帯域」と呼ぶことにする。)さて、このような広帯域
の増幅回路を実現するためには、高速動作に優れた半導
体素子、例えばGaAs MESFET、Siバイポー
ラ・トランジスタ、ヘテロバイポーラ・トランジスタな
どを用いると共に、広帯域化のための回路技術が必要と
なる。
路は基本的かつ必須なものである。光通信システムにお
ける増幅回路は主に、光信号から微弱な電気信号に変換
されたデータ信号を増幅する役割を担い、総合利得とし
て40dB以上の大きな利得が要求される。また、ラン
ダムなデータパターンを増幅しなければならないため、
利得の周波数特性として、低周波側は直流から、高周波
側はデータレートのクロック周波数の1/2以上の広帯
域特性が要求される。例えば、10Gb/sのデータレ
ートの信号を増幅するためには7GHz程度、或いはそ
れ以上の帯域が要求される。また、利得の周波数特性が
帯域内でなるべく平坦でなければならない。ここで、帯
域とは利得が3dB減衰する周波数領域である。(以後
の説明では利得が3dB減衰する角周波数領域のことも
「帯域」と呼ぶことにする。)さて、このような広帯域
の増幅回路を実現するためには、高速動作に優れた半導
体素子、例えばGaAs MESFET、Siバイポー
ラ・トランジスタ、ヘテロバイポーラ・トランジスタな
どを用いると共に、広帯域化のための回路技術が必要と
なる。
【0004】増幅回路の広帯域化技術の一つに、負帰還
を用いるものがある。図5は負帰還増幅回路の概念図で
あり、入力信号に対して逆相の出力信号の一部を入力に
戻して増幅するという負帰還増幅回路の構成を示してい
る。ここでAo は帰還をかけない時の増幅回路51の利
得(厳密には、開ループ利得=−Ao であるが、以後、
Ao を開ループ利得と呼ぶ)、Fは帰還率である。この
時、負帰還回路の利得Av(閉ループ利得)は次の
(1)式で表すことができる。
を用いるものがある。図5は負帰還増幅回路の概念図で
あり、入力信号に対して逆相の出力信号の一部を入力に
戻して増幅するという負帰還増幅回路の構成を示してい
る。ここでAo は帰還をかけない時の増幅回路51の利
得(厳密には、開ループ利得=−Ao であるが、以後、
Ao を開ループ利得と呼ぶ)、Fは帰還率である。この
時、負帰還回路の利得Av(閉ループ利得)は次の
(1)式で表すことができる。
【0005】
【数1】 次に、負帰還回路の周波数特性について簡単なモデルを
用いて説明し、ひき続き従来回路の問題点について言及
する。
用いて説明し、ひき続き従来回路の問題点について言及
する。
【0006】負帰還回路の周波数特性の性質は、開ルー
プ利得Ao によって異なる。今、開ループ利得Ao が、
利得Ao1で表される増幅回路(以後、単位増幅回路と呼
ぶ)のN段接続で表される場合を考える。ここで、利得
Ao1は単一極を持つとする。単一極を持つ増幅回路とし
ては、1つのFETと負荷抵抗により構成されるソース
接地回路が近似的に対応する。さて、この時、Ao 、A
o1はそれぞれ(2a),(2b)式で表すことができ
る。
プ利得Ao によって異なる。今、開ループ利得Ao が、
利得Ao1で表される増幅回路(以後、単位増幅回路と呼
ぶ)のN段接続で表される場合を考える。ここで、利得
Ao1は単一極を持つとする。単一極を持つ増幅回路とし
ては、1つのFETと負荷抵抗により構成されるソース
接地回路が近似的に対応する。さて、この時、Ao 、A
o1はそれぞれ(2a),(2b)式で表すことができ
る。
【0007】
【数2】 ここで、s=jω,j=(−1)1/2 、ωは角周波数で
ある。またG0 ,ω0はそれぞれ利得がA01で表される
単位増幅回路のDC利得、及び利得が3dB減衰する角
周波数すなわち振幅レベルが1/(2)1/2 となる角周
波数である。
ある。またG0 ,ω0はそれぞれ利得がA01で表される
単位増幅回路のDC利得、及び利得が3dB減衰する角
周波数すなわち振幅レベルが1/(2)1/2 となる角周
波数である。
【0008】以後の議論では、G0 とω0 の積は一定と
仮定する。この仮定は、単位増幅回路が例えばソース接
地回路であるとするならば、“負荷抵抗の値を変えても
FETが同一であればG0 ω0 積は一定となる”という
良く知られた理論に対応する。
仮定する。この仮定は、単位増幅回路が例えばソース接
地回路であるとするならば、“負荷抵抗の値を変えても
FETが同一であればG0 ω0 積は一定となる”という
良く知られた理論に対応する。
【0009】さて、(1)式に(2a)、(2b)式を
代入することにより、閉ループ利得として次式を得る。
代入することにより、閉ループ利得として次式を得る。
【0010】
【数3】 N=1の時、Av は次式で与えられる。
【0011】
【数4】 帰還率Fは周波数特性を持たないと仮定すると、DC利
得はG0 /(FG0 +1)であり、利得が3dB減衰す
る角周波数ωc はω0 ・(FG0 +1)であるから、こ
れらの積、即ち、利得帯域幅積は無帰還時の利得帯域幅
積G0 ω0 と一致する。即ち、N=1の時は負帰還技術
を導入しても利得帯域幅積の向上はない。これは、DC
利得が一定となるように開ループのDC利得や帰還率F
を調整すれば、帯域は無帰還時と同じになることを意味
する。
得はG0 /(FG0 +1)であり、利得が3dB減衰す
る角周波数ωc はω0 ・(FG0 +1)であるから、こ
れらの積、即ち、利得帯域幅積は無帰還時の利得帯域幅
積G0 ω0 と一致する。即ち、N=1の時は負帰還技術
を導入しても利得帯域幅積の向上はない。これは、DC
利得が一定となるように開ループのDC利得や帰還率F
を調整すれば、帯域は無帰還時と同じになることを意味
する。
【0012】一方、N≧2の時はN=1の時と事情が異
なる。DC時の閉ループ利得が一定という条件を課す
と、無帰還(F=0)の時よりもωc が向上する。その
理由は、高周波領域では、帰還信号は入力信号に対して
位相に90度以上の遅れが生じ、即ち帰還信号に正帰還
成分が生じ、いわゆるピーキング効果が得られるからで
ある。しかしその一方で、図6に示されるように利得の
周波数特性にピークが生じ周波数特性の平坦性が劣化す
ることになる。即ち、ωc と△Av (利得のピーク値と
DC利得の差)の間にトレードオフの関係が生じること
になる。そして、このトレードオフの関係は段数Nと帰
還率Fに依存するため、設計においては、最適な点を求
めることが重要となる。
なる。DC時の閉ループ利得が一定という条件を課す
と、無帰還(F=0)の時よりもωc が向上する。その
理由は、高周波領域では、帰還信号は入力信号に対して
位相に90度以上の遅れが生じ、即ち帰還信号に正帰還
成分が生じ、いわゆるピーキング効果が得られるからで
ある。しかしその一方で、図6に示されるように利得の
周波数特性にピークが生じ周波数特性の平坦性が劣化す
ることになる。即ち、ωc と△Av (利得のピーク値と
DC利得の差)の間にトレードオフの関係が生じること
になる。そして、このトレードオフの関係は段数Nと帰
還率Fに依存するため、設計においては、最適な点を求
めることが重要となる。
【0013】次に、ここで想定している負帰還回路の簡
易モデルにおいて、最適点を調べた計算結果を示す。図
7はDC時の閉ループ利得が一定という条件で(3)式
から数値計算で求めた、ωc と△Av の関係を示したも
のである。N=2,3,4,5に対して、帰還率Fを変
数として得られたωc と△Av の値をプロットしてい
る。図7より次のことがわかる。 (1) 一般に、ωc を大きくしようとすると、△Av
も大きくなってしまう。 (2) △Av を抑えつつ、ωc を大きくするには、N
=3が最も効果的である。
易モデルにおいて、最適点を調べた計算結果を示す。図
7はDC時の閉ループ利得が一定という条件で(3)式
から数値計算で求めた、ωc と△Av の関係を示したも
のである。N=2,3,4,5に対して、帰還率Fを変
数として得られたωc と△Av の値をプロットしてい
る。図7より次のことがわかる。 (1) 一般に、ωc を大きくしようとすると、△Av
も大きくなってしまう。 (2) △Av を抑えつつ、ωc を大きくするには、N
=3が最も効果的である。
【0014】以上の議論より、単位増幅回路を3段接続
し、その出力を帰還することにより、帯域と平坦性の両
者に優れた負帰還増幅回路となることがわかる。しか
し、実際にこのような構成を実現しようとすると次のよ
うな問題が生じる。
し、その出力を帰還することにより、帯域と平坦性の両
者に優れた負帰還増幅回路となることがわかる。しか
し、実際にこのような構成を実現しようとすると次のよ
うな問題が生じる。
【0015】ここで想定している増幅回路は、前述のよ
うに、直流から高周波まで平坦な利得特性が要求される
ため、各単位増幅回路は結合容量を介さず接続されなけ
ればならない。よって、各単位増幅回路の出力レベルは
次段の単位増幅回路の動作点に一致していなければなら
い。そのため、上述の簡易モデルで想定したようなソー
ス接地回路のみの多段接続は不可能であり、ソース接地
回路の間にソースフォロワ回路等のレベルシフト回路を
挿入する必要が生じる。
うに、直流から高周波まで平坦な利得特性が要求される
ため、各単位増幅回路は結合容量を介さず接続されなけ
ればならない。よって、各単位増幅回路の出力レベルは
次段の単位増幅回路の動作点に一致していなければなら
い。そのため、上述の簡易モデルで想定したようなソー
ス接地回路のみの多段接続は不可能であり、ソース接地
回路の間にソースフォロワ回路等のレベルシフト回路を
挿入する必要が生じる。
【0016】図8はソース接地回路101,103,1
05とソースフォロワ102,104,106の組を3
段接続した場合の負帰還回路の従来例である。初段のソ
ース接地回路101は、入力信号用と帰還信号用に2個
のFET(T1 ,T2 )が並列に接続されており、入力
信号と帰還信号の和算及び増幅の機能を有している。両
者のFETサイズの比を変えることにより帰還率Fを調
整することができる。ソースフォロワ回路102,10
4においては、次段のソース接地回路103,105と
のレベルを調整するためにレベルシフト用ダイオードが
3段接続されている。
05とソースフォロワ102,104,106の組を3
段接続した場合の負帰還回路の従来例である。初段のソ
ース接地回路101は、入力信号用と帰還信号用に2個
のFET(T1 ,T2 )が並列に接続されており、入力
信号と帰還信号の和算及び増幅の機能を有している。両
者のFETサイズの比を変えることにより帰還率Fを調
整することができる。ソースフォロワ回路102,10
4においては、次段のソース接地回路103,105と
のレベルを調整するためにレベルシフト用ダイオードが
3段接続されている。
【0017】さて、図8に示されるような負帰還回路
を、前述の簡易モデルにあてはめて考えるならば、ソー
スフォロワも接続段数Nに数えなければならないであろ
う。ソース接地回路とソースフォロワの利得特性は同一
でないので、上述の簡易モデルでの結論をそのままあて
はめることはできないが、一般的に接続段数が増えると
周波数特性の平坦性と広帯域化のトレードオフはより厳
しくなると考えられる。図8に示す回路では、ソースフ
ォロワも段数に含めると、6段であり、上記の簡易モデ
ルから推測して、周波数特性の平坦性は期待できない。
を、前述の簡易モデルにあてはめて考えるならば、ソー
スフォロワも接続段数Nに数えなければならないであろ
う。ソース接地回路とソースフォロワの利得特性は同一
でないので、上述の簡易モデルでの結論をそのままあて
はめることはできないが、一般的に接続段数が増えると
周波数特性の平坦性と広帯域化のトレードオフはより厳
しくなると考えられる。図8に示す回路では、ソースフ
ォロワも段数に含めると、6段であり、上記の簡易モデ
ルから推測して、周波数特性の平坦性は期待できない。
【0018】
【発明が解決しようとする課題】ところで、ソース接地
回路は入力に対して極性の反転した信号を出力する。こ
のため、負帰還とするためには、ソース接地回路の段数
は奇数でなければならない。よって、図8に示す増幅回
路よりも段数を減らそうとするならば、ソース接地回路
とソースフォロワの組を1段のみとすべきである。しか
し、これでは段数が少なすぎ、ピーキング効果による帯
域の大幅な向上は望めない。
回路は入力に対して極性の反転した信号を出力する。こ
のため、負帰還とするためには、ソース接地回路の段数
は奇数でなければならない。よって、図8に示す増幅回
路よりも段数を減らそうとするならば、ソース接地回路
とソースフォロワの組を1段のみとすべきである。しか
し、これでは段数が少なすぎ、ピーキング効果による帯
域の大幅な向上は望めない。
【0019】このように、単位増幅回路を複数段接続し
たものに負帰還をかけることにより広帯域化を実現しよ
うとする際、従来は理論的にも最も効果的な接続段数を
実現することができなかった。
たものに負帰還をかけることにより広帯域化を実現しよ
うとする際、従来は理論的にも最も効果的な接続段数を
実現することができなかった。
【0020】本発明は上記事情を考慮してなされたもの
であって、広帯域性と平坦性に優れた周波数特性を有す
る半導体増幅回路を提供することを目的とする。
であって、広帯域性と平坦性に優れた周波数特性を有す
る半導体増幅回路を提供することを目的とする。
【0021】
【課題を解決するための手段】本発明による半導体増幅
回路の第1の態様は、入力信号を反転増幅する第1の反
転増幅回路、および帰還信号をソースに受けゲートが接
地されドレインが前記第1の反転増幅回路の出力端に接
続された電界効果トランジスタを有する帰還回路とを備
えている入力部と、この入力部の出力をレベルシフトす
る第1のレベルシフト回路と、この第1のレベルシフト
回路の出力を反転増幅する第2の反転増幅回路と、この
第2の反転増幅回路の出力をレベルシフトする第2のレ
ベルシフト回路と、を備え、前記帰還回路は前記第2の
レベルシフト回路の出力を前記帰還信号とすることを特
徴とする。
回路の第1の態様は、入力信号を反転増幅する第1の反
転増幅回路、および帰還信号をソースに受けゲートが接
地されドレインが前記第1の反転増幅回路の出力端に接
続された電界効果トランジスタを有する帰還回路とを備
えている入力部と、この入力部の出力をレベルシフトす
る第1のレベルシフト回路と、この第1のレベルシフト
回路の出力を反転増幅する第2の反転増幅回路と、この
第2の反転増幅回路の出力をレベルシフトする第2のレ
ベルシフト回路と、を備え、前記帰還回路は前記第2の
レベルシフト回路の出力を前記帰還信号とすることを特
徴とする。
【0022】また本発明による半導体増幅回路の第2の
態様は第1の態様の半導体増幅回路において、前記第2
のレベルシフト回路の出力端と前記帰還回路のトランジ
スタのソースとの間に第1の帰還抵抗が設けられ、前記
帰還信号は前記第2のレベルシフト回路の出力を、前記
第1の帰還抵抗を介して得られたものであることを特徴
とする。
態様は第1の態様の半導体増幅回路において、前記第2
のレベルシフト回路の出力端と前記帰還回路のトランジ
スタのソースとの間に第1の帰還抵抗が設けられ、前記
帰還信号は前記第2のレベルシフト回路の出力を、前記
第1の帰還抵抗を介して得られたものであることを特徴
とする。
【0023】また本発明による半導体増幅回路の第3の
態様は、入力信号を反転増幅する第1の反転増幅回路
と、帰還信号をエミッタで受けベースが接地されコレク
タが前記第1の反転増幅回路の出力端に接続されたバイ
ポーラトランジスタを有する帰還回路とを備えている入
力部と、この入力部の出力をレベルシフトする第1のレ
ベルシフト回路と、この第1のレベルシフト回路の出力
を反転増幅する第2の反転増幅回路と、この第2の反転
増幅回路の出力をレベルシフトする第2のレベルシフト
回路と、を備え、前記帰還回路は前記第2のレベルシフ
ト回路の出力を前記帰還信号とすることを特徴とする。
態様は、入力信号を反転増幅する第1の反転増幅回路
と、帰還信号をエミッタで受けベースが接地されコレク
タが前記第1の反転増幅回路の出力端に接続されたバイ
ポーラトランジスタを有する帰還回路とを備えている入
力部と、この入力部の出力をレベルシフトする第1のレ
ベルシフト回路と、この第1のレベルシフト回路の出力
を反転増幅する第2の反転増幅回路と、この第2の反転
増幅回路の出力をレベルシフトする第2のレベルシフト
回路と、を備え、前記帰還回路は前記第2のレベルシフ
ト回路の出力を前記帰還信号とすることを特徴とする。
【0024】
【発明の実施の形態】本発明による半導体増幅回路(以
下、増幅回路ともいう)の第1の実施の形態の構成を図
1に示す。この実施の形態の増幅回路は入力回路10
と、レベルシフト回路20と、反転増幅回路30と、レ
ベルシフト回路40とを備えている。
下、増幅回路ともいう)の第1の実施の形態の構成を図
1に示す。この実施の形態の増幅回路は入力回路10
と、レベルシフト回路20と、反転増幅回路30と、レ
ベルシフト回路40とを備えている。
【0025】入力回路10はソース接地回路11と、ゲ
ート接地回路15とを備えている。ソース接地回路11
は、ゲートに入力信号を受け、ドレインが抵抗R1 を介
して高電源Vddに接続され、ソースが接地された電界効
果トランジスタ(例えばGaAsMESFET)T1 を
有しており、このトランジスタT1 のドレインから入力
信号の反転信号を出力する。一方ゲート接地回路15
は、ドレインが上記トランジスタT1 のドレインに接続
され、ゲートが接地されて、ソースが抵抗R2 を介して
低電源Vssに接続された電界効果トランジスタT2 を有
しており、このトランジスタT2 のソースに帰還信号が
入力される。したがってトランジスタT1,T2 が並列
に接続されていることにより、入力回路10は入力信号
と帰還信号の和算と増幅の機能を有している。
ート接地回路15とを備えている。ソース接地回路11
は、ゲートに入力信号を受け、ドレインが抵抗R1 を介
して高電源Vddに接続され、ソースが接地された電界効
果トランジスタ(例えばGaAsMESFET)T1 を
有しており、このトランジスタT1 のドレインから入力
信号の反転信号を出力する。一方ゲート接地回路15
は、ドレインが上記トランジスタT1 のドレインに接続
され、ゲートが接地されて、ソースが抵抗R2 を介して
低電源Vssに接続された電界効果トランジスタT2 を有
しており、このトランジスタT2 のソースに帰還信号が
入力される。したがってトランジスタT1,T2 が並列
に接続されていることにより、入力回路10は入力信号
と帰還信号の和算と増幅の機能を有している。
【0026】レベルシフト回路20はソースフォロアで
あって電界効果トランジスタT3 、直列に接続された3
個のダイオードD1 ,D2 ,D3 、および電界効果トラ
ンジスタT4 からなっている。トランジスタT3 は上記
入力回路10の出力をゲートで受け、ドレインが電源V
ddに接続され、ソースがダイオードD1 のアノードに接
続されている。またトランジスタT4 はドレインがダイ
オードD3 のカソードに接続され、ゲートおよびソース
が共に電源Vssに接続されている。このレベルシフト回
路20の出力はトランジスタT4 のドレインから反転増
幅回路30に送られる。
あって電界効果トランジスタT3 、直列に接続された3
個のダイオードD1 ,D2 ,D3 、および電界効果トラ
ンジスタT4 からなっている。トランジスタT3 は上記
入力回路10の出力をゲートで受け、ドレインが電源V
ddに接続され、ソースがダイオードD1 のアノードに接
続されている。またトランジスタT4 はドレインがダイ
オードD3 のカソードに接続され、ゲートおよびソース
が共に電源Vssに接続されている。このレベルシフト回
路20の出力はトランジスタT4 のドレインから反転増
幅回路30に送られる。
【0027】反転増幅回路30はソース接地回路であっ
て、ゲートに上記レベルシフト回路20の出力を受け、
ドレインが抵抗R3 を介して電源Vddに接続され、ソー
スが接地されている電界効果トランジスタT5 を有して
いる。そしてこの反転増幅回路30の出力はトランジス
タT5 のドレインからレベルシフト回路40に送出され
る。
て、ゲートに上記レベルシフト回路20の出力を受け、
ドレインが抵抗R3 を介して電源Vddに接続され、ソー
スが接地されている電界効果トランジスタT5 を有して
いる。そしてこの反転増幅回路30の出力はトランジス
タT5 のドレインからレベルシフト回路40に送出され
る。
【0028】レベルシフト回路40は、ソースフォロア
であって、電界効果トランジスタT6 、直列に接続され
た3個のダイオードD4 ,D5 ,D6 、および電界効果
トランジスタT7 からなっている。トランジスタT6 は
反転増幅回路30の出力をゲートに受け、ドレインが電
源Vddに接続され、ソースがダイオードD4 のアノード
に接続されている。またトランジスタT7 はドレインが
ダイオードD6 のカソードに接続され、ゲートおよびソ
ースが共に電源Vssに接続されている。そしてレベルシ
フト回路40の出力はトランジスT7 のドレインから出
力されて本実施の形態の増幅回路の出力になるとともに
入力回路10への帰還信号となる。
であって、電界効果トランジスタT6 、直列に接続され
た3個のダイオードD4 ,D5 ,D6 、および電界効果
トランジスタT7 からなっている。トランジスタT6 は
反転増幅回路30の出力をゲートに受け、ドレインが電
源Vddに接続され、ソースがダイオードD4 のアノード
に接続されている。またトランジスタT7 はドレインが
ダイオードD6 のカソードに接続され、ゲートおよびソ
ースが共に電源Vssに接続されている。そしてレベルシ
フト回路40の出力はトランジスT7 のドレインから出
力されて本実施の形態の増幅回路の出力になるとともに
入力回路10への帰還信号となる。
【0029】なお、トランジスタT1 〜T7 はデプレッ
ション型電界効果トランジスタである。
ション型電界効果トランジスタである。
【0030】このように構成された本実施の形態の増幅
回路の閉ループの段数がソースフォロアを含めて4段で
あるのに対して図8に示す従来の増幅回路の段数は6段
となっている。この実施の形態および従来例ともに無帰
還の場合に比べて帯域が向上することが期待されるが、
本実施の形態の方が段数が少ないために周波数特性とし
て平坦性に優れていると期待できる。
回路の閉ループの段数がソースフォロアを含めて4段で
あるのに対して図8に示す従来の増幅回路の段数は6段
となっている。この実施の形態および従来例ともに無帰
還の場合に比べて帯域が向上することが期待されるが、
本実施の形態の方が段数が少ないために周波数特性とし
て平坦性に優れていると期待できる。
【0031】そこで、回路シミュレーションを行い、そ
の結果を図2に示す。図2においてグラフg1 は本実施
の形態の増幅回路の電圧利得の周波数特性を示し、グラ
フg2 は本実施の形態の増幅回路から帰還回路(ゲート
接地回路15)を取除き、DC利得が本実施の形態の増
幅回路に一致するようにソース接地回路11,30の抵
抗R1 ,R3 を調整した増幅回路の電圧利得の周波数特
性を示す。また、グラフg3 は図8に示す従来の増幅回
路の電圧利得の周波数特性を示し、グラフg4は図8に
示す従来の増幅回路から帰還回路を取り除き、DC利得
が図8に示す従来の増幅回路に一致するようにソース接
地回路101,103,105の抵抗R1 ,R3 ,R4
を調整した増幅回路の電圧利得の周波数特性を示す。
の結果を図2に示す。図2においてグラフg1 は本実施
の形態の増幅回路の電圧利得の周波数特性を示し、グラ
フg2 は本実施の形態の増幅回路から帰還回路(ゲート
接地回路15)を取除き、DC利得が本実施の形態の増
幅回路に一致するようにソース接地回路11,30の抵
抗R1 ,R3 を調整した増幅回路の電圧利得の周波数特
性を示す。また、グラフg3 は図8に示す従来の増幅回
路の電圧利得の周波数特性を示し、グラフg4は図8に
示す従来の増幅回路から帰還回路を取り除き、DC利得
が図8に示す従来の増幅回路に一致するようにソース接
地回路101,103,105の抵抗R1 ,R3 ,R4
を調整した増幅回路の電圧利得の周波数特性を示す。
【0032】この図2に示す回路シミュレーション結果
から分かるように、周波数特性の平坦性の指標である△
Av (利得のピーク値とDC利得との差)は従来の増幅
回路の場合が4dBであるのに対して、本実施の形態の
増幅回路の場合は1dBであり、本実施の形態の増幅回
路の方が優れた平坦特性を示している。
から分かるように、周波数特性の平坦性の指標である△
Av (利得のピーク値とDC利得との差)は従来の増幅
回路の場合が4dBであるのに対して、本実施の形態の
増幅回路の場合は1dBであり、本実施の形態の増幅回
路の方が優れた平坦特性を示している。
【0033】また、本実施の形態の増幅回路および従来
の増幅回路においては共に無帰還の場合に比べて60%
程度帯域が向上しているとともに本実施の形態の増幅回
路のほうが従来の増幅回路に比べて帯域が広いことが図
2に示す回路シミュレーション結果から分かる。
の増幅回路においては共に無帰還の場合に比べて60%
程度帯域が向上しているとともに本実施の形態の増幅回
路のほうが従来の増幅回路に比べて帯域が広いことが図
2に示す回路シミュレーション結果から分かる。
【0034】以上説明したように本実施の形態の増幅回
路によれば、広帯域性と平坦性に優れた周波数特性を得
ることができる。
路によれば、広帯域性と平坦性に優れた周波数特性を得
ることができる。
【0035】なお、本実施の形態の増幅回路において
は、入力回路10のソース接地回路11は入力信号を反
転増幅する機能を有しており、入力信号を反転増幅する
回路であればソース接地回路11の代わりに用いること
ができる。
は、入力回路10のソース接地回路11は入力信号を反
転増幅する機能を有しており、入力信号を反転増幅する
回路であればソース接地回路11の代わりに用いること
ができる。
【0036】例えば、図3に示すように電界トランジス
タT20およびT21をカスコード接続した反転増幅回路1
2をソース接地回路11の代わりに用いても良い。
タT20およびT21をカスコード接続した反転増幅回路1
2をソース接地回路11の代わりに用いても良い。
【0037】次に本発明による半導体増幅回路の第2の
実施の形態の構成を図4に示す。この第2の実施の形態
の増幅回路は第1の実施の形態の増幅回路において、レ
ベルシフト回路20の出力を帰還抵抗Rを介して、ソー
ス接地回路11のゲートに帰還させたものであり、二重
帰還増幅となっている。入力と反対の位相を有する出力
信号を帰還抵抗を介して入力に戻す構成の負帰還増幅器
はトランスインピーダンス型増幅器として知られてい
る。この第2の実施の形態はトランスインピーダンス型
増幅器に本発明を適用したものであり、周波数特性の優
れたトランスインピーダンス型増幅器を実現することが
できる。
実施の形態の構成を図4に示す。この第2の実施の形態
の増幅回路は第1の実施の形態の増幅回路において、レ
ベルシフト回路20の出力を帰還抵抗Rを介して、ソー
ス接地回路11のゲートに帰還させたものであり、二重
帰還増幅となっている。入力と反対の位相を有する出力
信号を帰還抵抗を介して入力に戻す構成の負帰還増幅器
はトランスインピーダンス型増幅器として知られてい
る。この第2の実施の形態はトランスインピーダンス型
増幅器に本発明を適用したものであり、周波数特性の優
れたトランスインピーダンス型増幅器を実現することが
できる。
【0038】本発明による増幅回路の第3の実施の形態
の構成を図9に示す。この実施の形態の増幅回路は入力
回路210と、レベルシフト回路220と、反転増幅回
路230と、レベルシフト回路240とを備えている。
の構成を図9に示す。この実施の形態の増幅回路は入力
回路210と、レベルシフト回路220と、反転増幅回
路230と、レベルシフト回路240とを備えている。
【0039】入力回路210はソース接地回路211
と、ゲート接地回路215とを備えている。ソース接地
回路211は、ゲートに入力信号を受け、ドレインが負
荷211aを介して高電源Vddに接続され、ソースが接
地されたデプレッション型電界効果トランジスタ(例え
ばGaAsMESFET)211bを有しており、この
トランジスタ211bのドレインから入力信号の反転信
号を出力する。一方ゲート接地回路215は、ドレイン
が上記トランジスタ211bのドレインに接続され、ゲ
ートが接地されて、ソースが抵抗215bを介して低電
源Vssに接続されたデプレッション型電界効果トランジ
スタ215aを有しており、このトランジスタ215a
のソースに帰還信号が入力される。したがってトランジ
スタ211bとトランジスタ215aが並列に接続され
ていることにより、入力回路210は入力信号と帰還信
号の和算と増幅の機能を有している。
と、ゲート接地回路215とを備えている。ソース接地
回路211は、ゲートに入力信号を受け、ドレインが負
荷211aを介して高電源Vddに接続され、ソースが接
地されたデプレッション型電界効果トランジスタ(例え
ばGaAsMESFET)211bを有しており、この
トランジスタ211bのドレインから入力信号の反転信
号を出力する。一方ゲート接地回路215は、ドレイン
が上記トランジスタ211bのドレインに接続され、ゲ
ートが接地されて、ソースが抵抗215bを介して低電
源Vssに接続されたデプレッション型電界効果トランジ
スタ215aを有しており、このトランジスタ215a
のソースに帰還信号が入力される。したがってトランジ
スタ211bとトランジスタ215aが並列に接続され
ていることにより、入力回路210は入力信号と帰還信
号の和算と増幅の機能を有している。
【0040】レベルシフト回路220はソースフォロア
であってデプレッション型電界効果トランジスタ220
a、レベルシフト要素220b、および定電流源220
cからなっている。トランジスタ220aは上記入力回
路210の出力をゲートで受け、ドレインが電源Vddに
接続され、ソースがレベルシフト要素220bの一端に
接続されている。また定電流源220cは一端がレベル
シフト要素220bの他端に接続され、他端が電源Vss
に接続されている。このレベルシフト回路220の出力
はレベルシフト要素220bの他端から反転増幅回路2
30に送られる。
であってデプレッション型電界効果トランジスタ220
a、レベルシフト要素220b、および定電流源220
cからなっている。トランジスタ220aは上記入力回
路210の出力をゲートで受け、ドレインが電源Vddに
接続され、ソースがレベルシフト要素220bの一端に
接続されている。また定電流源220cは一端がレベル
シフト要素220bの他端に接続され、他端が電源Vss
に接続されている。このレベルシフト回路220の出力
はレベルシフト要素220bの他端から反転増幅回路2
30に送られる。
【0041】反転増幅回路230はソース接地回路であ
って、ゲートに上記レベルシフト回路220の出力を受
け、ドレインが負荷230を介して電源Vddに接続さ
れ、ソースが接地されているデプレッション型電界効果
トランジスタ230bを有している。そしてこの反転増
幅回路230の出力はトランジスタ230bのドレイン
からレベルシフト回路240に送出される。
って、ゲートに上記レベルシフト回路220の出力を受
け、ドレインが負荷230を介して電源Vddに接続さ
れ、ソースが接地されているデプレッション型電界効果
トランジスタ230bを有している。そしてこの反転増
幅回路230の出力はトランジスタ230bのドレイン
からレベルシフト回路240に送出される。
【0042】レベルシフト回路240は、ソースフォロ
アであって、デプレッション型電界効果トランジスタ2
40a、レベルシフト要素240b、および定電流源2
40cからなっている。トランジスタ240aは反転増
幅回路230の出力をゲートに受け、ドレインが電源V
ddに接続され、ソースがレベルシフト要素240bの一
端に接続されている。また定電流源240cは一端がレ
ベルシフト要素240bの他端に接続され、他端が電源
Vssに接続されている。そしてレベルシフト回路240
の出力はレベルシフト要素240bの他端から出力され
て本実施の形態の増幅回路の出力になるとともに入力回
路210への帰還信号となる。
アであって、デプレッション型電界効果トランジスタ2
40a、レベルシフト要素240b、および定電流源2
40cからなっている。トランジスタ240aは反転増
幅回路230の出力をゲートに受け、ドレインが電源V
ddに接続され、ソースがレベルシフト要素240bの一
端に接続されている。また定電流源240cは一端がレ
ベルシフト要素240bの他端に接続され、他端が電源
Vssに接続されている。そしてレベルシフト回路240
の出力はレベルシフト要素240bの他端から出力され
て本実施の形態の増幅回路の出力になるとともに入力回
路210への帰還信号となる。
【0043】このように構成された本実施の形態の増幅
回路の閉ループの段数がソースフォロアを含めて4段で
あるので第1の実施の形態の場合と同様に広帯域性と平
坦性に優れた周波数特性を得ることができる。
回路の閉ループの段数がソースフォロアを含めて4段で
あるので第1の実施の形態の場合と同様に広帯域性と平
坦性に優れた周波数特性を得ることができる。
【0044】なお、この第3の実施の形態の増幅回路に
おいて、負荷211a,230aとしては、図10
(a)に示すようにゲートとソースが接続された電界効
果トランジスタ、図10(b)に示す抵抗、または図1
0Cに示すダイオード等を用いることができる。
おいて、負荷211a,230aとしては、図10
(a)に示すようにゲートとソースが接続された電界効
果トランジスタ、図10(b)に示す抵抗、または図1
0Cに示すダイオード等を用いることができる。
【0045】また、レベルシフト要素220b,240
bとしては、図11(a)に示すように直列に接続され
た複数のダイオードや、図11(b)に示すように直列
に接続された複数のFETを用いることができる。な
お、図11(c)や図11(d)に示すように上記ダイ
オード又はFETと並列にバイパス容量を設けたものを
レベルシフト要素とすれば、増幅回路の周波数特性を改
善することができる。
bとしては、図11(a)に示すように直列に接続され
た複数のダイオードや、図11(b)に示すように直列
に接続された複数のFETを用いることができる。な
お、図11(c)や図11(d)に示すように上記ダイ
オード又はFETと並列にバイパス容量を設けたものを
レベルシフト要素とすれば、増幅回路の周波数特性を改
善することができる。
【0046】また、定電流源220C,240Cとして
は、図12(a)に示すようにゲートとソースが接続さ
れて飽和領域で動作するFETや、図12(b)に示す
ようにゲートに外部からバイアス電位が印加されるFE
Tと抵抗とを直接接続したものを用いることができる。
なお、図12(b)に示す抵抗は、FETのしきい値電
圧がばらついたときの電流値のばらつきを抑えるための
ものであり、無くても良い。
は、図12(a)に示すようにゲートとソースが接続さ
れて飽和領域で動作するFETや、図12(b)に示す
ようにゲートに外部からバイアス電位が印加されるFE
Tと抵抗とを直接接続したものを用いることができる。
なお、図12(b)に示す抵抗は、FETのしきい値電
圧がばらついたときの電流値のばらつきを抑えるための
ものであり、無くても良い。
【0047】なお第3の実施の形態の増幅回路において
は、FET211b,215b,220a,220c,
230b,240a,240cはデプレッション形のF
ETであったが、エンハンスメント形のFETを用いて
も良い。
は、FET211b,215b,220a,220c,
230b,240a,240cはデプレッション形のF
ETであったが、エンハンスメント形のFETを用いて
も良い。
【0048】次に本発明による増幅回路の第4の実施の
形態の構成を図13に示す。この実施の形態の増幅回路
は図9に示す第3の実施の形態の増幅回路において、レ
ベルシフト回路240の出力を帰還抵抗250を介して
ゲート接地回路215のFET215aのソースに帰還
させたものであり、二重帰還増幅となっている。この実
施の形態の増幅回路においては、負帰還回路の帰還率は
ゲート接地回路215のFET215aのゲート幅ばか
りでなく、帰還抵抗250によっても調整することが可
能となる。
形態の構成を図13に示す。この実施の形態の増幅回路
は図9に示す第3の実施の形態の増幅回路において、レ
ベルシフト回路240の出力を帰還抵抗250を介して
ゲート接地回路215のFET215aのソースに帰還
させたものであり、二重帰還増幅となっている。この実
施の形態の増幅回路においては、負帰還回路の帰還率は
ゲート接地回路215のFET215aのゲート幅ばか
りでなく、帰還抵抗250によっても調整することが可
能となる。
【0049】また、帰還抵抗をFETからなるトランス
ファーゲートで構成することにより帰還抵抗を可変とす
れば、本実施の形態の増幅回路の増幅率を可変にでき
る。
ファーゲートで構成することにより帰還抵抗を可変とす
れば、本実施の形態の増幅回路の増幅率を可変にでき
る。
【0050】この第4の実施の形態の増幅回路も第3の
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
【0051】次に本発明による増幅回路の第5の実施の
形態の構成を図14に示す。この実施の形態の増幅回路
は、図9に示す第3の実施の形態の増幅回路において、
レベルシフト回路220の出力を帰還抵抗260を介し
てソース接地回路211のFET211bのゲートに帰
還させたものであり、トランスインピーダンス型増幅器
となっている。
形態の構成を図14に示す。この実施の形態の増幅回路
は、図9に示す第3の実施の形態の増幅回路において、
レベルシフト回路220の出力を帰還抵抗260を介し
てソース接地回路211のFET211bのゲートに帰
還させたものであり、トランスインピーダンス型増幅器
となっている。
【0052】この第5の実施の形態の増幅回路も第3の
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
【0053】次に本発明による増幅回路の第6の実施の
形態の構成を図15に示す。この実施の形態の増幅回路
は図13に示す第4の実施の形態の増幅回路において、
レベルシフト回路220の出力を帰還抵抗260を介し
てソース接地回路211のFET211bのゲートに帰
還させたものである。
形態の構成を図15に示す。この実施の形態の増幅回路
は図13に示す第4の実施の形態の増幅回路において、
レベルシフト回路220の出力を帰還抵抗260を介し
てソース接地回路211のFET211bのゲートに帰
還させたものである。
【0054】この第6の実施の形態の増幅回路も第4の
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
実施の形態の増幅回路と同様の効果を奏することは言う
までもない。
【0055】本発明による増幅回路の第7の実施の形態
の構成を図16に示す。この実施の形態の増幅回路は入
力回路310と、レベルシフト回路320と、反転増幅
回路330と、レベルシフト回路340とを備えてい
る。
の構成を図16に示す。この実施の形態の増幅回路は入
力回路310と、レベルシフト回路320と、反転増幅
回路330と、レベルシフト回路340とを備えてい
る。
【0056】入力回路310はエミッタ接地回路311
と、ベース接地回路315とを備えている。エミッタ接
地回路311は、ベースに入力信号を受け、コレクタが
負荷311aを介して高電源Vddに接続され、エミッタ
が抵抗311cを介して接地されたバイポーラトランジ
スタ311bを有しており、このトランジスタ311b
のコレクタから入力信号の反転信号を出力する。一方ベ
ース接地回路315は、コレクタが上記トランジスタ3
11bのコレクタに接続され、ベースが接地されて、エ
ミッタが抵抗315bを介して低電源Vssに接続された
バイポーラトランジスタ315aを有しており、このト
ランジスタ315aのエミッタに帰還信号が入力され
る。したがってトランジスタ311bとトランジスタ3
15aが並列に接続されていることにより、入力回路3
10は入力信号と帰還信号の和算と増幅の機能を有して
いる。
と、ベース接地回路315とを備えている。エミッタ接
地回路311は、ベースに入力信号を受け、コレクタが
負荷311aを介して高電源Vddに接続され、エミッタ
が抵抗311cを介して接地されたバイポーラトランジ
スタ311bを有しており、このトランジスタ311b
のコレクタから入力信号の反転信号を出力する。一方ベ
ース接地回路315は、コレクタが上記トランジスタ3
11bのコレクタに接続され、ベースが接地されて、エ
ミッタが抵抗315bを介して低電源Vssに接続された
バイポーラトランジスタ315aを有しており、このト
ランジスタ315aのエミッタに帰還信号が入力され
る。したがってトランジスタ311bとトランジスタ3
15aが並列に接続されていることにより、入力回路3
10は入力信号と帰還信号の和算と増幅の機能を有して
いる。
【0057】レベルシフト回路320はエミッタフォロ
アであってバイポーラトランジスタ320a、レベルシ
フト要素320b、および定電流源320cからなって
いる。トランジスタ320aは上記入力回路310の出
力をベースで受け、コレクタが電源Vddに接続され、エ
ミッタがレベルシフト要素320bの一端に接続されて
いる。また定電流源320cは一端がレベルシフト要素
320bの他端に接続され、他端が電源Vssに接続され
ている。このレベルシフト回路320の出力はレベルシ
フト要素320bの他端から反転増幅回路330に送ら
れる。
アであってバイポーラトランジスタ320a、レベルシ
フト要素320b、および定電流源320cからなって
いる。トランジスタ320aは上記入力回路310の出
力をベースで受け、コレクタが電源Vddに接続され、エ
ミッタがレベルシフト要素320bの一端に接続されて
いる。また定電流源320cは一端がレベルシフト要素
320bの他端に接続され、他端が電源Vssに接続され
ている。このレベルシフト回路320の出力はレベルシ
フト要素320bの他端から反転増幅回路330に送ら
れる。
【0058】反転増幅回路330はエミッタ接地回路で
あって、ベースに上記レベルシフト回路320の出力を
受け、コレクタが負荷330を介して電源Vddに接続さ
れ、エミッタが接地されているバイポーラトランジスタ
330bを有している。そしてこの反転増幅回路330
の出力はトランジスタ330bのコレクタからレベルシ
フト回路340に送出される。
あって、ベースに上記レベルシフト回路320の出力を
受け、コレクタが負荷330を介して電源Vddに接続さ
れ、エミッタが接地されているバイポーラトランジスタ
330bを有している。そしてこの反転増幅回路330
の出力はトランジスタ330bのコレクタからレベルシ
フト回路340に送出される。
【0059】レベルシフト回路340は、エミッタフォ
ロアであって、バイポーラトランジスタ340a、レベ
ルシフト要素340b、および定電流源340cからな
っている。トランジスタ340aは反転増幅回路330
の出力をベースに受け、コレクタが電源Vddに接続さ
れ、エミッタがレベルシフト要素340bの一端に接続
されている。また定電流源340cは一端がレベルシフ
ト要素340bの他端に接続され、他端が電源Vssに接
続されている。そしてレベルシフト回路340の出力は
レベルシフト要素340bの他端から出力されて本実施
の形態の増幅回路の出力になるとともに入力回路310
への帰還信号となる。
ロアであって、バイポーラトランジスタ340a、レベ
ルシフト要素340b、および定電流源340cからな
っている。トランジスタ340aは反転増幅回路330
の出力をベースに受け、コレクタが電源Vddに接続さ
れ、エミッタがレベルシフト要素340bの一端に接続
されている。また定電流源340cは一端がレベルシフ
ト要素340bの他端に接続され、他端が電源Vssに接
続されている。そしてレベルシフト回路340の出力は
レベルシフト要素340bの他端から出力されて本実施
の形態の増幅回路の出力になるとともに入力回路310
への帰還信号となる。
【0060】なお、この実施の形態においては、エミッ
タ接地回路311,330のエミッタ側に各々設けられ
た抵抗311c,330cはバイアス点の安定性を増大
させるためのものである。また、これらの抵抗311
c,330cに並列に、十分な大きさのバイパス容量3
11d,330dが設けられており、バイポーラトラン
ジスタ311b,330bのエミッタノードをAC的に
接地している。
タ接地回路311,330のエミッタ側に各々設けられ
た抵抗311c,330cはバイアス点の安定性を増大
させるためのものである。また、これらの抵抗311
c,330cに並列に、十分な大きさのバイパス容量3
11d,330dが設けられており、バイポーラトラン
ジスタ311b,330bのエミッタノードをAC的に
接地している。
【0061】このように構成された本実施の形態の増幅
回路においては閉ループの段数がソースフォロアを含め
て4段であるので、広帯域性と平坦性に優れた周波数特
性を得ることができる。
回路においては閉ループの段数がソースフォロアを含め
て4段であるので、広帯域性と平坦性に優れた周波数特
性を得ることができる。
【0062】次に本発明による増幅回路の第8の実施の
形態の構成を図17に示す。この実施の形態の増幅回路
は、図16に示す第7の実施の形態の増幅回路におい
て、レベルシフト回路320の出力を、帰還抵抗350
を介してエミッタ接地回路311のトランジスタ311
bのベースに帰還させたものであり、トランスインピー
ダンス型増幅器となっている。
形態の構成を図17に示す。この実施の形態の増幅回路
は、図16に示す第7の実施の形態の増幅回路におい
て、レベルシフト回路320の出力を、帰還抵抗350
を介してエミッタ接地回路311のトランジスタ311
bのベースに帰還させたものであり、トランスインピー
ダンス型増幅器となっている。
【0063】この第8の実施の形態の増幅回路も第7の
実施の形態の増幅回路と同様の効果を奏すること言うま
でもない。
実施の形態の増幅回路と同様の効果を奏すること言うま
でもない。
【0064】次に本発明による増幅回路の第9の実施の
形態の構成を図18に示す。この実施の形態の増幅回路
は、図16に示す第7の実施の形態の増幅回路におい
て、レベルシフト回路340の出力を帰還抵抗360を
介してベース接地回路315のトランジスタ315aの
エミッタに帰還させたものである。このため、負帰還回
路の帰還率の調整はトランジスタ315aのベース幅ば
かりでなく、帰還抵抗360によっても可能である。
形態の構成を図18に示す。この実施の形態の増幅回路
は、図16に示す第7の実施の形態の増幅回路におい
て、レベルシフト回路340の出力を帰還抵抗360を
介してベース接地回路315のトランジスタ315aの
エミッタに帰還させたものである。このため、負帰還回
路の帰還率の調整はトランジスタ315aのベース幅ば
かりでなく、帰還抵抗360によっても可能である。
【0065】この第9の実施の形態の増幅回路も第7の
実施の形態の増幅回路と同様の効果を奏するもことは言
うまでもない。
実施の形態の増幅回路と同様の効果を奏するもことは言
うまでもない。
【0066】次に本発明による増幅回路の第10の実施
の形態の構成を図19に示す。この実施の形態の増幅回
路は、図17に示す第8の実施の形態の増幅回路におい
て、レベルシフト回路340の出力を帰還抵抗360を
介してベース接地回路315のトランジスタ315aの
エミッタに帰還させたものである。
の形態の構成を図19に示す。この実施の形態の増幅回
路は、図17に示す第8の実施の形態の増幅回路におい
て、レベルシフト回路340の出力を帰還抵抗360を
介してベース接地回路315のトランジスタ315aの
エミッタに帰還させたものである。
【0067】この第10の実施の形態の増幅回路も第8
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
【0068】なお、第7乃至第10の実施の形態の増幅
回路において、レベルシフト要素320b,340bと
しては図20(a)に示すように複数個のダイオードを
直接に接続した直列回路や、図20(b)に示すように
複数個のバイポーラトランジスタを直列に接続した直列
回路を用いることができる。更に、図20(c),図2
0(d)示すように上記ダイオードやバイポーラトラン
ジスタに並列にバイパス容量を設けたものをレベルシフ
ト要素として用いれば、上記第7乃至第10の実施の形
態の増幅回路の周波数特性の改善を図ることができる。
回路において、レベルシフト要素320b,340bと
しては図20(a)に示すように複数個のダイオードを
直接に接続した直列回路や、図20(b)に示すように
複数個のバイポーラトランジスタを直列に接続した直列
回路を用いることができる。更に、図20(c),図2
0(d)示すように上記ダイオードやバイポーラトラン
ジスタに並列にバイパス容量を設けたものをレベルシフ
ト要素として用いれば、上記第7乃至第10の実施の形
態の増幅回路の周波数特性の改善を図ることができる。
【0069】また、第7乃至第10の実施の形態の増幅
回路において、定電流源320c,340cとしては、
図21(a)に示すように、ベースにバイアス電位が印
加されるバイポーラトランジスタと抵抗とを直列に接続
した直列回路を用いることができる。なお、エミッタフ
ォロア回路320,340に用いられる定電流源320
c,340cは図21(b)に示すように抵抗だけから
構成することができる。これは、バイポーラトランジス
タは電界効果トランジスタに比べてトランスコンダクタ
ンスが大きいため、エミッタフォロアの利得がほとんど
減少しないからである。
回路において、定電流源320c,340cとしては、
図21(a)に示すように、ベースにバイアス電位が印
加されるバイポーラトランジスタと抵抗とを直列に接続
した直列回路を用いることができる。なお、エミッタフ
ォロア回路320,340に用いられる定電流源320
c,340cは図21(b)に示すように抵抗だけから
構成することができる。これは、バイポーラトランジス
タは電界効果トランジスタに比べてトランスコンダクタ
ンスが大きいため、エミッタフォロアの利得がほとんど
減少しないからである。
【0070】
【発明の効果】以上述べたように本発明によれば、広帯
域性および平坦性に優れた周波数特性を得ることができ
る。
域性および平坦性に優れた周波数特性を得ることができ
る。
【図1】本発明による半導体増幅回路の第1の実施の形
態の構成を示す回路図。
態の構成を示す回路図。
【図2】第1の実施の形態の増幅回路の効果を説明する
グラフ。
グラフ。
【図3】本発明にかかる入力回路の他の具体例を示す回
路図。
路図。
【図4】本発明による半導体増幅回路の第2の実施の形
態の構成を示す回路図。
態の構成を示す回路図。
【図5】負帰還回路の概念を説明するブロック図。
【図6】ピーク特性を持つ利得の周波数特性を示すグラ
フ。
フ。
【図7】簡易負帰還回路モデルにおける帯域ωc と周波
数特性の平坦性△Avの関係を示すグラフ。
数特性の平坦性△Avの関係を示すグラフ。
【図8】従来の半導体増幅回路の構成を示す回路図。
【図9】本発明による半導体増幅回路の第3の実施の形
態の構成を示す回路図。
態の構成を示す回路図。
【図10】第3の実施の形態の増幅回路に用いられる負
荷の具体例を示す図。
荷の具体例を示す図。
【図11】第3の実施の形態の増幅回路に用いられるレ
ベルシフト要素の具体例を示す回路図。
ベルシフト要素の具体例を示す回路図。
【図12】第3の実施の形態の増幅回路に用いられる定
電流源の具体例を示す回路図。
電流源の具体例を示す回路図。
【図13】本発明による半導体増幅回路の第4の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図14】本発明による半導体増幅回路の第5の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図15】本発明による半導体増幅回路の第6の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図16】本発明による半導体増幅回路の第7の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図17】本発明による半導体増幅回路の第8の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図18】本発明による半導体増幅回路の第9の実施の
形態の構成を示す回路図。
形態の構成を示す回路図。
【図19】本発明による半導体増幅回路の第10の実施
の形態の構成を示す回路図。
の形態の構成を示す回路図。
【図20】第7乃至第10の実施の形態の増幅回路に用
いられるレベルシフト要素の具体例を示す回路図。
いられるレベルシフト要素の具体例を示す回路図。
【図21】第7乃至第10の実施の形態の増幅回路に用
いられる定電流源の具体例を示す回路図。
いられる定電流源の具体例を示す回路図。
10 入力回路 11 ソース接地回路(反転増幅回路) 12 反転増幅回路 15 ゲート接地回路(負帰還回路) 20 レベルシフト回路(ソースフォロア) 30 ソース接地回路(反転増幅回路) 40 レベルシフト回路(ソースフォロア) 210 入力回路 211 ソース接地回路(反転増幅回路) 211a 負荷 211b 電界効果トランジスタ 215 ゲート接地回路 215a 電界効果トランジスタ 215b 抵抗 220 レベルシフト回路 220a 電界効果トランジスタ 220b レベルシフト要素 220c 定電流源 230 反転増幅回路 230a 負荷 230b 電界効果トランジスタ 240 レベルシフト回路 240a 電界効果トランジスタ 240b レベルシフト要素 240c 定電流源 310 入力回路 311 エミッタ接地回路 311a 抵抗 311b バイポーラトランジスタ 311c 抵抗 311d キャパシタ 315 ベース接地回路 315a バイポーラトランジスタ 315b 抵抗 320 レベルシフト回路 320a バイポーラトランジスタ 320b レベルシフト要素 320c 定電流源 330 反転増幅回路 330a 抵抗 330b バイポーラトランジスタ 330c 抵抗 330d キャパシタ 340 レベルシフト回路 340a バイポーラトランジスタ 340b レベルシフト要素 340c 定電流源 350 帰還抵抗 360 帰還抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03F 3/08 H03K 19/094 B H03K 5/02 19/0948
Claims (3)
- 【請求項1】入力信号を反転増幅する第1の反転増幅回
路、および帰還信号をソースに受けゲートが接地されド
レインが前記第1の反転増幅回路の出力端に接続された
電界効果トランジスタを有する帰還回路とを備えている
入力部と、 この入力部の出力をレベルシフトする第1のレベルシフ
ト回路と、 この第1のレベルシフト回路の出力を反転増幅する第2
の反転増幅回路と、 この第2の反転増幅回路の出力をレベルシフトする第2
のレベルシフト回路と、 を備え、前記帰還回路は前記第2のレベルシフト回路の
出力を前記帰還信号とすることを特徴とする半導体増幅
回路。 - 【請求項2】前記第2のレベルシフト回路の出力端と前
記帰還回路のトランジスタのソースとの間に第1の帰還
抵抗が設けられ、前記帰還信号は前記第2のレベルシフ
ト回路の出力を、前記第1の帰還抵抗を介して得られた
ものであることを特徴とする請求項1記載の半導体増幅
回路。 - 【請求項3】入力信号を反転増幅する第1の反転増幅回
路と、帰還信号をエミッタで受けベースが接地されコレ
クタが前記第1の反転増幅回路の出力端に接続されたバ
イポーラトランジスタを有する帰還回路とを備えている
入力部と、 この入力部の出力をレベルシフトする第1のレベルシフ
ト回路と、 この第1のレベルシフト回路の出力を反転増幅する第2
の反転増幅回路と、 この第2の反転増幅回路の出力をレベルシフトする第2
のレベルシフト回路と、 を備え、前記帰還回路は前記第2のレベルシフト回路の
出力を前記帰還信号とすることを特徴とする半導体増幅
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8243018A JPH09153745A (ja) | 1995-09-13 | 1996-09-13 | 半導体増幅回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23579095 | 1995-09-13 | ||
JP7-235790 | 1995-09-13 | ||
JP8243018A JPH09153745A (ja) | 1995-09-13 | 1996-09-13 | 半導体増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09153745A true JPH09153745A (ja) | 1997-06-10 |
Family
ID=26532331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8243018A Pending JPH09153745A (ja) | 1995-09-13 | 1996-09-13 | 半導体増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09153745A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005025596A (ja) * | 2003-07-04 | 2005-01-27 | Ricoh Co Ltd | 半導体装置 |
US7183853B2 (en) | 2002-05-30 | 2007-02-27 | Nec Corporation | Feedback amplifier having amplified signal path and feedback signal path separated |
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
JP2015201841A (ja) * | 2014-03-21 | 2015-11-12 | トライクイント・セミコンダクター・インコーポレイテッドTriQuint Semiconductor,Inc. | 低雑音増幅器ドレインスイッチ回路 |
-
1996
- 1996-09-13 JP JP8243018A patent/JPH09153745A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7183853B2 (en) | 2002-05-30 | 2007-02-27 | Nec Corporation | Feedback amplifier having amplified signal path and feedback signal path separated |
JP2005025596A (ja) * | 2003-07-04 | 2005-01-27 | Ricoh Co Ltd | 半導体装置 |
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
JP2015201841A (ja) * | 2014-03-21 | 2015-11-12 | トライクイント・セミコンダクター・インコーポレイテッドTriQuint Semiconductor,Inc. | 低雑音増幅器ドレインスイッチ回路 |
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