JPH08264785A - 集積回路ダイ及びその製造方法 - Google Patents

集積回路ダイ及びその製造方法

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JPH08264785A
JPH08264785A JP7353915A JP35391595A JPH08264785A JP H08264785 A JPH08264785 A JP H08264785A JP 7353915 A JP7353915 A JP 7353915A JP 35391595 A JP35391595 A JP 35391595A JP H08264785 A JPH08264785 A JP H08264785A
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JP
Japan
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layer
metal
integrated circuit
circuit die
conductive path
Prior art date
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Pending
Application number
JP7353915A
Other languages
English (en)
Inventor
Richard K Williams
リチャード・ケイ・ウィリアムズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
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Abstract

(57)【要約】 【課題】 内部バスその他の導電経路の抵抗が小さい
集積回路ダイ及びその製造方法を提供すること。 【解決手段】 本発明によると、上面のバスその他の
導電経路上に比較的厚い金属ストラップ層が形成され
る。金属ストラップ層は、バスなどの上部を覆うパッシ
ベーション層をエッチングして縦方向の溝を形成し、こ
の溝内に於いて厚い金属層をめっきすることにより形成
される。ニッケルをメッキすることが好ましい。金属ス
トラップ層によって、バスの抵抗を大幅に減少させるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路として形
成されたラテラルパワーＭＯＳＦＥＴ（lateralpower M
OSFET）に関する。特に、ＭＯＳＦＥＴその他の回路素
子を互いにまたは外部のデバイスと連結するための内部
バスその他の導電経路の抵抗が小さくされた集積回路に
関する。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴのオン状態抵抗は、
一般に、金属導電体（ボンディングワイヤ、バス、その
他）の抵抗とチャネル抵抗の和である。集積回路（inte
gratedcircuit：ＩＣ）として形成されたパワーＭＯＳ
ＦＥＴの特性は、金属導電体の抵抗のため、独立して形
成されたものに比べ劣る。この問題は、一時期、パワー
ＩＣ内に２層の金属層を導入することによって解決され
ていた。しかしながら、近年、バーチカル及びラテラル
パワーＭＯＳＦＥＴのチャネル抵抗が更に小さくなって
きたことにより、金属インターコネクト（metal interc
onnects）の抵抗が再び問題になってきた。例えば、チ
ップ間にまたがるバス配線（cross-chip busing）が必
要とされるような場合、金属抵抗がシリコンデバイスの
抵抗を越えることも起こりかねなくなってきた。
【０００３】従来のＩＣパワーＭＯＳＦＥＴでは、金属
層は、スパッタリング、化学蒸着等によって形成され、
典型的には窒化シリコンまたはある種のガラス（例え
ば、ボロホスホシリケート（borophosphosilicate）ガ
ラス）からなるパッシベーション層に覆われている。抵
抗をできるだけ小さくするため金属層の厚さを増加する
ことは、ＩＣに於ける実装密度の増加という要望と多く
の点でマッチしない。また、１μｍの厚さでも、シート
抵抗（sheet resistance）が１スクエア（square）当た
り３０ｍΩに達し、５０ｍΩラテラルパワーＭＯＳＦＥ
Ｔの設計に重大な問題が発生することがある。また、動
作電圧が１２Ｖから５Ｖ、更に３Ｖにまで下がってきた
ため、個々のデバイスセルのサイズが小さくなってきて
いる。セルサイズが小さくなってきたことにより、例え
ば、今日好ましい構造とされているソースとドレインが
交互に配置されたクローズドセルアレイ（closed-cell
array）では、第１金属層のピッチ（pitch）をより狭く
し、コンタクトをより小さくする必要が生じている。あ
る例では、このようなピッチに対する要求のため、第１
金属層の厚さが１μｍ以下、時には０．３μｍ程度にま
で減少されているものもある。第１金属層が厚いと、第
２金属層に於ける階段状被覆（step coverage）の問題
を避けるのに必要な平坦化処理にも問題が生じることが
ある。
【０００４】第２金属層の厚さが増加することによって
も、特にエッチングプロセスに於いて、問題が生じるこ
とがある。厚さが２μｍを越えると、フォトレジストを
厚くする必要が生じることによって、また金属エッチン
グプロセスそれ自身が複雑になる（即ち、エッチングさ
れた物質の再付着、ガスの化学量論的変化、加熱など）
ことによってドライエッチングが困難になる。ウエット
エッチングは、レジストの剥げ落ちの影響を受け、それ
によってノッチング（“マウスバイティング（mouse bi
ting）”）が生じることがあるため、金属間スペースを
非常に広く（例えば、４μｍの厚さの金属層の場合、１
５μｍ）する必要があり、バイア（via）の金属とのオ
ーバラップも大きくなる。これらの要望に合うような金
属層は、ＩＣのロジック領域に於いては役に立たない。
そのような最小ライン幅及び間隔では、単位面積当たり
のインターコネクト数が少なくなりすぎ、またピッチが
大きくなりすぎるため、高密度実装を実現することがで
きないからである。
【０００５】金属抵抗は、パワーＩＣの設計に於いて、
特に以下の２つの領域に影響を与える。即ち（１）デバ
イス間及びダイのエッジに沿って配線されたバス、
（２）所与のラテラルパワーデバイス内の導電性フィン
ガ（conductive fingers）に影響を与える。デバイス間
を結ぶバスに於いて、金属は直列に接続された抵抗素子
として働く。全抵抗に対しそれが寄与する程度は、その
シート抵抗×スクエア数として計算される。例えば、図
１に示すような三相プッシュプルモータドライバについ
て考えてみる。このドライバは６個のＭＯＳＦＥＴを含
んでおり、その内３つは高電位側に、３つは低電位側に
ある。３つの低電位側ＭＯＳＦＥＴ（ＡLSS、ＢLSS、Ｃ
LSS）はＩＣのグランドパッド（ground pad）に低抵抗
接続されなければならず、同様に、高電位側の３つのデ
バイス（ＡHSS、ＢHSS、ＣHSS）は、ＶDDパッドにつな
がった低抵抗の共通バスに接続されなければならない。
各相は、出力パット（Ａout、Ｂout、Ｃout）を有して
おり、それらはこの図では、模式的に、高電位側ＭＯＳ
ＦＥＴと低電位側ＭＯＳＦＥＴの間の共通ノードに位置
するものとして示されている。従って、この場合、少な
くとも５つのパワーパッド（power pad）が必要であ
る。都合の悪いことに、出力パッドは図２に示されてい
るようにダイ（die）の中心に配置することはできな
い。“深い”ボンディングワイヤ、即ち、ダイのエッジ
（リードフレームが配置されている）からダイの中央部
へと伸びるボンディングワイヤは通常禁止されている。
“深い”ボンディングワイヤがダイの表面や他のボンデ
ィングワイヤとショートするリスクは大きすぎる。別の
リスクとして、ワイヤがたるんで“スクライブストリー
ト（scribe street）”に接触することにより生じるグ
ランドとのショート（“ワイヤウォッシュ（wire was
h）”と呼ばれている）もある。薄い表面実装パッケー
ジでは、プラスチックパッケージの上部から深いボンデ
ィングワイヤが突き出ることもあり得る。また、一つの
ボンディングワイヤによって５０ｍΩ以上の抵抗が生じ
ることもある。これらの理由のため、ＩＣ中のボンディ
ングパッドは、通常、ダイのエッジ付近に配置しなけれ
ばならない。
【０００６】更に例を続ける。図３に示されているよう
に、出力パットがダイのエッジ付近に位置するようにプ
ッシュプルステージ（push-pull stage）を並べ替える
と、グランド及びＶDDバスラインの長さが増加して抵抗
が増す。結局、パットの数を増加（５個から少なくとも
７個）することなく、ＶDD、グランド及び出力の接続に
於いて抵抗を十分小さくできるようなレイアウトはな
い。
【０００７】デバイス内の金属の抵抗に対する影響はよ
り複雑である。図４は、ボンディングワイヤ抵抗
Ｒwire、ひとまとめにされたメタルフィンガ（metal fi
nger）抵抗Ｒmetal、及びＭＯＳＦＥＴチャネル抵抗を
有する理想化されたＭＯＳＦＥＴのモデルを図示してい
る。しかし、図５を参照すると、フィンガ抵抗を“ひと
まとめ”にできるという仮定は適切ではないということ
がわかる。図５に於いて、ＭＯＳＦＥＴ ＭA〜ＭFは、
ドレインフィンガ（drain finger）Ｄとソースフィンガ
（source finger）Ｓとの間に並列に接続されている。
ドレインフィンガＤは１ｄ〜５ｄの符号が付された５つ
のスクエアを含んでおり、ソースフィンガＳは１ｓ〜５
ｓの符号が付された５つのスクエアを含んでいる。
【０００８】ＭＯＳＦＥＴ ＭA〜ＭFが全て同じ電流を
流していると仮定してみる。ソース側の金属スクエア５
ｓは、６個のＭＯＳＦＥＴを流れる全電流を担わなけれ
ばならないことに気付くだろう。ドレイン側のスクエア
５ｄは、ＭＯＳＦＥＴ ＭFの電流だけを流せばよい。
それに対し、スクエア１ｄは全電流を担わなければなら
ない。ドレイン側のスクエア１ｄとソース側のスクエア
５ｓを流れる電流が他より大きいため、これらのスクエ
アに於ける電圧降下は、他のスクエアに於ける電圧降下
よりも大きい。等価回路を図６に示す。この図では、ス
クエア１ｄ〜５ｄ及び１ｓ〜５ｓによって表されていた
分布抵抗（distributed resistances）は、個々のＭＯ
ＳＦＥＴとＭＯＳＦＥＴの間に示されている。このよう
に抵抗が分布していることにより、ＭＯＳＦＥＴが単純
に並列に接続されていると考えたり、それらを流れる電
流が均一であると考えたりすることはできない。結局、
このようなネットワークの等価抵抗は、ＭＯＳＦＥＴの
並列抵抗に、ひとまとめにされたメタルフィンガ抵抗を
加えるといった単純なモデルによるものより大きくな
る。
【０００９】図７は、既知の電流Ｉがネットワークに流
されているときの、ソースフィンガＳに沿った電圧の降
下（Ｖsource）と、ドレインフィンガＤに沿った電圧の
降下（Ｖdrain）を示している。予測されるように、大
きな電圧降下がソースフィンガＳの一端とドレインフィ
ンガＤの他端に於いて発生する。各フィンガに沿った電
圧は、より多くのＭＯＳＦＥＴがフィンガに電流を供給
するにつれ放物線状に変化する。ＶsourceとＶdrainの
非線形な変化を仮定すると、所与のＭＯＳＦＥＴの両端
にかかる電圧は、その点に於けるドレインフィンガとソ
ースフィンガの電位差（Ｖdrain−Ｖsource）となる。
両端に於いては、ＭＯＳＦＥＴ（ＭA及びＭF）の両端に
かかる電圧が端子（供給）電圧（ＶDD）に対し比較的大
きな値となることに注意されたい。中央に近づくにつれ
フィンガでの電圧降下が大きくなり、ＭＯＳＦＥＴ Ｍ
C及びＭDに於いてＭＯＳＦＥＴの両端の電圧は最小とな
る。どのＭＯＳＦＥＴに於いても飽和が発生しないぐら
い電流密度が十分小さいと仮定すると、各ＭＯＳＦＥＴ
は線形抵抗と考えることができる。従って、あるＭＯＳ
ＦＥＴを流れる電流は、そのＭＯＳＦＥＴの両端にかか
る電圧をＶdsで表し、そのＭＯＳＦＥＴの抵抗をＲdsで
表すと、Ｖds／Ｒdsと表すことができる。
【００１０】図８の曲線Ｃ1は、ＭＯＳＦＥＴ ＭA〜Ｍ
Fの各々の両端の電圧Ｖdsを図示したものである。図８
から明らかなように、フィンガの中央部のＭＯＳＦＥＴ
ＭC及びＭDを流れる電流は、フィンガの両端のＭＯＳ
ＦＥＴを流れる電流より小さい。従って、これらのＭＯ
ＳＦＥＴは、より端に配置されたＭＯＳＦＥＴよりも高
い抵抗を有しているかのように振る舞う。フィンガをよ
り長くすると、あまり多くの電流を担わない中央部のセ
ルの数が増え、ダイの所与の領域に対する等価抵抗が増
大する。従って、ＭＯＳＦＥＴの電流飽和やゲートバイ
アス等の影響がなくても、メタルフィンガ抵抗のため、
フィンガが長くなることによって、デバイスのトータル
の抵抗は非線形に増加する。図８には、寄生抵抗がない
理想的な場合に対するＭＯＳＦＥＴ ＭA〜ＭFの各々の
両端の電圧降下（曲線Ｃ3）、及び図４に示されている
ように抵抗をひとまとめにしてモデル化した場合に対す
るＭＯＳＦＥＴ ＭA〜ＭFの各々の両端の電圧降下（曲
線Ｃ2）も併せて示した。
【００１１】外部回路の状態によってゲートとソースパ
ットの間の電圧が増加していくと、まずフィンガの両端
のデバイスが電流飽和状態となり、フィンガのより中央
寄りのセルの電流負荷が増加する。後者のセルは、電流
が各ＭＯＳＦＥＴに均一に流れる場合に比べてより早く
飽和状態となり、その影響は次々と続いていく。この現
象は、フィンガ抵抗に関する第２の問題を提示する。即
ち、電流が不均一なことにより、個々のＭＯＳＦＥＴの
飽和が早まって線形動作領域が狭まると共に、金属フィ
ンガＳ及びＤに沿った電力分布が不均一となる。
【００１２】更に、フィンガＳに沿って分布する抵抗に
より、フィンガの端部（ＭＯＳＦＥＴ ＭA）に於ける
電圧が増加し、それによってゲートドライブレベルが低
下する。デバイスがゲートパッドから離れる程、ゲート
ドライブに於ける低下も大きくなる。ゲートドライブ電
圧（Ｖgs）がより小さくなるということは、ＭＯＳＦＥ
Ｔがより高い抵抗を有し、より早く飽和するということ
を意味する。
【００１３】従来技術では、エレクトロマイグレーショ
ン（electromigration）、即ち、アルミニウムのような
柔らかい金属に於ける高電流密度から生じる信頼性の問
題、を避けるため三角形またはくさび形のバスが用いら
れている。これによって、所与のバスまたはフィンガに
沿ったＭＯＳＦＥＴ間の電圧降下が均等化されやすくな
る（即ち、バスの断面積がパットに向かって増加する）
が、三角形のバスによってレイアウト上の制約が生じる
ため、今日の高密度実装技術には合わなくなっている。
更に、図９に示されている櫛歯状に互い違いに配列され
たバスレイアウトのように、バスの抵抗の問題は二次元
的である。即ち、金属は、フィンガに沿った（ダイのエ
ッジに垂直な方向）抵抗に影響するだけでなく、ダイの
エッジに沿った金属ソースバス及びドレインバスに於い
ても分布抵抗として影響を与える。バスを三角形状にす
る試みは無駄な領域を発生させ、解消しようと意図した
分布抵抗の問題よりもより悪い影響を与える結果となる
だろう。
【００１４】図１０は、直線的なグリッド状に形成され
た高密度実装セルアレイを図示している。このパターン
の利点のいくつかは、米国特許第５，４１２，２３９号
明細書に述べられている。この特許明細書は本出願に引
証として加えられる。ポリシリコンゲートは“クッキー
型”のように形成されている（即ちアレイ状に並べられ
た開孔が設けられたシート状に形成されている）。ソー
スコンタクトとドレインコンタクトが、交互にこれらの
開口を通って延在している（ソースに対して符号Ｓを、
ドレインに対して符号Ｄを付した）。図１１に示されて
いるように、第１金属層のトレースは、同じタイプ（ド
レインまたはソース）のコンタクトを結ぶように対角線
方向（斜め）に配列されている。ここでもまた、Ｓはソ
ースの金属トレースを示し、Ｄはドレインの金属トレー
スを示す。図１２に示されているように、第２金属層に
は、櫛歯状にかみ合わされれたフィンガが含まれてお
り、それらはセルに対し平行なパターンに配列されてい
る。これらのフィンガは一つ置きに、下に位置するソー
スまたはドレインセルにバイアを介して接続されてい
る。即ち、第１金属層と第２金属層の間のバイアによる
接続は、交互に“ストライプ”状になされる。ドレイン
ストライプの下には、“ドレイン”第１金属バスへのバ
イアのみが含まれる（図１１の中央領域に示されてい
る）。中央領域の第１金属層のソースバス内の電流は、
一番近い第２金属層のソースバスの下のバイアへと横向
きに流れなければならない。
【００１５】従って、必要とされているのは、横方向分
布抵抗の値が小さく、ＩＣパワーデバイスに於いて大き
な電流を流すことのできる手段である。そのような技術
は、ポリシリコンゲートと第１金属層の幾何学的配置に
関する制約ができるだけ少なく、所与の領域に於ける抵
抗ができるだけ小さくなるように、それらが最適化可能
となっているべきである。更に、金属の階段状部（meta
l steps）に形成されたパッシベーション層にクラック
が入らないように、パッシベーション層で覆われる金属
を極端に厚くすることは避けなければならない。このよ
うなクラックにより信頼性に問題が生じることがある。
【００１６】
【発明が解決しようとする課題】従って、本発明の主な
目的は、内部バスその他の導電経路の抵抗が小さい集積
回路ダイ（ＩＣダイ）及びその製造方法を提供すること
である。
【００１７】
【課題を解決するための手段】本発明によると、金属ス
トラップ層がＩＣダイ内のバスその他の導電経路の表面
に形成される。金属ストラップ層はダイ内においてパッ
シベーション層によって覆われておらず、むしろパッシ
ベーション層はストラップ層の側縁に接しているとよ
い。
【００１８】好適実施例では、金属ストラップ層は、バ
スその他の導電経路に無電解めっきされた（electroles
sly plated）比較的厚いニッケル層を含む。バスはアル
ミニウム層から形成することができる。アルミニウム層
は、アルミニウムシリコンやアルミニウム銅シリコンを
含むことができる。パッシベーション層が金属ストラッ
プ層を覆っていないため、金属ストラップ層の厚さを、
例えば２０乃至３０μｍに増加することができ、しかも
パッシベーション層にクラックを発生させることもな
い。
【００１９】このような構成を形成するための方法で
は、パッシベーション層をエッチングして、バスその他
の導電経路上に長手方向のチャネルまたは溝を形成す
る。好適実施例では、亜鉛、チタン、または白金のよう
な金属からなる接着層をめっきまたは成膜することによ
って、バスとのコンタクトを改善する。続いて、その薄
膜上に、好ましくは無電解めっきによって金属ストラッ
プ層を形成する。この金属ストラップ層の上に、更に別
の金属層（例えば、金または銀の層）を形成することも
できる。金属ストラップ層を金や銀の薄い金属層で覆う
ことにより、特殊な技術を用いることなく従来のワイヤ
ボンディングによって金属ストラップ層をダイのエッジ
に直結することができる。
【００２０】別の実施例では、厚いニッケル層の代わり
に厚い金の層を用いてもよい。これによって、この厚い
金の層にボンディングワイヤを直接接合することができ
る。
【００２１】金属ストラップ層は、その下に位置するバ
スその他の導電経路の抵抗を実質的に除去し、インター
コネクトのシート抵抗を従来のインターコネクト構成に
較べてファクタ５乃至３０も低減する。“深い”ボンデ
ィング、即ちダイの内部にまで延びる長いワイヤボンデ
ィングも不要となる。
【００２２】バスまたはフィンガ上の金属ストラップ層
は、１または複数の金属層を含む任意のＩＣで、抵抗を
小さくするのに用いることができるが、パワーＩＣ内に
ロジックまたは制御回路と共に一体に形成されるラテラ
ルパワーデバイスのオン状態抵抗を小さくするのに特に
有用である。このようなＩＣは、パッシベーション層で
覆われた従来の金属バスと、上に金属ストラップ層が形
成されたバスの両方を含み得る。上に金属ストラップ層
が形成されたバスは通常に比べ幾分広い間隔を必要とす
るが、他のバスは従来と同じ間隔でよいため、実装密度
を低下させることなく、大電流を流すことのできるバス
をサブミクロンオーダのインターコネクトに混ぜること
ができる。ダイのエッジに位置するバス上に金属ストラ
ップ層を形成することにより、これらのバスに分布した
抵抗を大幅に小さくすることができ、しかも使用される
ワイヤボンドが多くなり過ぎることもない。
【００２３】
【発明の実施の形態】図１３は、金属ストラップ層６１
が上に形成された導電性金属層６０の上面図である。こ
の金属層６０は、バス６０Ｈから延在する導電性ライン
６０Ａ、６０Ｃ、及び６０Ｅと、バス６０Ｇから延在す
る導電性ライン６０Ｂ、６０Ｄ、及び６０Ｆを含んでい
る。導電性ライン６０Ａ〜６０Ｆは、櫛歯状に交互にか
み合わされたフィンガの形態に配列されている。ワイヤ
６２がボンディング位置６２Ｂに於いてバス６０Ｇに接
合され、ワイヤ６３がボンディング位置６３Ｂに於いて
バス６０Ｈに接合されている。
【００２４】図１４は、図１３のライン１４−１４に於
ける断面図を示している。この断面図にはライン６０Ｄ
及び６０Ｅが含まれている。これらの下方には、シリコ
ン基板６４が位置しており、その上には酸化膜６５が形
成されている。ライン６０Ｄ及び６０Ｅによって表され
ている金属層６０は、酸化膜６５の上に形成されてい
る。パッシベーション層６６が酸化膜６５の上に形成さ
れており、ライン６０Ｄ及び６０Ｅのエッジを覆ってい
る。金属ストラップ層６１には金属ストラップ６１Ａ及
び６１Ｄが含まれ、それらはそれぞれ導電性ライン６０
Ｄ及び６０Ｅの上に位置している。金属ストラップ層６
１は、パッシベーション層６６によって覆われおらず、
パッシベーション層６６は、例えばストラップ６１Ａの
側縁６１Ａａ及び６１Ａｂに接している。ストラップ６
１Ａ及び６１Ｂはパッシベーション層６６に形成された
縦方向の溝内に形成されている。この実施例では、金属
ストラップ層６１は、ニッケル層６７、薄い亜鉛層６
８、及び薄い金の層６９を含んでいる。亜鉛層６８はラ
イン６０Ｄ及び６０Ｅ上に形成されており、金属層６０
とニッケル層６７の間の接着を強める働きをしている。
金の層６９は、ワイヤボンディングが容易になるよう
に、ニッケル層６７の上及び側面に形成されている。
【００２５】図１３及び図１４に於いて、金属層６０
は、例えば、第２金属層である。その下に位置する第１
金属層は示されていない。
【００２６】図１５は、導電性ライン７０Ａ〜７０Ｇを
含む第１金属層７０を示した断面図である。導電性ライ
ン７０Ａ〜７０Ｇは、例えば、図１１に示したような対
角線方向のバスのように配列されていてもよい。別の方
法として、これらのラインを互い違いに櫛歯パターンに
配列することもできる。第２金属層７１は、バス７１Ａ
及び７１Ｂを含んでいる。バス７１Ａはバイアによって
ライン７０Ａ及び７０Ｃに接続され、バス７１Ｂはライ
ン７０Ｄ及び７０Ｆに接続されている。金属ストラップ
層７２は、バス７１Ａ及び７１Ｂの上面にめっきにより
形成されている。図１５には、第１金属層の比較的細か
いラインピッチと、第２金属層のバスの大きなピッチが
どのようにして組み合わされているかが示されている。
本発明による構造では、第１金属層のラインのピッチ
は、パワーバス配線ルール（powerbusing rules）から
完全に切り離されている。第１金属層のラインには、第
２金属層の金属ストラップが関与するようなデザイン上
の制約はない。第２金属層のラインが広いライン幅で形
成されているところにのみ厚い金属層を形成して抵抗を
小さくすることができるため、ライン間の間隔が狭い薄
い第２金属層を用いることもできる。
【００２７】金属ストラップ層６１の形成プロセスを以
下に説明する。このプロセスは、パッシベーション層６
６が形成された後から始まる。
【００２８】１．パッシベーション層６６にパッド用開
口を形成するために用いたのと同じマスクを用いて、ラ
イン６０Ｄ上に金属ストラップ６１Ａの位置を、ライン
６０Ｅ上にライン６１Ｂの位置を画定する。 ２．パッシベーション層６６をウェットケミカルエッチ
ングまたはドライエッチングによりエッチングし、ライ
ン６０Ｄ及び６０Ｅ上に縦方向の溝を形成する。例え
ば、反応性イオンエッチング（ＲＩＥ）を用いることが
できる。 ３．ライン６０Ｄ及び６０Ｅの露出された面にトリクロ
ロエタン（ＴＣＡ）を施して脱脂し、直後にフッ化水素
酸（ＨＦ）を用いて露出面に形成された酸化物をエッチ
ングする。 ４．亜鉛酸塩溶液を用いて無電解めっきにより亜鉛薄膜
を形成し、形成された亜鉛膜を硫酸によってエッチバッ
ク（etch back）する。滑らかで均一な亜鉛層を形成す
るべく、この過程を数回繰り返す。その結果、好ましく
は単層である亜鉛層６８を形成する。 ５．ニッケル層６７をニッケル次リン酸塩（hypophosph
ate nichel）溶液を用いた無電解めっきにより形成し、
約１２乃至２５μｍの厚さにする。 ６．ニッケル層６７の露出面を水洗する。 ７．ウェハを金の溶液に浸け、ニッケル層６７上に厚さ
０．１乃至０．３μｍの金の薄層を形成する。 ８．金の薄層を塩化水素酸によって洗浄する。 ９．自触媒作用を有するシアン化物／金溶液を用いて、
金の薄層上に更に金を無電解めっきし、金の層６９を形
成する。 １０．仕上げに水で洗浄する。ダイアタッチ後、好まし
くはダイのエッジ付近に於いて、露出されている金にワ
イヤをボンディングする。金またはアルミニウムワイヤ
を用いることができる。
【００２９】このプロセスに関する更なる情報は、Lawr
ence Duraniによる“Engineering Handbook, 4th Ed.,
pg.438”に記載されている。この文献は、引証として本
出願に加えられる。
【００３０】別のプロセスでは、パッシベーション層を
マスクしてエッチングした後、薄いチタン層を形成す
る。続いて、このチタン層を、上記の過程２でパッシベ
ーション層に形成された開口より僅かに大きいサイズに
なるように、マスクしエッチングする（即ち、チタン層
はパッシベーション層と僅かにオーバラップする）。チ
タン層の上に金めっきをしても良く、あるいはニッケル
中間層を最初に形成しても良い。上記オーバラップによ
って、金属層６０が後のエッチングその他の処理によっ
て損傷されるのを防ぐことができる。
【００３１】図１６及び図１７は、ラテラルパワーデバ
イス内の分布抵抗をできるだけ小さくするため、本発明
による金属ストラップ層がどのように用いられているか
を示した図である。図１６は、図１７の平面図のライン
１６−１６に於ける断面図である。図１７には、櫛歯状
に交互にかみ合ったドレイン金属ストラップ７５とソー
ス金属ストラップ７８が示されている。ドレイン金属ス
トラップ７５の下には、第２金属バス７６Ａ（ハッチン
グされたライン）及び第１金属バス７７Ａが配置されて
いる。ソース金属ストラップ７８の下には、第２金属パ
ス７６Ｂ（ハッチングされたライン）及び第１金属バス
７７Ｂが配置されている。図１７内の点は、第１金属層
と第２金属層の間のバイアを表している。
【００３２】図１６はラテラルパワーデバイスの構造を
示している。電流は、ドレイン金属ストラップ７５から
バス７６Ａ及び７７Ａ、Ｎ＋シンカー（sinker）７０、
Ｎ＋埋込み層７１、Ｎエピタキシャル領域７２を通った
後、更に各Ｐボディ領域７３Ａ〜７３Ｆのチャネル領域
を通って流れる。チャネル領域の導通／非導通は、ゲー
ト７４Ａ〜７４Ｄによって制御される。Ｐボディ領域７
３Ａ〜７３Ｆのチャネル領域を流れた電流は、Ｎ＋領域
（符号なし）、バス７７Ｂ及び７６Ｂを通って、バス７
６Ｂに接続されたソース金属ストラップ７８へと流れ
る。バス７７Ａと７７Ｂは第１金属層の一部であり、バ
ス７６Ａと７６Ｂは第２金属層の一部である。これは
“準バーチカル（quasi-vertical）”または“アップド
レイン準バーチカル（up-drain quasi-vertical）”Ｄ
ＭＯＳデバイスであり、６０ＶパワーＩＣでは良く知ら
れている。準バーチカルデバイスでは、電流は埋込み層
へと垂直に流れ最終的に表面へ戻ってくるが、上面のバ
ス内に於ける電流の流れは概ね横方向である。この意味
において、準バーチカルパワーＭＯＳＦＥＴは“ラテラ
ル”デバイスである。
【００３３】第２金属層（パス７６Ａ及び７６Ｂ）は第
１金属層（パス７７Ａ及び７７Ｂ）に、それらの間に位
置する誘電体層内のバイアを介して接続されている。第
１金属層は、バス７７Ｂのような比較的幅の広いバス
と、バス７７Ａのような比較的幅の狭いバスを含んでい
る。比較的幅の広いバスは、ＭＯＳＦＥＴのソース／ボ
ディ領域（Ｐボディ領域７３Ａ〜７３Ｆ）に接続され、
比較的幅の狭いバスはドレイン（Ｎ＋シンカー７０及び
埋込み層７１）に接続されている。一方、第２金属層
（バス７６Ａ及び７６Ｂ）のピッチは、ソースとドレイ
ンラインの間でより均一になっている。パッシベーショ
ン層７９は、バス７６Ａ及び７６Ｂの中央領域の溝部分
を除いて、第２金属層上に形成されている。金属ストラ
ップ７５及び７８は上述したように形成されており、こ
れらのストラップには、亜鉛、ニッケル、及び金の層が
含まれている。
【００３４】図１８〜図１９は、図１６及び図１７に示
したようなデバイスの製造方法を順に示している。図１
８に示されているように、まずＰ基板（P-sub）８０に
約５×１０14cm-2の濃度でボロンイオンを注入し、Ｐ埋
込み層８１が配置されるＰ＋領域を形成する。同様にア
ンチモンを注入して、Ｎ＋埋込み層７１が配置されるＮ
＋領域を形成する。Ｐ基板８０は、例えば４Ωcmの抵抗
率を有する。Ｎエピタキシャル層（N-epi）７２を基板
８０の上面に形成し、０．３乃至１０Ωcmの抵抗率を有
し、２乃至１５μｍの厚さとなるようにする。抵抗率が
約２Ωcmで、厚さが５乃至８μｍであると特に好まし
い。続いて、高濃度Ｐ＋シンカーを形成し、上方に拡散
しているＰ＋領域と重なるように拡散してＰ埋込み層
（PBL）８１とＰ隔離領域（ＰISO）８２を形成する。同
様に、高濃度Ｎ＋シンカーを形成し、上方に拡散してい
るＮ＋領域と重なるように拡散してＮ＋埋込み層（NB
L）７１とＮ＋シンカー７０を形成する。別の領域（図
示せず）に於いて、従来のＣＭＯＳデバイスの形成が容
易になるように、Ｐウェル拡散領域及び厚いＬＯＣＯＳ
フィールド酸化膜を形成してもよい。
【００３５】図１９を参照されたい。ゲート酸化膜８
３、ポリシリコン層を形成した後、ドーピング及びエッ
チングを行いポリシリコンゲート８４を形成する。続い
て、Ｐボディ領域８５Ａ及び８５Ｂに不純物を注入して
（例えば１乃至１０×１０13cm-2の濃度でボロンを注
入）、０．９乃至４μｍの深さとなるように拡散させ
る。Ｐボディ領域８５Ａ及び８５Ｂは、ゲート８４と自
己整合する。Ｐボディ領域８５Ａ及び８５Ｂは、ゲート
８４によって囲われた個々の“島”としてもよく、ある
いはゲート８４の各側に長寸のストライプ状に形成して
もよい。
【００３６】次に、図２０に示されているように、マス
クを通してＮ＋及びＰ＋をそれぞれ５×１０15cm-2、９
×１０13cm-2の濃度で導入し、Ｐ＋及びＮ＋コンタクト
領域を形成する。
【００３７】続いて、図２１に示されているように、表
面の酸化膜をマスクしエッチングして、Ｎ＋ドレイン
と、Ｎ＋／Ｐ＋ソース／ボディ領域へのコンタクトを形
成する。続いて、アルミニウム銅シリコン（例えば、９
６％、２％、２％）をスパッタリングし、マスクし、エ
ッチングしてバス７７Ａ及び７７Ｂを形成する。ＬＴＯ
（低温酸化）ガラスなどからなる中間誘電体層を形成し
た後、バス７７Ａ及び７７Ｂへのバイア用の開口をあ
け、バス７６Ａ及び７６Ｂを含む第２金属層を厚さ０．
６乃至４μｍとなるように形成する。０．８乃至１μｍ
の厚さがより好ましい。続いて、窒化物またはガラスか
らなるパッシベーション層７９を形成し、マスクして金
属ストラップ７５及び７８が形成されるべき場所に溝を
形成する。
【００３８】図２２〜図２６は、図１０〜図１２に示し
たような種類のクローズドセルラテラルデバイスに於い
て、本発明がどのように用いられるかを説明するための
図である。図２２は、ソースとドレインが交互に配置さ
れた複数のセルを表した“修正が加えられた”断面図で
ある。各セルは、ＰＮ接合部の電界の大きさを制限する
ため低濃度ドーピング領域（Ｎ−）を有している。これ
らのセルは、Ｐエピタキシャル層（P-epi）に形成され
ている。第１金属層は、図２３の部分的に破砕された上
面図に示されているように斜めに配列された導電性ライ
ン１００Ａ〜１００Ｆを含んでいる。第２金属層はドレ
インバス１０１Ａとソースバス１０１Ｂを含んでいる。
第２金属層には、図２３に示されているように、櫛歯状
に交互に配列された他のソース及びドレインバスも含ま
れる。
【００３９】図２２には“修正”が加えられており、こ
の図では、バス１０１Ａ及び１０１Ｂとライン１００Ａ
〜１００Ｆの間のバイアが、ライン１００Ａ〜１００Ｆ
から個々のソース及びドレイン領域への金属コンタクト
と同じ断面内に示されている。バス１０１Ａ及び１０１
Ｂとライン１００Ａ〜１００Ｆとの間のバイアが黒く塗
られている図２３に示されているように、図２２に加え
られた修正は実際と異なるものである。このことは、図
２４の詳細な上面図により明確に示されている。また、
図２５及び図２６（それぞれ、図２４のライン２５−２
５、ライン２６−２６についての断面図）にも見ること
ができる。
【００４０】バス１０１Ａ及び１０１Ｂの上面に接する
ように、本発明による金属ストラップ１０２Ａ及び１０
２Ｂが設けられている。このような構造により、バス１
０２Ａ及び１０２Ｂ上の任意の点と同じバス上の他の点
（例えば、ボンディングワイヤ接続）との間の抵抗は非
常に小さくなっている。
【００４１】図２７〜図３０は、図２２及び図２３に示
したような種類のデバイスの製造プロセスを示したもの
である。このようなデバイスのあるものはＮチャネルデ
バイスであり、またあるものはＰチャネルデバイスであ
る。図２２の断面図及び図２３では、Ｐチャネルデバイ
スはＮウェル領域内に形成され、Ｎチャネルデバイスは
Ｐエピタキシャル層内に形成されている。所望に応じ
て、Ｐエピタキシャル層内にＰウェルを含ませることも
できる。
【００４２】このプロセスは、Ｐ基板１１０（抵抗率２
乃至２０Ωcm）にＮ型ドーパントを１乃至５×１０15cm
-2の濃度で注入することから始まる。続いて、Ｐエピタ
キシャル層１１１をＰ基板１１０の上面に成長させ、更
に拡散によって、Ｎ埋込み層１１２をＰ基板１１０とＰ
エピタキシャル層１１１の接合部に形成する。続いてＮ
型ドーパントをＰエピタキシャル層１１１の上面に注入
し、Ｐチャネルデバイス用のＮウェル１１３を形成す
る。同様にＰ型ドーパントを注入してＰウェル１１４を
形成することができる。結果として得られる構造を、Ｎ
チャネルデバイスに対し、図２７に示す。
【００４３】図２８に示されているように、Ｐエピタキ
シャル層１１１の上面に、ＬＯＣＯＳ酸化領域１１５Ａ
〜１１５Ｄを形成する。続いて、厚さ１００乃至２００
０Å（より好ましくは、１７５乃至４００Å）のゲート
酸化膜を成膜した後、ポリシリコン層を形成し、ドーピ
ングし、エッチングしてゲート１１６Ａ〜１１６Ｄを形
成する。
【００４４】図２９に示されているように、Ｎウェル１
１３内にＰ＋領域を、Ｐウェル１１４内にＮ＋領域を形
成する。Ｎウェル１１３内のＰ＋領域はゲート１１６Ａ
と１１６Ｂに対し自己整合し、パワーＰＭＯＳデバイス
用のソース及びドレイン拡散領域を形成する。Ｐウェル
１１４では、フォトレジストマスクを用いてＮ＋領域を
ゲート１１６Ｃ及び１１６Ｄから１乃至２μｍ離隔して
保持し、ブランケットＮ−ドリフト注入（blanket N- d
rift implant）によって、低濃度にドーピングされたド
レイン（lightly doped drain：ＬＤＤ）構造を形成す
る。即ち、パワーＮＭＯＳデバイスのソース及びドレイ
ン拡散領域を形成するＮ＋及びＮ−領域の複合構造を形
成する。別の方法として、Ｎ＋領域がポリシリコンゲー
トに接するようにし、ドリフト（Ｎ−）領域を除去して
も良い。別のバージョンとして、Ｎ−ドリフト注入を、
ポリシリコンゲート上に酸化物からなるサイドウォール
スペーサ（siewall spacer）を形成する前に行うことも
できる。注入されたＮ＋はサイドウォール酸化物によっ
てゲートから離隔するように保たれ、ソースとドレイン
の両方に０．２５μｍの長さのドリフト領域が形成され
る。更に、Ｎ＋コンタクト領域１１７ＡをＮウェル１１
３内に形成し、Ｐ＋コンタクト領域１１７ＢをＰウェル
１１４内に形成する。
【００４５】図３０は第１金属層を示している。この層
には対角線方向のパス１１８Ａ〜１１８Ｆが含まれる。
それらの各々をバイアを介してＰ＋またはドリフトされ
たＮ＋領域の一つに接続する。更に別の対角線方向バス
１１８ＧをＮウェル１１３内のＮ＋コンタクト領域に、
１１８ＨをＰウェル１１４内のＰ＋コンタクト領域に接
続する。
【００４６】第２金属層はバス１１９Ａ及び１１９Ｂを
含んでおり、それらは図２３に示されているように櫛歯
状に互いにかみ合っている。もしＰＭＯＳ及びＮＭＯＳ
デバイスの全体が全て図示されたなら、第２金属層内の
第２パスがＰＭＯＳデバイス内のライン１１８Ｂにも、
ＮＭＯＳデバイス内のライン１１８Ｅにも接続されてい
る様子が示されるだろう。その後、金属ストラップ（図
３０内には示されていない）をバス１１９Ａ及び１１９
Ｂの上面にめっきすることにより形成する。
【００４７】図３１は、同じような、相補的な一対のデ
バイスの断面図であるが、各ウェル内にはより多くのセ
ルが含まれ、金属ストラップ１２０Ａ〜１２０Ｄがそれ
ぞれバス１２１Ａ〜１２１Ｄの上面に形成されている様
子が示されている。
【００４８】図３２〜図３６は、本発明を適用すること
のできる他のいくつかのデバイスを示している。図３２
は、Ｐウェル内に形成された従来のＮＭＯＳデバイスを
示している。図３３に示されているデバイスも同様のデ
バイスだが、サイドウォールスペーサが使用されてお
り、Ｎ＋領域に隣接して低濃度にドーピングされた短い
（例えば０．２μｍ）Ｎドリフト領域（Ｎ−）が形成さ
れている点が異なる。低濃度にドーピングされたドレイ
ン（lightly doped drain：ＬＤＤ）の形成方法や目的
については、“Wolf, Silicon Processing For The VLS
I Era, Vol.2, Lattice Press (1990), pp.354-360”に
記載されている。この文献は引証として本出願に加えら
れる。図３４は、各ソースセル内にＮ＋／Ｐ＋ソース／
ボディショートを有するパワーＮＭＯＳデバイスを示し
ている。図３５は、Ｐエピタキシャル層に形成されたラ
テラルデバイスを図示しており、ここでは二重拡散され
た（double-diffused）Ｐボディ領域が用いられてチャ
ネルのパンチスルー（punchthrough）が防がれており、
注入されたＮドリフト領域がある電圧（例えば６０Ｖ）
に対して最適化されている。図３６は、図１６に示した
準バーチカルデバイスと等価なラテラルデバイスを示し
たものである。
【００４９】金属ストラップ層の幅が広すぎると、金属
ストラップ層は、図３８に示すような“サドル形”に形
成されやすい。ストラップの中央付近に於いて、めっき
溶液中の金属イオンが欠乏し易いからである。この問題
は、ストラップの幅を約２５μｍ以下に制限することに
よって軽減することができる。別の方法として、ストラ
ップを、図３９の上面図に示されているような複数の縦
方向セグメントに形成してもよい。それによって、セグ
メント間の“ジョイント部（joints）”を通って、金属
イオンがストラップの中央部分により多く到達するよう
にすることができる。この方法を用いると、バスの抵抗
は若干増加するが、金属ストラップ層が無い場合に較べ
れば、全体的な分布抵抗をずっと小さくすることができ
る。更に、金属ストラップをセグメント化することによ
り、厚い金属とその下のシリコンの間の温度膨張係数の
違いによる応力を減少させることができるという利点も
生じる。
【００５０】金属ストラップ層と従来のワイヤボンディ
ングを用いた本発明は、他のタイプのラテラルパワーデ
バイスにも用いることができる。更に、本発明はパワー
デバイスに限定されるものではない。ＩＣ内のメインバ
スでも、分布抵抗が小さくなることには利点があるだろ
う。例えば、図３７に示されているＩＣに於いて、グラ
ンドバス１４０が、約３０個の関連するスクエアを有し
ているとしよう。厚さ１μｍの第２金属層に対し抵抗は
１スクエア当たり約３０ｍΩであり、その合計は約１Ω
にもなる。３０μｍの厚さのニッケルと１μｍの厚さの
金がめっきされたバスを用いることにより、この抵抗を
１スクエア当たり１．８ｍΩ程度まで小さくし、全抵抗
を６０ｍΩ程度に低下させることができる。抵抗が小さ
くなることによって、効率が良くなり、ＣＭＯＳのラッ
チアップのリスクが小さくなり、“グランドハウンス
（通常動作中にグランドバスラインを流れる電流が変化
することによるバスラインの長さ方向に沿った電圧の変
化）”が低減され、大電流バッファ出力のスイッチング
波形が改善される。
【００５１】本発明を特定の実施例に基づいて説明して
きたが、これらの実施例は例示を目的としたものであっ
て限定することを意図したものではないことを理解され
たい。本発明の請求範囲は特許請求の範囲に記載され
る。特に、パッシベーション層を形成した後に、厚い単
層またはサンドイッチ構造の複数層の金属を用いて、ラ
テラルパワーデバイス内の薄い金属バスの抵抗を低下さ
せることは、特定の製造プロセスに本発明を限定するこ
とを意図したものではなく、その中には、任意の電気的
または無電解めっきプロセスまたは成膜プロセスが含ま
れる。
【図面の簡単な説明】
【図１】従来の三相プッシュプルモータドライバの回路
図である。
【図２】図１のモータドライバを含むＩＣダイのレイア
ウトの一例を示した図である。
【図３】図１のモータドライバを含むＩＣダイの別のレ
イアウトを示した図である。
【図４】ボンディングワイヤ抵抗、ひとまとめにされた
金属フィンガ抵抗、及びチャネル抵抗を含む理想化され
たＭＯＳＦＥＴを示した図である。
【図５】導電性フィンガとフィンガの間に並列に接続さ
れた従来のＭＯＳＦＥＴの構成を示した図である。
【図６】図５に示した構成の等化回路図である。
【図７】図５に示した導電性フィンガに沿った電圧を表
した図である。
【図８】図５に示したＭＯＳＦＥＴの各々の両端の電圧
を、抵抗がひとまとめにされたモデル及び寄生抵抗が全
くない場合のモデルに対する電圧と比較して表した図で
ある。
【図９】２つのバスが交互に櫛歯状にかみ合わされ配列
された構成を示した図である。
【図１０】ＭＯＳＦＥＴセルの直線的なアレイを示した
図である。
【図１１】ＭＯＳＦＥＴセルの直線的なアレイ上に配列
された第１金属層内のバスレイアウトを表した図であ
る。
【図１２】セルの直線的なアレイ上に配列された第２金
属層内のバスを表した図である。
【図１３】櫛歯状に交互にかみ合わされたフィンガを含
むバス構造の上面図である。
【図１４】図１３に示した隣接する２つのフィンガの断
面図である。
【図１５】第１金属層と第２金属層を含み、それらの上
に金属ストラップ層が設けられた構成を示している。
【図１６】本発明による金属ストラップ層を用いた準バ
ーチカル二重拡散ＭＯＳＦＥＴデバイスの断面図であ
る。
【図１７】図１６に示されているデバイスの上面図であ
る。
【図１８】図１６及び図１７に示されているようなデバ
イスの製造過程を示した図の一つである。
【図１９】図１６及び図１７に示されているようなデバ
イスの製造過程を示した図の一つである。
【図２０】図１６及び図１７に示されているようなデバ
イスの製造過程を示した図の一つである。
【図２１】図１６及び図１７に示されているようなデバ
イスの製造過程を示した図の一つである。
【図２２】本発明による金属ストラップを含むクローズ
ドセルラテラルデバイスの断面図である。
【図２３】図２２に示したデバイスと似たデバイスの上
面図である。
【図２４】図２２及び図２３に示したクローズドセルラ
テラルデバイスの詳細を示した図の一つである。
【図２５】図２２及び図２３に示したクローズドセルラ
テラルデバイスの詳細を示した図の一つである。
【図２６】図２２及び図２３に示したクローズドセルラ
テラルデバイスの詳細を示した図の一つである。
【図２７】図２２及び図２３に示されているようなデバ
イスの製造過程を示した図の一つである。
【図２８】図２２及び図２３に示されているようなデバ
イスの製造過程を示した図の一つである。
【図２９】図２２及び図２３に示されているようなデバ
イスの製造過程を示した図の一つである。
【図３０】図２２及び図２３に示されているようなデバ
イスの製造過程を示した図の一つである。
【図３１】図２２及び図２３に示したデバイスと似たデ
バイスの断面図であるが、各ウェルの中により多くのセ
ルが含まれている点が異なる。
【図３２】本発明の金属ストラップを含む従来のＮＭＯ
Ｓデバイスを示した図である。
【図３３】図３２に似ているが、Ｎドリフト領域がデバ
イスの各セル内のＮ＋領域に近接して形成されている点
が異なるデバイスを示した図である。
【図３４】ソースセルの各々においてソースとボディが
短絡されているパワーＮＭＯＳデバイスを示した図であ
る。
【図３５】二重拡散されたＰボディ領域とＮドリフト領
域とを含むラテラルデバイスを図示している。
【図３６】図１６に示した準バーチカルデバイスと等価
なラテラルデバイスを図示している。
【図３７】グランド及び電圧供給（ＶＤＤ）バス上に形
成された金属ストラップを含むノンパワーＩＣを示した
図である。
【図３８】比較的幅の広い、サドル形に形成された金属
ストラップの断面図である。
【図３９】セグメント化された金属ストラップを示した
図である。
【符号の説明】
１ｄ〜５ｄ スクエア １ｓ〜５ｓ スクエア ６０ 導電性金属層 ６０Ａ〜６０Ｆ 導電性ライン ６０Ｇ バス ６０Ｈ バス ６１ 金属ストラップ層 ６１Ａ、６１Ｄ 金属ストラップ ６１Ａａ、６１Ａｂ ストラップ６１Ａの側縁 ６２、６３ ワイヤ ６２Ｂ、６３Ｂ ボンディング位置 ６４ シリコン基板 ６５ 酸化膜 ６６ パッシベーション層 ６７ ニッケル層 ６８ 亜鉛層 ６９ 金の層 ７０ 第１金属層 ７０Ａ〜７０Ｇ 導電性ライン ７１ 第２金属層 ７１Ａ、７１Ｂ バス ７２ 金属ストラップ層 ７３Ａ〜７３Ｆ Ｐボディ領域 ７４Ａ〜７４Ｄ ゲート ７５ ドレイン金属ストラップ ７６Ａ、７６Ｂ 第２金属バス ７７Ａ、７７Ｂ 第１金属バス ７８ ソース金属ストラップ ７９ パッシベーション層 ８０ Ｐ基板（P-sub） ８１ Ｐ埋込み層 ８２ Ｐ隔離領域（ＰISO） ８３ ゲート酸化膜 ８４ ポリシリコンゲート ８５Ａ、８５Ｂ Ｐボディ領域 １００Ａ〜１００Ｆ 導電性ライン １０１Ａ ドレインバス １０１Ｂ ソースバス １０２Ａ、１０２Ｂ 金属ストラップ １１０ Ｐ基板 １１１ Ｐエピタキシャル層 １１２ Ｎ埋込み層 １１３ Ｎウェル １１４ Ｐウェル １１５Ａ〜１１５Ｄ ＬＯＣＯＳ酸化領域 １１６Ａ〜１１６Ｄ ゲート １１７Ａ Ｎ＋コンタクト領域 １１７Ｂ Ｐ＋コンタクト領域 １１８Ａ〜１１８Ｇ バス １１９Ａ、１１９Ｂ バス １２０Ａ〜１２０Ｄ 金属ストラップ １２１Ａ〜１２１Ｄ バス １４０ グランドバス ＡLSS、ＢLSS、ＣLSS、ＡHSS、ＢHSS、ＣHSS ＭＯＳＦ
ＥＴ Ａout、Ｂout、Ｃout 出力パット Ｄ ドレインフィンガ ＭA〜ＭF ＭＯＳＦＥＴ Ｒwire ボンディングワイヤ抵抗 Ｒmetal メタルフィンガ抵抗 Ｓ ソースフィンガ Ｖsource ソースフィンガＳ上の電圧 Ｖdrain ドレインフィンガＤ上の電圧 ＶDD 端子電圧（供給電圧）

Claims (57)

    【特許請求の範囲】
  1. 【請求項１】 集積回路ダイであって、 第１金属導電経路と、 前記第１金属導電経路の表面上に形成された第１金属ス
    トラップ層と、 当該ダイの表面上に横方向に延在するパッシベーション
    層とを含み、 前記第１金属導電経路と前記第１金属ストラップ層は、
    当該ダイについて概ね横方向に電流を流すためのもので
    あり、 前記第１金属ストラップ層が前記パッシベーション層を
    横切っていることを特徴とする集積回路ダイ。
  2. 【請求項２】 前記第１金属導電経路の側縁が前記第
    １金属ストラップ層の側縁を越えて横方向に延在してお
    り、前記パッシベーション層が前記第１金属導電経路の
    前記表面の一部を覆っていることを特徴とする請求項１
    に記載の集積回路ダイ。
  3. 【請求項３】 前記パッシベーション層が前記第１金
    属ストラップ層の前記側縁の一部に接していることを特
    徴とする請求項２に記載の集積回路ダイ。
  4. 【請求項４】 前記第１金属ストラップ層がニッケル
    の層を含んでいることを特徴とする請求項１に記載の集
    積回路ダイ。
  5. 【請求項５】 前記第１金属ストラップ層が前記第１
    金属導電経路と接触する接着層を含んでいることを特徴
    とする請求項１に記載の集積回路ダイ。
  6. 【請求項６】 前記接着層がチタンを含んでいること
    を特徴とする請求項５に記載の集積回路ダイ。
  7. 【請求項７】 前記第１金属ストラップ層が、該第１
    金属ストラップ層の上面を覆う表面層を含んでいること
    を特徴とする請求項１に記載の集積回路ダイ。
  8. 【請求項８】 前記表面層が金を含んでいることを特
    徴とする請求項７に記載の集積回路ダイ。
  9. 【請求項９】 前記第１金属導電経路が上面金属層に
    含まれ、当該ダイが更に下側金属層含んでおり、この下
    側金属層が少なくとも、 第２金属導電経路と、 前記第１金属導電経路と前記第２金属導電経路との間に
    延在して前記第１金属導電経路と前記第２金属導電経路
    との間に導電経路を形成するバイアとを含んでいること
    を特徴とする請求項１に記載の集積回路ダイ。
  10. 【請求項１０】 前記上面金属層が更に第３金属導電
    経路を含んでおり、 前記下側金属層が更に、 前記第２金属導電経路と概ね平行な第４金属導電経路
    と、 前記第３金属導電経路と前記第４金属導電経路との間に
    延在して前記第３導電経路と前記第４金属導電経路との
    間に導電経路を形成する第２バイアとを含んでいること
    を特徴とする請求項９に記載の集積回路ダイ。
  11. 【請求項１１】 前記第２及び第４金属導電経路が、
    前記第１及び第２金属導電経路に対し斜めに配列されて
    いることを特徴とする請求項１０に記載の集積回路ダ
    イ。
  12. 【請求項１２】 更にパワーＭＯＳＦＥＴを含むこと
    を特徴とする請求項１に記載の集積回路ダイ。
  13. 【請求項１３】 前記パワーＭＯＳＦＥＴがラテラル
    デバイスであることを特徴とする請求項１２に記載の集
    積回路ダイ。
  14. 【請求項１４】 更に第２金属導電経路を含み、各金
    属導電経路が他方の金属導電経路のフィンガと櫛歯状に
    互い違いになるように配列された複数のフィンガを含ん
    でいることを特徴とする請求項１に記載の集積回路ダ
    イ。
  15. 【請求項１５】 準バーチカル二重拡散ＭＯＳＦＥＴ
    を含むことを特徴とする請求項１に記載の集積回路ダ
    イ。
  16. 【請求項１６】 ラテラルＭＯＳＦＥＴを含むことを
    特徴とする請求項１に記載の集積回路ダイ。
  17. 【請求項１７】 前記ラテラルＭＯＳＦＥＴのドレイ
    ン領域が低濃度にドーピングされた領域を含むことを特
    徴とする請求項１６に記載の集積回路ダイ。
  18. 【請求項１８】 前記ＭＯＳＦＥＴがＮチャネルデバ
    イスであることを特徴とする請求項１６に記載の集積回
    路ダイ。
  19. 【請求項１９】 前記ＭＯＳＦＥＴが当該ダイのＰウ
    ェル内に形成されていることを特徴とする請求項１８に
    記載の集積回路ダイ。
  20. 【請求項２０】 前記ＭＯＳＦＥＴのドレイン領域が
    低濃度にドーピングされた領域を含んでいることを特徴
    とする請求項１８に記載の集積回路ダイ。
  21. 【請求項２１】 前記ＭＯＳＦＥＴが、このＭＯＳＦ
    ＥＴのソース領域に短絡されたボディコンタクト領域を
    含んでいることを特徴とする請求項１８に記載の集積回
    路ダイ。
  22. 【請求項２２】 前記ＭＯＳＦＥＴが二重拡散デバイ
    スであることを特徴とする請求項１８に記載の集積回路
    ダイ。
  23. 【請求項２３】 前記ＭＯＳＦＥＴがＰチャネルデバ
    イスであることを請求項１６に記載の集積回路ダイ。
  24. 【請求項２４】 前記ＭＯＳＦＥＴが当該ダイのＮウ
    ェル内に形成されていることを特徴とする請求項２３に
    記載の集積回路ダイ。
  25. 【請求項２５】 前記金属ストラップ層が複数の縦方
    向セグメントに形成されていることを特徴とする請求項
    １に記載の集積回路ダイ。
  26. 【請求項２６】 前記接着層が亜鉛を含んでいること
    を特徴とする請求項５に記載の集積回路ダイ。
  27. 【請求項２７】 更に前記表面層にボンディングされ
    たワイヤを含んでいることを特徴とする請求項７に記載
    の集積回路ダイ。
  28. 【請求項２８】 前記ワイヤが金を含んでいることを
    特徴とする請求項２７に記載の集積回路ダイ。
  29. 【請求項２９】 前記ワイヤがアルミニウムを含んで
    いることを特徴とする請求項２７に記載の集積回路ダ
    イ。
  30. 【請求項３０】 前記金属ストラップ層が当該ダイの
    前記パッシベーション層に開孔が開けられている領域に
    のみ配置されていることを特徴とする請求項１に記載の
    集積回路ダイ。
  31. 【請求項３１】 更に、第２金属導電経路と前記第２
    金属導電経路の表面上に形成された第２金属ストラップ
    層とを含み、 前記第１金属導電経路と前記第１金属ストラップ層がグ
    ランドバスを形成し、前記第２金属導電経路と前記第２
    金属ストラップ層が電圧供給バスを形成していることを
    特徴とする請求項１に記載の集積回路ダイ。
  32. 【請求項３２】 集積回路ダイの製造方法であって、 半導体基板内に半導体デバイスを形成する過程と、 前記基板上に絶縁層を形成する過程と、 前記絶縁層上に導電経路を形成して前記半導体デバイス
    との電気的コンタクトを形成する過程と、 前記絶縁層及び前記導電経路上にパッシベーション層を
    形成する過程と、 前記パッシベーション層をエッチングして前記導電経路
    の上に縦方向溝を形成し、前記導電経路の露出面を生成
    する過程と、 前記露出面上に金属ストラップ層を形成する過程とを含
    むことを特徴とする集積回路ダイの製造方法。
  33. 【請求項３３】 前記パッシベーション層のエッチン
    グ過程がウェットエッチングによって行われることを特
    徴とする請求項３２に記載の方法。
  34. 【請求項３４】 前記パッシベーション層のエッチン
    グ過程がドライエッチングによって行われることを特徴
    とする請求項３２に記載の方法。
  35. 【請求項３５】 前記パッシベーション層のエッチン
    グ過程が反応性イオンエッチングによって行われること
    を特徴とする請求項３２に記載の方法。
  36. 【請求項３６】 前記金属ストラップ層の形成過程
    が、ニッケル層をめっきする過程を含むことを特徴とす
    る請求項３２に記載の方法。
  37. 【請求項３７】 前記金属ストラップ層の形成過程
    が、前記導電経路上に亜鉛層をめっきする過程を含むこ
    とを特徴とする請求項３６に記載の方法。
  38. 【請求項３８】 前記金属ストラップ層の形成過程
    が、前記ニッケル層の上に金の層をめっきする過程を含
    むことを特徴とする請求項３６に記載の方法。
  39. 【請求項３９】 前記金属ストラップ層の形成過程
    が、金の層をめっきする過程を含むことを特徴とする請
    求項３２に記載の方法。
  40. 【請求項４０】 前記パッシベーション層のエッチン
    グ過程が、ボンディングワイヤを前記ダイへ接合するた
    めのパッドのエッチングを含むことを特徴とする請求項
    ３２に記載の方法。
  41. 【請求項４１】 前記金属ストラップ層の形成過程
    が、前記パッシベーション層のエッジにオーバラップす
    る接着層の形成を含んでいることを特徴とする請求項３
    ２に記載の方法。
  42. 【請求項４２】 前記接着層の形成過程が、前記露出
    面と前記パッシベーション層の上に金属層を形成する過
    程と、 前記金属層をエッチングして前記縦方向溝より大きいサ
    イズになるように形成する過程を含むことを特徴とする
    請求項４１に記載の方法。
  43. 【請求項４３】 前記接着層がチタンを含んでいるこ
    とを特徴とする請求項４２に記載の方法。
  44. 【請求項４４】 前記接着層が亜鉛を含んでいること
    を特徴とする請求項４２に記載の方法。
  45. 【請求項４５】 前記第１金属ストラップ層が１２μ
    ｍよりも厚いことを特徴とする請求項１に記載の集積回
    路ダイ。
  46. 【請求項４６】 前記第１金属ストラップ層の厚さが
    が２５μｍ未満であることを特徴とする請求項４５に記
    載の集積回路ダイ。
  47. 【請求項４７】 前記第１金属ストラップ層が２０μ
    ｍよりも厚いことを特徴とする請求項４５に記載の集積
    回路ダイ。
  48. 【請求項４８】 前記第１金属ストラップ層の厚さが
    ３０μｍ未満であることを特徴とする請求項４７に記載
    の集積回路ダイ。
  49. 【請求項４９】 当該ダイに関して概ね横方向に電流
    を流すための金属導電経路と、 前記金属導電経路の表面上に形成された金属ストラップ
    層とを含み、 前記金属ストラップ層が１２μｍよりも厚いことを特徴
    とする集積回路ダイ。
  50. 【請求項５０】 前記金属ストラップ層の厚さが２５
    μｍ未満であることを特徴とする請求項４９に記載の集
    積回路ダイ。
  51. 【請求項５１】 前記金属ストラップ層が２０μｍよ
    り厚いことを特徴とする請求項４９に記載の集積回路ダ
    イ。
  52. 【請求項５２】 前記金属ストラップ層の厚さが３０
    μｍ未満であることを特徴とする請求項５１に記載の集
    積回路ダイ。
  53. 【請求項５３】 集積回路ダイであって、 当該ダイに関し横方向に電流を流すためのバスと、当該
    ダイに形成された電子素子上に形成されたパッシベーシ
    ョン層とを含み、 前記バスが、前記パッシベーション層の上面より下のレ
    ベルに位置する底面と、前記パッシベーション層の前記
    上面より上のレベルに位置する上面とを有することを特
    徴とする集積回路ダイ。
  54. 【請求項５４】 前記バスが、 前記パッシベーション層の前記上面より下に位置する比
    較的薄い下側層と、 前記パッシベーション層の前記上面より下に位置する底
    面と、前記パッシベーション層の前記上面より上に位置
    する上面とを有する比較的厚い上側層とを含むことを特
    徴とする請求項５３に記載の集積回路ダイ。
  55. 【請求項５５】 前記バスが、更に、前記下側層と前
    記上側層との間に位置する接着層を含むことを特徴とす
    る請求項５４に記載の集積回路ダイ。
  56. 【請求項５６】 前記バスが、更に、前記上側層の上
    に位置するボンディング層を含むことを特徴とする請求
    項５４に記載の集積回路ダイ。
  57. 【請求項５７】 前記バスの垂直方向サイズが１２μ
    ｍ以上であることを特徴とする請求項５３に記載の集積
    回路ダイ。
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