JPH01206668A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01206668A JPH01206668A JP3078588A JP3078588A JPH01206668A JP H01206668 A JPH01206668 A JP H01206668A JP 3078588 A JP3078588 A JP 3078588A JP 3078588 A JP3078588 A JP 3078588A JP H01206668 A JPH01206668 A JP H01206668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係シ、特に高周波高出力電力増幅
用のＭＯ８ｍ電界効果トランジスタ（ＭＯＳＦＥＴ ）
に関するものである。
用のＭＯ８ｍ電界効果トランジスタ（ＭＯＳＦＥＴ ）
に関するものである。
（従来の技術）
ＭＯＳＦＥＴは伝達特性にすぐれているため、高周波電
力増幅用トランジスタとしても広く使用され、従来第２
図および第３図に示したような複数のゲート電極部を有
するものが提案されている。
力増幅用トランジスタとしても広く使用され、従来第２
図および第３図に示したような複数のゲート電極部を有
するものが提案されている。
第２図は半導体基板を用いたタイプのものであシ第３図
は絶縁性の基板を用いたいわゆるＳＯＳタイプのもので
ある。そして第２図（１）はシリコン基板上に作られた
ＭＯＳＦＥＴの平面図であシ、同図（１りはそのＤ−ｒ
ｆ線に沿う断面図、同図（曲はそのＥ −Ｂ’線に沿う
断面図である。ドレイン層（７）およびソース層（８）
は棒状に複数設けられておシ、所定の間隔をおき交互に
並列に配置されている。そしてソース層の上に形成され
たくし形のソース電極α階はくし歯の部分がコンタクト
ホール←Ｑを通じて各ソース層（８）に接続されている
。同様にドレイン層（７）の上に形成されたくし形のド
レイン電極Ｉはソース電極０のくし歯とかみあうように
配置され、くし歯の部分はコンタクトホールａυを通じ
て各ドレイン層（力に接続され１いる。またゲート電極
Ｑ１）はくし形に形成され、ドレイン層（力、ソース層
（８）の間のチャンネル部分上方にゲート酸化膜（４）
を介して棒状に連列して設けられた複数のゲート電極部
（６）と各ゲート電極部（６）の端部につながっている
引き出し配線部０りとを有する。そしてゲート電極■υ
の上には酸化膜（９）が設けられ、他の電極と絶縁する
ようになっている。この酸化膜（９）はＣＶＤ法によシ
形成する。そしてリン（ＰｏＣｌ８）をデポジットして
ＰＥＧ膜化し、Ｎａイオンが入ることによる素子特性の
変動を防止する。そのためゲート電極（２１）は耐熱性
のものでなければならず、高融点金属あるいはそのシリ
サイド化合物によ多構成されている。
は絶縁性の基板を用いたいわゆるＳＯＳタイプのもので
ある。そして第２図（１）はシリコン基板上に作られた
ＭＯＳＦＥＴの平面図であシ、同図（１りはそのＤ−ｒ
ｆ線に沿う断面図、同図（曲はそのＥ −Ｂ’線に沿う
断面図である。ドレイン層（７）およびソース層（８）
は棒状に複数設けられておシ、所定の間隔をおき交互に
並列に配置されている。そしてソース層の上に形成され
たくし形のソース電極α階はくし歯の部分がコンタクト
ホール←Ｑを通じて各ソース層（８）に接続されている
。同様にドレイン層（７）の上に形成されたくし形のド
レイン電極Ｉはソース電極０のくし歯とかみあうように
配置され、くし歯の部分はコンタクトホールａυを通じ
て各ドレイン層（力に接続され１いる。またゲート電極
Ｑ１）はくし形に形成され、ドレイン層（力、ソース層
（８）の間のチャンネル部分上方にゲート酸化膜（４）
を介して棒状に連列して設けられた複数のゲート電極部
（６）と各ゲート電極部（６）の端部につながっている
引き出し配線部０りとを有する。そしてゲート電極■υ
の上には酸化膜（９）が設けられ、他の電極と絶縁する
ようになっている。この酸化膜（９）はＣＶＤ法によシ
形成する。そしてリン（ＰｏＣｌ８）をデポジットして
ＰＥＧ膜化し、Ｎａイオンが入ることによる素子特性の
変動を防止する。そのためゲート電極（２１）は耐熱性
のものでなければならず、高融点金属あるいはそのシリ
サイド化合物によ多構成されている。
なお、それぞれ（１６）、 （１７）、α樽はソース電
極α騰、ドレイン電極ａ４）、ゲート電極（財）に対す
るポンディングパッド部分であシ、（１！Ｊはゲート電
極（２１）の引き出し□配線部（１２１のコンタクトホ
ールを示す。
極α騰、ドレイン電極ａ４）、ゲート電極（財）に対す
るポンディングパッド部分であシ、（１！Ｊはゲート電
極（２１）の引き出し□配線部（１２１のコンタクトホ
ールを示す。
また絶縁性基板を用−たＳＯＳタイプのＭＯＳＦＥＴと
して特開昭６２−１３４９７１号公報に記載された装置
がある。第３図（１）はこのＭＯＳＦＥＴの平面図であ
り、同図（１１）はそのＦ −Ｆ’線に沿う断面図であ
る。このＭＯＳＦＥＴは支持基板（３）上の絶縁性基板
０１）上にシリコン結晶を成長させ、そこを半導体能動
領域Ｉ３２として利用し、その中にソース層（８）、ド
レイン層（７）を作シ、その上にくし形のソース電極（
１３）、 ドレイ／電極ｕ４）、ゲート電極（２］）
を形成した構成のものである。そしてこのくし形のゲユ
ト電極Ｃυはくし歯部分であるゲート電極部（６）と引
き出し配線部（１鴎は異なる材料で形成されており、ゲ
ート電極部（６）は高融点金属あるいはそのシリサイド
化合物で作られ、引き出し配線部０りはアルミニウムで
作られている。
して特開昭６２−１３４９７１号公報に記載された装置
がある。第３図（１）はこのＭＯＳＦＥＴの平面図であ
り、同図（１１）はそのＦ −Ｆ’線に沿う断面図であ
る。このＭＯＳＦＥＴは支持基板（３）上の絶縁性基板
０１）上にシリコン結晶を成長させ、そこを半導体能動
領域Ｉ３２として利用し、その中にソース層（８）、ド
レイン層（７）を作シ、その上にくし形のソース電極（
１３）、 ドレイ／電極ｕ４）、ゲート電極（２］）
を形成した構成のものである。そしてこのくし形のゲユ
ト電極Ｃυはくし歯部分であるゲート電極部（６）と引
き出し配線部（１鴎は異なる材料で形成されており、ゲ
ート電極部（６）は高融点金属あるいはそのシリサイド
化合物で作られ、引き出し配線部０りはアルミニウムで
作られている。
（発明が解決しようとする課題）
しかしながら第２図に示した従来のＭＯＳＦＥＴの場合
、ゲート電極（２η全体が高融点金属あるいはそのシリ
サイド化合物で構成されておシ、これらの材料が比較的
高い比抵抗であるためゲート電極部の抵抗が高いもので
あった。例えば低抵抗金属であるアルミニウムと比べる
と、高融点金属の場合はその約２倍、シリサイド化合物
の場合は約１５倍もの高い抵抗値を示す。この結果、入
力容量Ｃ１５ｓとゲート抵抗Ｒｅとによシ決まる入力遮
断周波数高周波特性を制限してしまうという欠点を有し
ていた。さらにこのＭＯＳＦＥＴは複数のゲート電極部
（６）を並列に接続して高出力化を図ったものであるが
、ゲート電極部（６）の相互間の引き出し配線部α）が
上記高抵抗材料で構成されているために、その引き出し
配線部（１２１に設けられたゲートボンディング領域側
から離れた位置にあるゲート電極部（６）と近い位置に
あるゲート電極部（６）との分布抵抗に大きな差が生じ
、各ゲート電極部（６）間の応答速度が不均一になると
いう欠点もあった。
、ゲート電極（２η全体が高融点金属あるいはそのシリ
サイド化合物で構成されておシ、これらの材料が比較的
高い比抵抗であるためゲート電極部の抵抗が高いもので
あった。例えば低抵抗金属であるアルミニウムと比べる
と、高融点金属の場合はその約２倍、シリサイド化合物
の場合は約１５倍もの高い抵抗値を示す。この結果、入
力容量Ｃ１５ｓとゲート抵抗Ｒｅとによシ決まる入力遮
断周波数高周波特性を制限してしまうという欠点を有し
ていた。さらにこのＭＯＳＦＥＴは複数のゲート電極部
（６）を並列に接続して高出力化を図ったものであるが
、ゲート電極部（６）の相互間の引き出し配線部α）が
上記高抵抗材料で構成されているために、その引き出し
配線部（１２１に設けられたゲートボンディング領域側
から離れた位置にあるゲート電極部（６）と近い位置に
あるゲート電極部（６）との分布抵抗に大きな差が生じ
、各ゲート電極部（６）間の応答速度が不均一になると
いう欠点もあった。
また第３図に示したＭＯＳＦＥＴの場合、くシ形のゲー
ト電極Ｑ１）のゲート電極部（６）と引き出し配線部醤
はそれぞれ異なる材料でできておシ、とのゲート電極部
（６）が細くなっているため、その接続部は非常にせま
い面積である。そのためこれら両者の間で十分な接触が
行なわれず、電気的特性をそこなう等の問題があった。
ト電極Ｑ１）のゲート電極部（６）と引き出し配線部醤
はそれぞれ異なる材料でできておシ、とのゲート電極部
（６）が細くなっているため、その接続部は非常にせま
い面積である。そのためこれら両者の間で十分な接触が
行なわれず、電気的特性をそこなう等の問題があった。
また、ソース電極（１３１の引き出し配線部とゲート電
極部（６）とは重なってしまう構成になシ絶縁膜を必要
としているが、この発明においては絶縁を考えながら表
おかつ引き出し配線部←渇との接続について全く開示が
なされていない。
極部（６）とは重なってしまう構成になシ絶縁膜を必要
としているが、この発明においては絶縁を考えながら表
おかつ引き出し配線部←渇との接続について全く開示が
なされていない。
本発明は以上のような点に鑑みてなされたものであシ、
その目的は半導体基板を用いた複数のゲート電極部を有
する高周波高出力電力増幅用のＭＯＳＦＥＴにおいて各
ゲート電極部間の応答速度が均一であシ、高周波高出力
化を容易に達成することができる半導体装置を提供する
ことにある。
その目的は半導体基板を用いた複数のゲート電極部を有
する高周波高出力電力増幅用のＭＯＳＦＥＴにおいて各
ゲート電極部間の応答速度が均一であシ、高周波高出力
化を容易に達成することができる半導体装置を提供する
ことにある。
（課題を解決するための手段）
本発ＥＪ８Ｊは半導体基板を用いた半導体装置で〈し形
のゲート電極を有する高周波高出力電力増幅用のＭＯＳ
ＦＥＴにおいて、高融点材料によ多構成されたくし形ゲ
ート電極の引き出し配線部の上部全体に低抵抗金属層を
形成して、この引き出し配線部の抵抗を低減し、ゲート
入力部から各ゲート電極部までの分布抵抗差を小さくし
て、ＭＯＳＦＥＴの動作の均一化を図ったことを特徴と
する。
のゲート電極を有する高周波高出力電力増幅用のＭＯＳ
ＦＥＴにおいて、高融点材料によ多構成されたくし形ゲ
ート電極の引き出し配線部の上部全体に低抵抗金属層を
形成して、この引き出し配線部の抵抗を低減し、ゲート
入力部から各ゲート電極部までの分布抵抗差を小さくし
て、ＭＯＳＦＥＴの動作の均一化を図ったことを特徴と
する。
（作用）
以上のようにゲート電極引き出し配線部の上部に、その
上に形成された絶縁膜のコンタクトホールを通じてアル
ミニウムのような低抵抗金属層を設けると、そのアルミ
ニウムの比抵抗は約２．６×１０ Ω鑞であって、従
来ゲート電極に使われているタングステン（Ｗ） 、モ
リブデン（Ｍｏ ）等の高融点材料の比抵抗に比べ約ｉ
と大変率さい値であるので、その引き出し配線部での抵
抗を著しく下げることができる。またそのために、ゲー
トポンディングパッドから各ゲート電極部までの分布抵
抗差が小さくなシ、各ゲート電極部間での応答速度が均
一なものになる。
上に形成された絶縁膜のコンタクトホールを通じてアル
ミニウムのような低抵抗金属層を設けると、そのアルミ
ニウムの比抵抗は約２．６×１０ Ω鑞であって、従
来ゲート電極に使われているタングステン（Ｗ） 、モ
リブデン（Ｍｏ ）等の高融点材料の比抵抗に比べ約ｉ
と大変率さい値であるので、その引き出し配線部での抵
抗を著しく下げることができる。またそのために、ゲー
トポンディングパッドから各ゲート電極部までの分布抵
抗差が小さくなシ、各ゲート電極部間での応答速度が均
一なものになる。
（実施例）
第１図は本発明の一実施例を示すものでＭＯ８’ＦＥＴ
の構造を示すものであり、第１図（１）はくし形のゲー
ト電極を有するＭＯＳＦＥＴの平面図、そして同図（Ｉ
Ｉ）、 ＧＩＤ、 （ｉｖ）はそれぞれ同図（１）中の
Ａ−Ａ。
の構造を示すものであり、第１図（１）はくし形のゲー
ト電極を有するＭＯＳＦＥＴの平面図、そして同図（Ｉ
Ｉ）、 ＧＩＤ、 （ｉｖ）はそれぞれ同図（１）中の
Ａ−Ａ。
Ｂ−Ｂ、Ｃ−Ｃ線に沿う断面図である。以下図面に従い
本発明の詳細な説明する。
本発明の詳細な説明する。
ポロン等を拡散したＰ＋型シリコン基板（１）上に形成
された基板の一部を構成するＰ型エピタキシャル層（２
）にはそれぞれリン等の拡散によシ棒状のドレイン層（
力、ソース層（８）が交互に並列して複数形成され、そ
の基板表面には熱酸化膜よりなるゲート絶縁膜（４）が
形成されている。また、この複数のドレイン層（７）、
ソース層（８）全体を取シ囲む位置のエピタキシャル層
（２）の表面にはＰ＋型のチャンネルストッパ層（３）
が形成されている。図中０υはくし形のゲート電極であ
り、この電極（財）はドレイン層（７）。
された基板の一部を構成するＰ型エピタキシャル層（２
）にはそれぞれリン等の拡散によシ棒状のドレイン層（
力、ソース層（８）が交互に並列して複数形成され、そ
の基板表面には熱酸化膜よりなるゲート絶縁膜（４）が
形成されている。また、この複数のドレイン層（７）、
ソース層（８）全体を取シ囲む位置のエピタキシャル層
（２）の表面にはＰ＋型のチャンネルストッパ層（３）
が形成されている。図中０υはくし形のゲート電極であ
り、この電極（財）はドレイン層（７）。
ソース層（８）の間のチャンネルとなる部分の上に、ゲ
ート酸化膜（４）を介して配置された幅が２μｍ、長さ
が５００μｍぐらいの棒状の複数、例えば３０本のゲー
ト電極部（６）を有する。これらのゲート電極部（６）
の相互間隔（ピッチ）は例えば１０μｍ程度となってい
る。この電極（２１）は更に、これらのゲート電極部（
６）の各端部を連結するように一体的に形成された引き
出し配線部α２を有する。この引き出し配線部（１２は
能動領域外の位置すなわちチャンネルストッパ層（３）
の上方に位置し、その幅は２０μｍで長さ４００μｍ程
度のものであるので、電極部（６）よシ大変大きい面積
をもっている。このくし形のゲート電極（２１）は、ゲ
ート電極部（６）および引き出し配線部（６）が同じく
高融点の金属または金属化合物材料１例えばモリブデン
（Ｍｏ ） 、タングステン（Ｗ）あるいはモリブデン
シリサイド等のシリサイド化合物で作られ、全体的な厚
さは５０００Ａぐらいである。この引き出し配線部（１
２１上には、同図（ｌｉＤによシ理解されるようにほぼ
全面にわたりて蒸着によシ形成された１〜２μｍ程度の
厚さのアルミニウムからなる低抵抗金属層（Ｉ５）が形
成されている。そして上記低抵抗金属層（１９は次のよ
うに形成される。即ち、ゲート電極（２υの絶縁のため
にその上に全体的にＣＶＤ法による酸化膜（９）を形成
し、上記ゲート引き出し配線部αりに対向する部分の上
記酸化膜を除去することによシコンタクトホールを形成
する。そして、この低抵抗金属層０５）はこのコンタク
トホールを通じて露出する配線部（Ｌ２上にアルミニウ
ムを蒸着し、所定の形状にパターニングすることによっ
て形成される。
ート酸化膜（４）を介して配置された幅が２μｍ、長さ
が５００μｍぐらいの棒状の複数、例えば３０本のゲー
ト電極部（６）を有する。これらのゲート電極部（６）
の相互間隔（ピッチ）は例えば１０μｍ程度となってい
る。この電極（２１）は更に、これらのゲート電極部（
６）の各端部を連結するように一体的に形成された引き
出し配線部α２を有する。この引き出し配線部（１２は
能動領域外の位置すなわちチャンネルストッパ層（３）
の上方に位置し、その幅は２０μｍで長さ４００μｍ程
度のものであるので、電極部（６）よシ大変大きい面積
をもっている。このくし形のゲート電極（２１）は、ゲ
ート電極部（６）および引き出し配線部（６）が同じく
高融点の金属または金属化合物材料１例えばモリブデン
（Ｍｏ ） 、タングステン（Ｗ）あるいはモリブデン
シリサイド等のシリサイド化合物で作られ、全体的な厚
さは５０００Ａぐらいである。この引き出し配線部（１
２１上には、同図（ｌｉＤによシ理解されるようにほぼ
全面にわたりて蒸着によシ形成された１〜２μｍ程度の
厚さのアルミニウムからなる低抵抗金属層（Ｉ５）が形
成されている。そして上記低抵抗金属層（１９は次のよ
うに形成される。即ち、ゲート電極（２υの絶縁のため
にその上に全体的にＣＶＤ法による酸化膜（９）を形成
し、上記ゲート引き出し配線部αりに対向する部分の上
記酸化膜を除去することによシコンタクトホールを形成
する。そして、この低抵抗金属層０５）はこのコンタク
トホールを通じて露出する配線部（Ｌ２上にアルミニウ
ムを蒸着し、所定の形状にパターニングすることによっ
て形成される。
またドレイン電極α荀はくし形に形成されておシ、ゲー
ト酸化膜（４）および熱酸化膜（９）にエツチングによ
シ設けられたドレインコンタクトホールαυを通じて、
くし歯の部分がドレイン層（力に接続されている。そし
てまた各ソース層（８）上にはゲート酸化膜（４）およ
び酸化膜（９）に設けられた第１ソースコンタクトホー
ル（２３）を通じて棒状の第１ソース電極α■が形成さ
れ、そして低抵抗金属層（１５１および各電極（ｌＬｃ
１４）を覆う領域には絶縁のためにスパッタ等の低温に
よシ厚さ９０００Ａ程度のスパッタ酸化膜（２功が形成
されている。このスパッタ酸化膜（２２は低温によ）形
成されたものであるので、低抵抗金属層（１鴎はアルミ
ニウムのように比較的融点の低いものであっでも何ら支
障がない。また第１ソース電極Ｈの上に形成された第２
ソース電極（ａはくし形になっておシ、第１ソース電極
（１３）を覆うスパッタ酸化膜（イ）に設けた第２ソー
スコンタクトホールＩ２４）を通じてそのくし歯部分が
第１ソース電極α■と接続され、平面的にみてドレイン
電極ａ４のくし歯とかみあうような配置になっている。
ト酸化膜（４）および熱酸化膜（９）にエツチングによ
シ設けられたドレインコンタクトホールαυを通じて、
くし歯の部分がドレイン層（力に接続されている。そし
てまた各ソース層（８）上にはゲート酸化膜（４）およ
び酸化膜（９）に設けられた第１ソースコンタクトホー
ル（２３）を通じて棒状の第１ソース電極α■が形成さ
れ、そして低抵抗金属層（１５１および各電極（ｌＬｃ
１４）を覆う領域には絶縁のためにスパッタ等の低温に
よシ厚さ９０００Ａ程度のスパッタ酸化膜（２功が形成
されている。このスパッタ酸化膜（２２は低温によ）形
成されたものであるので、低抵抗金属層（１鴎はアルミ
ニウムのように比較的融点の低いものであっでも何ら支
障がない。また第１ソース電極Ｈの上に形成された第２
ソース電極（ａはくし形になっておシ、第１ソース電極
（１３）を覆うスパッタ酸化膜（イ）に設けた第２ソー
スコンタクトホールＩ２４）を通じてそのくし歯部分が
第１ソース電極α■と接続され、平面的にみてドレイン
電極ａ４のくし歯とかみあうような配置になっている。
そしてこれらの各電極部、α４）、 （２０の引き出し
配線の部分にはポンディングパッド（１６人（１７）、
α樽が設けられ、これらのパッドを通じて外部との電気
的接続がなされる。そしてまたこのＭＯＳＦＥＴではゲ
ート引き出し配線部ａ邊と第２ソース電極（２０）はか
さならた位置関係（第１図（１１０参照）であるが、そ
の間に絶縁膜（社）を有する多層構造になっており、そ
の絶縁性は十分に保たれている。更に同図（１■）から
れかるように、スパッタ酸化膜（２榎に設けられたゲー
トコンタクトホール（Ｌ’ｌｌを通じてアルミニウム層
（１つに接続されたゲートポンディングパッド（ｌ樽と
半導体基板（１）との間には、絶縁膜（４）、 （９）
、 （２２）からなる厚い絶縁膜が介在されているため
に、このパラ）Ｈ下での容量はごく僅かガものになる。
配線の部分にはポンディングパッド（１６人（１７）、
α樽が設けられ、これらのパッドを通じて外部との電気
的接続がなされる。そしてまたこのＭＯＳＦＥＴではゲ
ート引き出し配線部ａ邊と第２ソース電極（２０）はか
さならた位置関係（第１図（１１０参照）であるが、そ
の間に絶縁膜（社）を有する多層構造になっており、そ
の絶縁性は十分に保たれている。更に同図（１■）から
れかるように、スパッタ酸化膜（２榎に設けられたゲー
トコンタクトホール（Ｌ’ｌｌを通じてアルミニウム層
（１つに接続されたゲートポンディングパッド（ｌ樽と
半導体基板（１）との間には、絶縁膜（４）、 （９）
、 （２２）からなる厚い絶縁膜が介在されているため
に、このパラ）Ｈ下での容量はごく僅かガものになる。
上述したように、くし形のゲート電極（２１）を有する
ＭＯＳＦＥＴにおいて、複数のゲート電極部（６）を接
続している引き出し配、線部Ｈの上部に比抵抗の低いア
ルミニウムの如き低抵抗金属層（１つを設けることによ
シ、ゲート電極引き出し配線部（１２）におけるゲート
抵抗を下げることができるので、ＭＯＳＦＥＴにおける
高周波特性を十分に出すことができ、夫々、のゲート電
極部の応答速度を均一にすることができる。またゲート
電極部（６）とその引き出し配線部（１２１とは同一材
料ですべてがつながった一体の連続した形状であるので
、この電極部（６）と引き出し配線部（１２１との接続
が従来に比し完壁であシ、アルミニウム層（１９とゲー
ト電極（２１）との接続は面積の広い引き出し配線部（
ｌの上で行なうことができる。このため確実な接触が行
なわれ、接続による引き出し抵抗も低くなる。なお、低
抵抗金属層（ｔ５）の材料としてはアルミニウムの他に
例えば金などを用いてもよい。
ＭＯＳＦＥＴにおいて、複数のゲート電極部（６）を接
続している引き出し配、線部Ｈの上部に比抵抗の低いア
ルミニウムの如き低抵抗金属層（１つを設けることによ
シ、ゲート電極引き出し配線部（１２）におけるゲート
抵抗を下げることができるので、ＭＯＳＦＥＴにおける
高周波特性を十分に出すことができ、夫々、のゲート電
極部の応答速度を均一にすることができる。またゲート
電極部（６）とその引き出し配線部（１２１とは同一材
料ですべてがつながった一体の連続した形状であるので
、この電極部（６）と引き出し配線部（１２１との接続
が従来に比し完壁であシ、アルミニウム層（１９とゲー
ト電極（２１）との接続は面積の広い引き出し配線部（
ｌの上で行なうことができる。このため確実な接触が行
なわれ、接続による引き出し抵抗も低くなる。なお、低
抵抗金属層（ｔ５）の材料としてはアルミニウムの他に
例えば金などを用いてもよい。
本発明は以上説明したようにくし形のゲート電極を有す
るＭＯＳＦＥＴにおいて、複数のゲート電極部を接続し
ている引き出し配線部の上部に低抵抗金属層を設けるこ
とによシ、ゲート引き出し配線部における抵抗を大幅に
低減できるので、夫々のゲート電極部間の応答速度を均
一にすることができ、ＭＯＳＦＥＴにおける高周波特性
を著しく改善することができる。
るＭＯＳＦＥＴにおいて、複数のゲート電極部を接続し
ている引き出し配線部の上部に低抵抗金属層を設けるこ
とによシ、ゲート引き出し配線部における抵抗を大幅に
低減できるので、夫々のゲート電極部間の応答速度を均
一にすることができ、ＭＯＳＦＥＴにおける高周波特性
を著しく改善することができる。
第１図（＋）は本発明の一実施例を示すＭＯＳＦＥＴの
平面図、同図叩はそのＡ−Ａ線に沿う断面図、同図（１
１０はそのＢ−Ｂ線に沿う断面図、同図（１いはそのＣ
−Ｃ線に沿う断面図、第２図（１）は従来のＭＯＳＦＥ
Ｔの平面図、同図叩はそのＤ−Ｄ線に沿う断面図、同図
（ｉｌｌ）はそのＥ−Ｂ線に沿う断面図、第３図（１）
は従来の他のＭＯ８Ｆ’ＥＴを示す平面図、同図叩はそ
のＦ−Ｂ線に沿う断面図である。 １・・・シリコン基板。 ２・・・シリコン基板の一部を形成するエピタキシャル
層。 ４・・・ゲート酸化膜。 ６・・・ゲート電極部。 ７・・・ドレイン層。 ８・・・ソース層。 １２・・・ゲート電極引き出し配線部。 １４・・・ドレイン電極。 １５・・・低抵抗金属層。 ２１・・・ゲート電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （’１） （ｉｊ） （ｊ’＋’＋） 第２図 第３図
平面図、同図叩はそのＡ−Ａ線に沿う断面図、同図（１
１０はそのＢ−Ｂ線に沿う断面図、同図（１いはそのＣ
−Ｃ線に沿う断面図、第２図（１）は従来のＭＯＳＦＥ
Ｔの平面図、同図叩はそのＤ−Ｄ線に沿う断面図、同図
（ｉｌｌ）はそのＥ−Ｂ線に沿う断面図、第３図（１）
は従来の他のＭＯ８Ｆ’ＥＴを示す平面図、同図叩はそ
のＦ−Ｂ線に沿う断面図である。 １・・・シリコン基板。 ２・・・シリコン基板の一部を形成するエピタキシャル
層。 ４・・・ゲート酸化膜。 ６・・・ゲート電極部。 ７・・・ドレイン層。 ８・・・ソース層。 １２・・・ゲート電極引き出し配線部。 １４・・・ドレイン電極。 １５・・・低抵抗金属層。 ２１・・・ゲート電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （’１） （ｉｊ） （ｊ’＋’＋） 第２図 第３図
Claims (1)
- （１）半導体基板と、この基板の主面で所定の間隔をお
き交互に並列して設けられた複数の棒状のドレイン層お
よびソース層と、前記ドレイン層の上部に設けられその
引き出し配線部において相互が接続されているくし形の
ドレイン電極と、前記ソース層の上部に設けられその引
き出し配線部において相互が接続されているくし形のソ
ース電極と、前記ドレイン層とソース層との間のチャン
ネル部分上に設けられたゲート絶縁膜と、前記チャンネ
ル部分に対向して前記ゲート絶縁膜上に設けられた複数
のゲート電極部及びこれらの電極部を相互に接続する引
き出し配線部を有し、これらの電極部及び配線部が高融
点材料で一体的に形成されたくし形のゲート電極と、前
記ゲート電極の引き出し配線部の上に設けられた低抵抗
金属層とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078588A JPH01206668A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078588A JPH01206668A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206668A true JPH01206668A (ja) | 1989-08-18 |
Family
ID=12313324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078588A Pending JPH01206668A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
| JPH08264785A (ja) * | 1994-12-30 | 1996-10-11 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214579A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS634683A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | 電界効果トランジスタ |
-
1988
- 1988-02-15 JP JP3078588A patent/JPH01206668A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214579A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS634683A (ja) * | 1986-06-25 | 1988-01-09 | Toshiba Corp | 電界効果トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| JPH08255911A (ja) * | 1994-12-30 | 1996-10-01 | Siliconix Inc | 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法 |
| JPH08264785A (ja) * | 1994-12-30 | 1996-10-11 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
| JP2008124516A (ja) * | 1994-12-30 | 2008-05-29 | Siliconix Inc | 集積回路ダイ及びその製造方法 |
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