JPH08264557A - 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス - Google Patents
第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセスInfo
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 title description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 62
- 239000000463 material Substances 0.000 claims abstract description 55
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 238000009792 diffusion process Methods 0.000 claims abstract description 47
- 230000000295 complement effect Effects 0.000 claims abstract description 19
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 11
- 238000000137 annealing Methods 0.000 claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 36
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 230000000694 effects Effects 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 description 28
- 239000007943 implant Substances 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0826—Combination of vertical complementary transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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Abstract
(57)【要約】
【課題】 単結晶半導体材料よりエミッタドーパントに
対して少なくとも高い強度のオーダーである材料の層の
速い横方向拡散特性を用いる減少されたマスクの組とイ
ンプラントの複雑さを有する（高周波数応用）相補的バ
イポーラトランジスタ構造の製造プロセスを提供する。 【解決手段】 別のベースとエミッタポリ層がドープさ
れずに形成される。それからあるデバイスのエミッタポ
リと他のデバイスのベースポリのエッジとはドーパント
マスクを介して露出され、同時にドープされる。エミッ
タドーパントはエミッタポリの表面内に直接入り、ここ
でそれはベース上に位置し、それと接触している。ベー
ス接触ドーパントは外因性ベースを形成するために高い
拡散係数を有する材料の層を含むベースポリのエッジ内
に入り、その層を通り抜けて迅速に横方向に拡散し、そ
れからコレクタ材料（例えばアイランド）表面内に下方
に拡散する。第二のマスクは第二のデバイスのエミッタ
と第一のデバイスのベースポリのエッジを露出するよう
パターン化され、それからドープされる。
対して少なくとも高い強度のオーダーである材料の層の
速い横方向拡散特性を用いる減少されたマスクの組とイ
ンプラントの複雑さを有する（高周波数応用）相補的バ
イポーラトランジスタ構造の製造プロセスを提供する。 【解決手段】 別のベースとエミッタポリ層がドープさ
れずに形成される。それからあるデバイスのエミッタポ
リと他のデバイスのベースポリのエッジとはドーパント
マスクを介して露出され、同時にドープされる。エミッ
タドーパントはエミッタポリの表面内に直接入り、ここ
でそれはベース上に位置し、それと接触している。ベー
ス接触ドーパントは外因性ベースを形成するために高い
拡散係数を有する材料の層を含むベースポリのエッジ内
に入り、その層を通り抜けて迅速に横方向に拡散し、そ
れからコレクタ材料（例えばアイランド）表面内に下方
に拡散する。第二のマスクは第二のデバイスのエミッタ
と第一のデバイスのベースポリのエッジを露出するよう
パターン化され、それからドープされる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路の製造に
関し、下方にある真性ベース領域のエッジ部分に、エミ
ッタ不純物が第二の多結晶半導体層から拡散する表面領
域内に拡散するベース形成不純物のブランケット横方向
拡散を容易にするために単結晶材料のそれより少なくと
も数倍のオーダー大きい不純物に対する拡散係数を有す
るドープされない第一の多結晶半導体層を最初に用いる
相補的バイポーラトランジスタ集積回路アーキテクチャ
ーの製造プロセスに関する。
関し、下方にある真性ベース領域のエッジ部分に、エミ
ッタ不純物が第二の多結晶半導体層から拡散する表面領
域内に拡散するベース形成不純物のブランケット横方向
拡散を容易にするために単結晶材料のそれより少なくと
も数倍のオーダー大きい不純物に対する拡散係数を有す
るドープされない第一の多結晶半導体層を最初に用いる
相補的バイポーラトランジスタ集積回路アーキテクチャ
ーの製造プロセスに関する。
【０００２】
【従来の技術】相補的二重ポリバイポーラトランジスタ
の製造は慣習的に２つの別のエミッタドーピングマスク
と２つの高ドーズエミッタインプラントと、加えて２つ
の外因性ベースドーピングマスク及び２つの高ドーズ外
因性ベースインプラントを必要とし、そのコスト及びサ
イクル時間は高く、望ましくない。
の製造は慣習的に２つの別のエミッタドーピングマスク
と２つの高ドーズエミッタインプラントと、加えて２つ
の外因性ベースドーピングマスク及び２つの高ドーズ外
因性ベースインプラントを必要とし、そのコスト及びサ
イクル時間は高く、望ましくない。
【０００３】一つの提案は米国特許第５１７５６０７号
の明細書に記載されるようなマスクの複雑さを減少する
ことであり、両方のトランジスタ極性型のベース及びエ
ミッタポリをドープするために２つのインプラントのみ
を用いる。このプロセスのエミッタポリ形成段階（米国
特許第５１７５６０７号の明細書の図３Ｌに対応する）
でのアーキテクチャーの断面図は図１に概略が示され
る。そこに示されるようにＮＰＮデバイス１は従来の二
重ポリトランジスタ構造を有し、ここではエミッタポリ
層１３はベース接触ポリ層１１上に横方向に延在する。
エミッタポリ層のこの延在はエミッタポリ１３の上面を
ベース接触ポリ１１内のギャップの幅よりも広くし、そ
れを通してそれはベースと接触し、エミッタ接合の幅
（最高の高周波性能のために小さいことが好ましい）を
決定する。上面の幅はベースポリ内の開口が高周波数性
能を改善するためにどんなに狭く作られても整列公差の
許容量を含むようエミッタ接触（ここで接触金属１９は
エミッタポリ層１３に接する）を収容するのに必要な大
きさに形成される。
の明細書に記載されるようなマスクの複雑さを減少する
ことであり、両方のトランジスタ極性型のベース及びエ
ミッタポリをドープするために２つのインプラントのみ
を用いる。このプロセスのエミッタポリ形成段階（米国
特許第５１７５６０７号の明細書の図３Ｌに対応する）
でのアーキテクチャーの断面図は図１に概略が示され
る。そこに示されるようにＮＰＮデバイス１は従来の二
重ポリトランジスタ構造を有し、ここではエミッタポリ
層１３はベース接触ポリ層１１上に横方向に延在する。
エミッタポリ層のこの延在はエミッタポリ１３の上面を
ベース接触ポリ１１内のギャップの幅よりも広くし、そ
れを通してそれはベースと接触し、エミッタ接合の幅
（最高の高周波性能のために小さいことが好ましい）を
決定する。上面の幅はベースポリ内の開口が高周波数性
能を改善するためにどんなに狭く作られても整列公差の
許容量を含むようエミッタ接触（ここで接触金属１９は
エミッタポリ層１３に接する）を収容するのに必要な大
きさに形成される。
【０００４】図１でＰＮＰデバイスは従来の二重ポリ構
造を有さない。ＰＮＰデバイスではエミッタポリ層１５
はベース接触ポリ層１７の形成の前にベースの表面上に
形成される。エミッタの幅はエミッタポリ細片の幅によ
り設定される。この細片は側壁スペーサ１６の形成を許
容するために垂直側壁と共に形成され、これはエミッタ
ポリ層１５及びベース接触ポリ層１７を離間する。ベー
スポリ層１７はスペーサが形成された後に堆積され、パ
ターン化される。
造を有さない。ＰＮＰデバイスではエミッタポリ層１５
はベース接触ポリ層１７の形成の前にベースの表面上に
形成される。エミッタの幅はエミッタポリ細片の幅によ
り設定される。この細片は側壁スペーサ１６の形成を許
容するために垂直側壁と共に形成され、これはエミッタ
ポリ層１５及びベース接触ポリ層１７を離間する。ベー
スポリ層１７はスペーサが形成された後に堆積され、パ
ターン化される。
【０００５】この構造の結果としてエミッタ接触はそれ
が図１に示されるようにエミッタ上に直接形成される場
合にはエミッタ接合（エミッタドーパントはエミッタポ
リがパターン化された後にエミッタポリ層１５からベー
ス内に拡散する故にそれの幅はエミッタポリ層１５とア
イランド間の接触の幅により決定される）より狭いこと
が必要である。
が図１に示されるようにエミッタ上に直接形成される場
合にはエミッタ接合（エミッタドーパントはエミッタポ
リがパターン化された後にエミッタポリ層１５からベー
ス内に拡散する故にそれの幅はエミッタポリ層１５とア
イランド間の接触の幅により決定される）より狭いこと
が必要である。
【０００６】図１の（Ａ）に概略的に示されるように１
４で示されるより広い接触がそれがベースと接触しない
エミッタポリ層１５の「離れた」部分上に位置する場合
には用いられうる。そのような離れて位置する接触の欠
点はエミッタ電流はエミッタポリ層１５を介してエミッ
タ接点１４からエミッタへ横方向に流れなければなら
ず、これは高いエミッタ抵抗を生じ、これは性能を減少
させる。
４で示されるより広い接触がそれがベースと接触しない
エミッタポリ層１５の「離れた」部分上に位置する場合
には用いられうる。そのような離れて位置する接触の欠
点はエミッタ電流はエミッタポリ層１５を介してエミッ
タ接点１４からエミッタへ横方向に流れなければなら
ず、これは高いエミッタ抵抗を生じ、これは性能を減少
させる。
【０００７】更に、従来の二重ポリトランジスタプロセ
スでは、外方拡散法（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）に
よりベースポリからドープされたベース接触ポリ（短絡
用のベースポリ）及び外因性ベースはエミッタが形成さ
れる前にドープされる。エミッタポリ形成中の外因性ベ
ースドーピングのこの存在はエミッタ形成及びドーピン
グプロセスでなしうる高温処理の量を制限する。何故な
らば外因性ベース拡散はエミッタプロセス中にコレクタ
内に垂直及び横方向拡散するからである。この制限は高
周波数デバイス用に用いられるような浅いベース、狭い
エミッタ構造に対して特にきびしい。
スでは、外方拡散法（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）に
よりベースポリからドープされたベース接触ポリ（短絡
用のベースポリ）及び外因性ベースはエミッタが形成さ
れる前にドープされる。エミッタポリ形成中の外因性ベ
ースドーピングのこの存在はエミッタ形成及びドーピン
グプロセスでなしうる高温処理の量を制限する。何故な
らば外因性ベース拡散はエミッタプロセス中にコレクタ
内に垂直及び横方向拡散するからである。この制限は高
周波数デバイス用に用いられるような浅いベース、狭い
エミッタ構造に対して特にきびしい。
【０００８】
【発明が解決しようとする課題】本発明の目的は単結晶
半導体材料よりエミッタドーパントに対して少なくとも
高い強度のオーダーである材料の層の速い横方向拡散特
性を用いる製造方法による知られた従来技術のプロセス
の欠点を回避することにある。
半導体材料よりエミッタドーパントに対して少なくとも
高い強度のオーダーである材料の層の速い横方向拡散特
性を用いる製造方法による知られた従来技術のプロセス
の欠点を回避することにある。
【０００９】
【課題を解決するための手段】本発明の基本的な特徴は
ベース及びエミッタポリ層の両方がドープされずに形成
されることである。それからあるデバイスのエミッタポ
リと他のデバイスのベースポリとはドーパントマスクを
介して露出され、好ましくはインプランテーションによ
り同時にドープされる。
ベース及びエミッタポリ層の両方がドープされずに形成
されることである。それからあるデバイスのエミッタポ
リと他のデバイスのベースポリとはドーパントマスクを
介して露出され、好ましくはインプランテーションによ
り同時にドープされる。
【００１０】エミッタドーパントは従来のプロセスと同
様にエミッタポリの表面内に直接入り、ここでそれはベ
ース上に位置し、それと接触している。ベース接触ドー
パントは外因性ベースを形成するために高い拡散係数を
有する材料の層を含むベースポリのエッジ内に入り、そ
の層を通り抜けて迅速に横方向に拡散し、それからコレ
クタ材料（例えばアイランド）表面内に下方に拡散す
る。第二のマスクは第二のデバイスのエミッタと第一の
デバイスのベースポリのエッジを露出するようパタン化
される。それから各デバイスは第二のマスクを通して第
二の型の不純物でドープされる。
様にエミッタポリの表面内に直接入り、ここでそれはベ
ース上に位置し、それと接触している。ベース接触ドー
パントは外因性ベースを形成するために高い拡散係数を
有する材料の層を含むベースポリのエッジ内に入り、そ
の層を通り抜けて迅速に横方向に拡散し、それからコレ
クタ材料（例えばアイランド）表面内に下方に拡散す
る。第二のマスクは第二のデバイスのエミッタと第一の
デバイスのベースポリのエッジを露出するようパタン化
される。それから各デバイスは第二のマスクを通して第
二の型の不純物でドープされる。
【００１１】ベース接触で高拡散係数の層を使用するこ
とはベースドーパントがエッジ接触からエミッタに対し
て用いられた同じ拡散サイクルでコレクタと接触するベ
ースポリの領域まで横方向に拡散することを可能にす
る。それなしにはエミッタ拡散中にドーパントは横方向
距離にわたり到達せず、これはエミッタポリの厚さの１
０倍厚い。結果として外因性ベースは形成されず、トラ
ンジスタは適切に動作しない。
とはベースドーパントがエッジ接触からエミッタに対し
て用いられた同じ拡散サイクルでコレクタと接触するベ
ースポリの領域まで横方向に拡散することを可能にす
る。それなしにはエミッタ拡散中にドーパントは横方向
距離にわたり到達せず、これはエミッタポリの厚さの１
０倍厚い。結果として外因性ベースは形成されず、トラ
ンジスタは適切に動作しない。
【００１２】本発明は （ａ） 第一層は第二の層のそれより大きい不純物に対
する拡散係数を有する材料を含み、第一層を通して開口
により第二層の表面領域を露出させるように半導体材料
の第二層の表面上に第一層を選択的に形成し； （ｂ） 該開口内及び該第二層の該表面領域上に半導体
材料の第三層を形成し； （ｃ） 該第一層及び該第三層内に導電性型決定不純物
を導入し； （ｄ） 該第三層内に導入された不純物を該第二層内に
それを通して垂直に拡散させるために、及び該第一層内
に導入された不純物を該第二層内にそれを通して横方向
及び垂直に拡散させるために段階（ｃ）から得られた構
造をアニーリングする各段階からなる半導体デバイスの
製造方法を含む。
する拡散係数を有する材料を含み、第一層を通して開口
により第二層の表面領域を露出させるように半導体材料
の第二層の表面上に第一層を選択的に形成し； （ｂ） 該開口内及び該第二層の該表面領域上に半導体
材料の第三層を形成し； （ｃ） 該第一層及び該第三層内に導電性型決定不純物
を導入し； （ｄ） 該第三層内に導入された不純物を該第二層内に
それを通して垂直に拡散させるために、及び該第一層内
に導入された不純物を該第二層内にそれを通して横方向
及び垂直に拡散させるために段階（ｃ）から得られた構
造をアニーリングする各段階からなる半導体デバイスの
製造方法を含む。
【００１３】本発明はまた （ａ） それの第一の部分で形成された第一の導電性型
の第一のコレクタ領域とそれの第二の部分で形成された
第二の導電性型の第二のコレクタ領域とを有する半導体
基板を設け； （ｂ） 該半導体基板の該第一の部分の第一の表面領域
を該第一の層を通して該第一の開口により露出させ、該
半導体基板の該第二の部分の第二の表面領域を該第一の
層を通して該第二の開口により露出させ、該第一の層は
該半導体基板のそれより少なくとも大きな不純物に対す
る拡散係数を有する材料を含むように、該半導体基板の
該第一及び第二の部分上に第一の層を選択的に形成し； （ｃ） 該半導体基板の該第一の部分の該第一のコレク
タ領域の該第一の表面領域内に該第二の導電性型の第一
のベース領域を形成し、該半導体基板の該第二の部分の
該第二のコレクタ領域の該第二の表面領域内に該第一の
導電性型の第二のベース領域を形成し； （ｄ） 該第一の開口内で、半導体基板の第一の部分の
該第一の表面領域上に及び該第二の開口内で、半導体基
板の第二の部分の該第二の表面領域上に半導体材料を形
成し； （ｅ） 該第一の導電性型の第一のエミッタ層を形成す
るように該第一の開口内の半導体材料内に、及び該第一
の層の第一の部分内に該第一の導電性型の不純物を導入
し、該第二の開口内の半導体材料内に、及び該第一の層
の第二の部分に該第二の導電性型の不純物を導入し； （ｆ） 該第一の開口内の半導体材料内に導入された該
第一の導電性型の不純物をそれを通して垂直に拡散さ
せ、該第二の導電性型の該第一のベース領域と接触する
該第一の導電性型の第一のエミッタ領域を形成し、該第
二の開口内の半導体材料内に導入された該第二の導電性
型の不純物を該第一の導電性型の該第二のベース領域に
それを通して垂直に拡散させ、該第一の層の該第一の部
分内に導入された該第一の導電性型の不純物及び該第一
の層の該第二の部分内に導入された該第二の導電性型の
不純物を該半導体基板のそれぞれ該第二及び該第一の部
分にそれを通り抜けて横方向に及び垂直に拡散させ、そ
れぞれ該第二及び第一のベース領域を横切るように、段
階（ｅ）から得られる構造をアニーリングする各段階に
より上記の相補的バイポーラトランジスタ集積回路アー
キテクチャーを製造する方法を含む。
の第一のコレクタ領域とそれの第二の部分で形成された
第二の導電性型の第二のコレクタ領域とを有する半導体
基板を設け； （ｂ） 該半導体基板の該第一の部分の第一の表面領域
を該第一の層を通して該第一の開口により露出させ、該
半導体基板の該第二の部分の第二の表面領域を該第一の
層を通して該第二の開口により露出させ、該第一の層は
該半導体基板のそれより少なくとも大きな不純物に対す
る拡散係数を有する材料を含むように、該半導体基板の
該第一及び第二の部分上に第一の層を選択的に形成し； （ｃ） 該半導体基板の該第一の部分の該第一のコレク
タ領域の該第一の表面領域内に該第二の導電性型の第一
のベース領域を形成し、該半導体基板の該第二の部分の
該第二のコレクタ領域の該第二の表面領域内に該第一の
導電性型の第二のベース領域を形成し； （ｄ） 該第一の開口内で、半導体基板の第一の部分の
該第一の表面領域上に及び該第二の開口内で、半導体基
板の第二の部分の該第二の表面領域上に半導体材料を形
成し； （ｅ） 該第一の導電性型の第一のエミッタ層を形成す
るように該第一の開口内の半導体材料内に、及び該第一
の層の第一の部分内に該第一の導電性型の不純物を導入
し、該第二の開口内の半導体材料内に、及び該第一の層
の第二の部分に該第二の導電性型の不純物を導入し； （ｆ） 該第一の開口内の半導体材料内に導入された該
第一の導電性型の不純物をそれを通して垂直に拡散さ
せ、該第二の導電性型の該第一のベース領域と接触する
該第一の導電性型の第一のエミッタ領域を形成し、該第
二の開口内の半導体材料内に導入された該第二の導電性
型の不純物を該第一の導電性型の該第二のベース領域に
それを通して垂直に拡散させ、該第一の層の該第一の部
分内に導入された該第一の導電性型の不純物及び該第一
の層の該第二の部分内に導入された該第二の導電性型の
不純物を該半導体基板のそれぞれ該第二及び該第一の部
分にそれを通り抜けて横方向に及び垂直に拡散させ、そ
れぞれ該第二及び第一のベース領域を横切るように、段
階（ｅ）から得られる構造をアニーリングする各段階に
より上記の相補的バイポーラトランジスタ集積回路アー
キテクチャーを製造する方法を含む。
【００１４】
【発明の実施の形態】以下に図を参照して本発明を詳細
に説明する。本発明は材料の層の速い横方向拡散特性を
用い、それは少なくともベース接触層に対して単結晶半
導体材料内でエミッタドーパントに対してより高い強度
のオーダーであり、それによりベースドーパントはエッ
ジ接触からエミッタに対して用いられた同じ拡散サイク
ルでコレクタと接触するベースポリの領域まで横方向に
拡散する。エミッタドーパントはエミッタポリの表面内
に直接入り、ここでそれはベース上に位置し、それと接
触している。第二のマスクは第二のデバイスのエミッタ
と第一のデバイスのベースポリのエッジを露出するよう
パターン化される。それから各デバイスは第二のマスク
を通して第二の型の不純物でドープされる。
に説明する。本発明は材料の層の速い横方向拡散特性を
用い、それは少なくともベース接触層に対して単結晶半
導体材料内でエミッタドーパントに対してより高い強度
のオーダーであり、それによりベースドーパントはエッ
ジ接触からエミッタに対して用いられた同じ拡散サイク
ルでコレクタと接触するベースポリの領域まで横方向に
拡散する。エミッタドーパントはエミッタポリの表面内
に直接入り、ここでそれはベース上に位置し、それと接
触している。第二のマスクは第二のデバイスのエミッタ
と第一のデバイスのベースポリのエッジを露出するよう
パターン化される。それから各デバイスは第二のマスク
を通して第二の型の不純物でドープされる。
【００１５】図３−図７は本発明の第一実施例の製造プ
ロセスのそれぞれの段階での超高周波応用に用いられる
ような相補的バイポーラトランジスタアーキテクチャー
の例（これに限定されない）の断面図である。図３に概
略を示すようにそれぞれＮＰＮ及びＰＮＰバイポーラト
ランジスタが構成される隔離されたＮ及びＰ型アイラン
ド２１、２３は従来の方法で半導体（例えばシリコン）
基板２０内に形成される。説明を簡単にするためにＮＰ
Ｎ及びＰＮＰアイランド２１と２３との間の隔離（接合
又は誘電）は示していない。酸化物２４のポケットは基
板２０の離間された表面部分に設けられ、その中で真性
ベース領域及び浅いエミッタ領域が上記のように形成さ
れる表面領域部分２６をその間に残す。
ロセスのそれぞれの段階での超高周波応用に用いられる
ような相補的バイポーラトランジスタアーキテクチャー
の例（これに限定されない）の断面図である。図３に概
略を示すようにそれぞれＮＰＮ及びＰＮＰバイポーラト
ランジスタが構成される隔離されたＮ及びＰ型アイラン
ド２１、２３は従来の方法で半導体（例えばシリコン）
基板２０内に形成される。説明を簡単にするためにＮＰ
Ｎ及びＰＮＰアイランド２１と２３との間の隔離（接合
又は誘電）は示していない。酸化物２４のポケットは基
板２０の離間された表面部分に設けられ、その中で真性
ベース領域及び浅いエミッタ領域が上記のように形成さ
れる表面領域部分２６をその間に残す。
【００１６】ベースポリが堆積される製造プロセスでそ
の点においては多層ラミネート又はスタック構造３０が
基板２０の上面２５上に形成される。この多層ラミネー
ト構造３０はドープされていない多結晶シリコン（また
は単にポリ）の第一層３１からなり、これは基板２０の
上面２５上に直接形成される。ポリ層３１は例えば２０
００オングストロームのオーダーの厚さに低圧化学蒸着
（ＬＰＣＶＤ）により堆積される。
の点においては多層ラミネート又はスタック構造３０が
基板２０の上面２５上に形成される。この多層ラミネー
ト構造３０はドープされていない多結晶シリコン（また
は単にポリ）の第一層３１からなり、これは基板２０の
上面２５上に直接形成される。ポリ層３１は例えば２０
００オングストロームのオーダーの厚さに低圧化学蒸着
（ＬＰＣＶＤ）により堆積される。
【００１７】ドープされないポリの第一層３１の頂上は
タングステン珪化物のような高拡散係数材料３３の第二
の層である。珪化物層３３は例えば２０００オングスト
ロームのオーダーの厚さにスパッタリングすることによ
り堆積され、ストレスを減少するために「シリコンに富
む」よう堆積される。高拡散係数により単結晶シリコン
でのそれより少なくとも高い強度のオーダーである拡散
係数が意味される。非限定的な例として硼素（Ｂ），砒
素（Ａｓ）、燐（Ｐ）はそれらが単結晶シリコン中でそ
れらが示すより５から７倍高い強度のオーダーの拡散係
数をタングステン珪化物中で有する。
タングステン珪化物のような高拡散係数材料３３の第二
の層である。珪化物層３３は例えば２０００オングスト
ロームのオーダーの厚さにスパッタリングすることによ
り堆積され、ストレスを減少するために「シリコンに富
む」よう堆積される。高拡散係数により単結晶シリコン
でのそれより少なくとも高い強度のオーダーである拡散
係数が意味される。非限定的な例として硼素（Ｂ），砒
素（Ａｓ）、燐（Ｐ）はそれらが単結晶シリコン中でそ
れらが示すより５から７倍高い強度のオーダーの拡散係
数をタングステン珪化物中で有する。
【００１８】最終的に（シリコン）酸化物３５の層はタ
ングステン珪化物の第二層３３上に形成される。酸化物
層３５はプラズマ補助化学蒸着により形成され、例えば
２０００オングストロームのオーダーの厚さに珪化物上
に熱的に成長された酸化物のプレカーソル薄層を含む。
図４は図３のラミネート構造３０を示し、例えば基板２
０の表面に下降する異方性エッチングにより選択的にパ
ターン化され、それによりベース領域３６、３７の周辺
及びコレクタ接触表面領域３８、３９上のスタックの環
３２を残し、ここで第一のポリ層３１は正常に残る。加
えてギャップ４６はＮＰＮ及びＰＮＰデバイス間のラミ
ネート構造３０のオーバーレイ酸化物１２４内に形成さ
れる。このギャップは一のベース接触内に導入されたド
ーパントが珪素化物３３の連続したシートを通して相補
的トランジスタの逆の型のドープされたベース接触に拡
散することを防ぐ。図４にまた示されるのはＰ型真性ベ
ース領域４１とＮ型真性ベース領域４２とであり、同様
に側壁スペーサ４３であり、これはエッチングされたラ
ミネート構造の開口を通して従来技術の方法で形成され
る。
ングステン珪化物の第二層３３上に形成される。酸化物
層３５はプラズマ補助化学蒸着により形成され、例えば
２０００オングストロームのオーダーの厚さに珪化物上
に熱的に成長された酸化物のプレカーソル薄層を含む。
図４は図３のラミネート構造３０を示し、例えば基板２
０の表面に下降する異方性エッチングにより選択的にパ
ターン化され、それによりベース領域３６、３７の周辺
及びコレクタ接触表面領域３８、３９上のスタックの環
３２を残し、ここで第一のポリ層３１は正常に残る。加
えてギャップ４６はＮＰＮ及びＰＮＰデバイス間のラミ
ネート構造３０のオーバーレイ酸化物１２４内に形成さ
れる。このギャップは一のベース接触内に導入されたド
ーパントが珪素化物３３の連続したシートを通して相補
的トランジスタの逆の型のドープされたベース接触に拡
散することを防ぐ。図４にまた示されるのはＰ型真性ベ
ース領域４１とＮ型真性ベース領域４２とであり、同様
に側壁スペーサ４３であり、これはエッチングされたラ
ミネート構造の開口を通して従来技術の方法で形成され
る。
【００１９】次にドープされないポリシリコンの第二の
層がギャップ４６と開口４７、４８を満たすためにウエ
ーハ表面全体にわたり非選択的に堆積される（例えば低
圧化学的蒸着）。次にドープされないポリシリコンのこ
の層は例えば標準的なフォトレジストパターン化及びプ
ラズマエッチングを用いてマスクされエッチングされ、
それにより図５に示されるようにそれぞれ開口４７、４
８内のドープされないポリプラグ５１、５２を残す。選
択的な酸化物層（図示せず）は必要ならそれがプラグ内
にパターン化された後に第二のドープされないポリ層上
に形成される。
層がギャップ４６と開口４７、４８を満たすためにウエ
ーハ表面全体にわたり非選択的に堆積される（例えば低
圧化学的蒸着）。次にドープされないポリシリコンのこ
の層は例えば標準的なフォトレジストパターン化及びプ
ラズマエッチングを用いてマスクされエッチングされ、
それにより図５に示されるようにそれぞれ開口４７、４
８内のドープされないポリプラグ５１、５２を残す。選
択的な酸化物層（図示せず）は必要ならそれがプラグ内
にパターン化された後に第二のドープされないポリ層上
に形成される。
【００２０】この構造は例えば少なくとも９００度Ｃの
オーダーの温度である上記の上昇された温度に加熱さ
れ、これはエミッタ及び外因性ベースをドープする前に
ベース及びエミッタポリプラグ間の境界を改善するため
に供される。図６に示されるように第一のフォトレジス
ト層６０は図５の構造上に選択的に形成され（例えば堆
積され、露出され、現像され）、それによりエミッタポ
リプラグ５１上の第一の開口と、ＮＰＮトランジスタ構
造に関する第一のコレクタ接触酸化物珪化物ポリスタッ
ク領域６５上の第二の開口６３と、ＰＮＰトランジスタ
のエミッタポリプラグ５２がそれを通して形成される開
口４８のエッジ５８の近傍又は付近の第三の開口６７と
を設ける。
オーダーの温度である上記の上昇された温度に加熱さ
れ、これはエミッタ及び外因性ベースをドープする前に
ベース及びエミッタポリプラグ間の境界を改善するため
に供される。図６に示されるように第一のフォトレジス
ト層６０は図５の構造上に選択的に形成され（例えば堆
積され、露出され、現像され）、それによりエミッタポ
リプラグ５１上の第一の開口と、ＮＰＮトランジスタ構
造に関する第一のコレクタ接触酸化物珪化物ポリスタッ
ク領域６５上の第二の開口６３と、ＰＮＰトランジスタ
のエミッタポリプラグ５２がそれを通して形成される開
口４８のエッジ５８の近傍又は付近の第三の開口６７と
を設ける。
【００２１】この第一のフォトレジストマスク６０を用
いて開口６３、６７により露出された酸化物層３５のこ
れらの部分はエッチングされて除去され、それによりマ
スク開口を通して下にあるタングステン珪化物層３３を
露出させる。Ｎ型インプラント（例えばＡｓ又はＰ）は
なお置かれているレジストマスク６０でなされ、それに
よりそれぞれの露出されたエミッタポリプラグ５１と、
コレクタ接触珪化物領域６５と、第三の開口６７により
露出されたベース珪化物材料とをドープする。
いて開口６３、６７により露出された酸化物層３５のこ
れらの部分はエッチングされて除去され、それによりマ
スク開口を通して下にあるタングステン珪化物層３３を
露出させる。Ｎ型インプラント（例えばＡｓ又はＰ）は
なお置かれているレジストマスク６０でなされ、それに
よりそれぞれの露出されたエミッタポリプラグ５１と、
コレクタ接触珪化物領域６５と、第三の開口６７により
露出されたベース珪化物材料とをドープする。
【００２２】このＮ＋インプラント後にレジストマスク
６０は除去され、レジスト材料７０の新たな層がエミッ
タポリプラグ５２上の第一の開口７１と、ＰＮＰトラン
ジスタ構造に関する第二のコレクタ接触酸化物珪化物ポ
リスタック領域７５上の第二の開口７３と、ＮＰＮトラ
ンジスタのエミッタポリプラグ５１がそれを通して形成
される開口４７のエッジ５７の近傍又は付近の第三の開
口７７とを設けるよう堆積され、露出され、現像され
る。斯くして第三の開口７７が開口４７のエッジ５７に
より近く、開口４８のエッジ５８から遠く離れる。
６０は除去され、レジスト材料７０の新たな層がエミッ
タポリプラグ５２上の第一の開口７１と、ＰＮＰトラン
ジスタ構造に関する第二のコレクタ接触酸化物珪化物ポ
リスタック領域７５上の第二の開口７３と、ＮＰＮトラ
ンジスタのエミッタポリプラグ５１がそれを通して形成
される開口４７のエッジ５７の近傍又は付近の第三の開
口７７とを設けるよう堆積され、露出され、現像され
る。斯くして第三の開口７７が開口４７のエッジ５７に
より近く、開口４８のエッジ５８から遠く離れる。
【００２３】第二のフォトレジストマスク７０を用い
て、開口７３、７７により露出された酸化物層３５のこ
れらの部分はエッチングされて除去され、それにより下
にあるタングステン珪化物層３３が第二のフォトレジス
トマスク７０での開口を通して露出される。それからＰ
型のインプラント（例えばＢ）はなお位置する第二のレ
ジストマスク７０でなされ、それにより露出されたエミ
ッタポリプラグ５２と、コレクタ接触珪素化物領域７５
と、第三の開口７７により露出されたベース珪素化物の
それぞれをドープする。
て、開口７３、７７により露出された酸化物層３５のこ
れらの部分はエッチングされて除去され、それにより下
にあるタングステン珪化物層３３が第二のフォトレジス
トマスク７０での開口を通して露出される。それからＰ
型のインプラント（例えばＢ）はなお位置する第二のレ
ジストマスク７０でなされ、それにより露出されたエミ
ッタポリプラグ５２と、コレクタ接触珪素化物領域７５
と、第三の開口７７により露出されたベース珪素化物の
それぞれをドープする。
【００２４】第二のインプラント後に拡散サイクル（例
えば急速な熱アニーリング）が実施され、それによりエ
ミッタポリプラグ５１、５２を通してＰ型真性ベース領
域４１とＮ型真性ベース領域４２のそれぞれの表面内に
ドーパントを注入する。この同じ拡散段階は開口６７を
通して導入されたＮ＋ベースドーパントと開口７７を通
して導入されたＰ＋ベースドーパントとを珪化物層３３
を通り抜けて横方向にまた注入する。
えば急速な熱アニーリング）が実施され、それによりエ
ミッタポリプラグ５１、５２を通してＰ型真性ベース領
域４１とＮ型真性ベース領域４２のそれぞれの表面内に
ドーパントを注入する。この同じ拡散段階は開口６７を
通して導入されたＮ＋ベースドーパントと開口７７を通
して導入されたＰ＋ベースドーパントとを珪化物層３３
を通り抜けて横方向にまた注入する。
【００２５】珪化物層３３内のこれらのドーパントに対
する拡散係数は上記のように真性ベース含有基板２０の
単結晶シリコン内のそれより少なくとも高い強度のオー
ダーである故にドーパントは珪化物を通してほとんど即
時に横方向に拡散しそれから基板の下にある真性ベース
領域４１、４２内に下方に拡散し、それによりそれぞれ
のＮＰＮ及びＰＮＰトランジスタに対する外因性ベース
を形成する。
する拡散係数は上記のように真性ベース含有基板２０の
単結晶シリコン内のそれより少なくとも高い強度のオー
ダーである故にドーパントは珪化物を通してほとんど即
時に横方向に拡散しそれから基板の下にある真性ベース
領域４１、４２内に下方に拡散し、それによりそれぞれ
のＮＰＮ及びＰＮＰトランジスタに対する外因性ベース
を形成する。
【００２６】ドーパントの一つは例えば上記段階のシー
ケンスの変更としてＢより比較的遅い拡散係数を有する
Ａｓを用いた場合のように他よりも低い拡散係数を有す
るときに第一（Ｎ＋）のインプラントの後に、第二（Ｐ
＋）のインプラントの前に拡散段階を実施することが望
ましい。何故ならばより遅い（より低い拡散係数）拡散
ドーパント（例えばＡｓ）は第二のインプラント（例え
ばＢ）より所定の接合深さに到達するためにより拡散時
間を必要とするからである。デバイスは従来のプロセス
を用いて金属相互接続及び不動態化の一以上のレベルを
形成することにより完成される。
ケンスの変更としてＢより比較的遅い拡散係数を有する
Ａｓを用いた場合のように他よりも低い拡散係数を有す
るときに第一（Ｎ＋）のインプラントの後に、第二（Ｐ
＋）のインプラントの前に拡散段階を実施することが望
ましい。何故ならばより遅い（より低い拡散係数）拡散
ドーパント（例えばＡｓ）は第二のインプラント（例え
ばＢ）より所定の接合深さに到達するためにより拡散時
間を必要とするからである。デバイスは従来のプロセス
を用いて金属相互接続及び不動態化の一以上のレベルを
形成することにより完成される。
【００２７】前記プロセスの特徴はエミッタプラグポリ
層が堆積されたときにベースポリ層３１はドープされな
いという事実から生ずる。これはエミッタポリが堆積さ
れた後で比較的大きなＤｔ熱サイクルが用いられること
を許容する。そのようなサイクルはインターフェイスの
酸化物層を破壊するために用いられ、それによりエミッ
タ抵抗を減少し、デバイス特性をより不均一にする。
層が堆積されたときにベースポリ層３１はドープされな
いという事実から生ずる。これはエミッタポリが堆積さ
れた後で比較的大きなＤｔ熱サイクルが用いられること
を許容する。そのようなサイクルはインターフェイスの
酸化物層を破壊するために用いられ、それによりエミッ
タ抵抗を減少し、デバイス特性をより不均一にする。
【００２８】第二実施例は図８−図１２に概略が示さ
れ、図３に示されたラミネート構造のポリ層が除去さ
れ、珪化物層が基板の表面上に直接形成される。より特
徴的には基板１２０の上面上に形成された図８に示され
るように多層スタック構造１３０は高拡散係数材料１３
３（例えばタングステン珪化物）の第一層と（シリコ
ン）酸化物１３５の第二の層からなる。
れ、図３に示されたラミネート構造のポリ層が除去さ
れ、珪化物層が基板の表面上に直接形成される。より特
徴的には基板１２０の上面上に形成された図８に示され
るように多層スタック構造１３０は高拡散係数材料１３
３（例えばタングステン珪化物）の第一層と（シリコ
ン）酸化物１３５の第二の層からなる。
【００２９】第一実施例と同様にタングステン珪化物層
１３３は例えば２０００オングストロームのオーダーの
厚さにスパッタリングすることにより下にある基板１２
０上に直接堆積され、ストレスを減少するために「シリ
コンに富む」よう堆積される；酸化物層１３５はプラズ
マ補助化学蒸着により形成され、例えば２０００オング
ストロームのオーダーの厚さに珪化物上に熱的に成長さ
れた酸化物のプレカーソル薄層を含む。
１３３は例えば２０００オングストロームのオーダーの
厚さにスパッタリングすることにより下にある基板１２
０上に直接堆積され、ストレスを減少するために「シリ
コンに富む」よう堆積される；酸化物層１３５はプラズ
マ補助化学蒸着により形成され、例えば２０００オング
ストロームのオーダーの厚さに珪化物上に熱的に成長さ
れた酸化物のプレカーソル薄層を含む。
【００３０】図８のラミネート構造１３０は基板１２０
の表面に下降して選択的にパターン化され、それにより
ベース領域１３６、１３７の周辺及びコレクタ接触表面
領域１３８、１３９上のスタックの二重ラミネートの環
１３２をまた形成し、ギャップ１２９はＮＰＮ及びＰＮ
Ｐデバイス間に形成される。図９に示されるのはＰ型真
性ベース領域１４１とＮ型真性ベース領域１４２とであ
り、同様に側壁スペーサ１４３である。
の表面に下降して選択的にパターン化され、それにより
ベース領域１３６、１３７の周辺及びコレクタ接触表面
領域１３８、１３９上のスタックの二重ラミネートの環
１３２をまた形成し、ギャップ１２９はＮＰＮ及びＰＮ
Ｐデバイス間に形成される。図９に示されるのはＰ型真
性ベース領域１４１とＮ型真性ベース領域１４２とであ
り、同様に側壁スペーサ１４３である。
【００３１】図１０に示されるようにドープされないポ
リシリコンの層が図９のパターン化されたラミネート構
造のギャップ１４６と開口１４７、１４８を満たすため
にウエーハ表面全体にわたり堆積され、それによりそれ
ぞれギャップ１２９内のドープされないポリプラグ１５
０、１５１、１５２及び開口１４７、１４８を残す。次
に第一の実施例のようにドープされないポリシリコンの
この層は例えば標準的なフォトレジストパターン化及び
プラズマエッチングを用いてマスクされ、エッチングさ
れ、それにより図９のパタン化されたラミネート構造内
にドープされていないポリプラグを残す。第一の実施例
のように選択的な酸化物層（図示せず）はそれがプラグ
内にパタン化された後にドープされないポリ層上に形成
される。
リシリコンの層が図９のパターン化されたラミネート構
造のギャップ１４６と開口１４７、１４８を満たすため
にウエーハ表面全体にわたり堆積され、それによりそれ
ぞれギャップ１２９内のドープされないポリプラグ１５
０、１５１、１５２及び開口１４７、１４８を残す。次
に第一の実施例のようにドープされないポリシリコンの
この層は例えば標準的なフォトレジストパターン化及び
プラズマエッチングを用いてマスクされ、エッチングさ
れ、それにより図９のパタン化されたラミネート構造内
にドープされていないポリプラグを残す。第一の実施例
のように選択的な酸化物層（図示せず）はそれがプラグ
内にパタン化された後にドープされないポリ層上に形成
される。
【００３２】図１１に示されるように第一のフォトレジ
スト層１６０は図１０の構造上に非選択的に形成され、
それによりエミッタポリプラグ１５１上の第一の開口
と、ＮＰＮトランジスタ構造に関する第一のコレクタ接
触酸化物珪化物スタック領域１６５上の第二の開口１６
３と、ＰＮＰトランジスタのエミッタポリプラグ１５２
がそれを通して形成される開口１４８のエッジ１５８の
付近の第三の開口１６７とを設けるためにマスクされ、
現像される。
スト層１６０は図１０の構造上に非選択的に形成され、
それによりエミッタポリプラグ１５１上の第一の開口
と、ＮＰＮトランジスタ構造に関する第一のコレクタ接
触酸化物珪化物スタック領域１６５上の第二の開口１６
３と、ＰＮＰトランジスタのエミッタポリプラグ１５２
がそれを通して形成される開口１４８のエッジ１５８の
付近の第三の開口１６７とを設けるためにマスクされ、
現像される。
【００３３】フォトレジストマスク層１６０内の開口を
通して開口１６３、１６７により露出された酸化物層１
３５のこれらの部分はエッチングされて除去され、それ
によりマスク開口を通して下にあるタングステン珪化物
層１３３を露出させる。Ｎ型インプラント（例えばＡｓ
又はＰ）はなお置かれているレジストマスク１６０でな
され、それによりそれぞれの露出されたエミッタポリプ
ラグ１５１と、コレクタ接触珪化物領域１６５と、第三
の開口１６７により露出されたベース珪化物材料とをド
ープする。
通して開口１６３、１６７により露出された酸化物層１
３５のこれらの部分はエッチングされて除去され、それ
によりマスク開口を通して下にあるタングステン珪化物
層１３３を露出させる。Ｎ型インプラント（例えばＡｓ
又はＰ）はなお置かれているレジストマスク１６０でな
され、それによりそれぞれの露出されたエミッタポリプ
ラグ１５１と、コレクタ接触珪化物領域１６５と、第三
の開口１６７により露出されたベース珪化物材料とをド
ープする。
【００３４】この第一の（Ｎ＋）インプラント後に第一
のレジストマスク層１６０は除去され、レジスト材料１
７０の新たな層がエミッタポリプラグ１５２上の第一の
開口１７１と、ＰＮＰトランジスタ構造に関する第二の
コレクタ接触酸化物珪化物スタック領域上の第二の開口
１７３と、ＮＰＮトランジスタのエミッタポリプラグ１
５１がそれを通して形成される開口１４７のエッジ１５
７の付近の第三の開口１７７とを設けるよう図１２に示
されるように非選択的に堆積され、マスクされ、現像さ
れる。
のレジストマスク層１６０は除去され、レジスト材料１
７０の新たな層がエミッタポリプラグ１５２上の第一の
開口１７１と、ＰＮＰトランジスタ構造に関する第二の
コレクタ接触酸化物珪化物スタック領域上の第二の開口
１７３と、ＮＰＮトランジスタのエミッタポリプラグ１
５１がそれを通して形成される開口１４７のエッジ１５
７の付近の第三の開口１７７とを設けるよう図１２に示
されるように非選択的に堆積され、マスクされ、現像さ
れる。
【００３５】第二のフォトレジストマスク層１７０を用
いて、開口１７３、１７７により露出された酸化物層１
３５のこれらの部分はエッチングされて除去され、それ
により下にあるタングステン珪化物層１３３が第二のフ
ォトレジストマスク１７０での開口を通して露出され
る。なお位置する第二のレジストマスク１７０と共に、
Ｐ型のインプラントは露出されたエミッタポリプラグ１
５２と、コレクタ接触珪素化物領域１７５と、第三の開
口１７７により露出されたベース珪素化物材料のそれぞ
れをドープするようなされる。
いて、開口１７３、１７７により露出された酸化物層１
３５のこれらの部分はエッチングされて除去され、それ
により下にあるタングステン珪化物層１３３が第二のフ
ォトレジストマスク１７０での開口を通して露出され
る。なお位置する第二のレジストマスク１７０と共に、
Ｐ型のインプラントは露出されたエミッタポリプラグ１
５２と、コレクタ接触珪素化物領域１７５と、第三の開
口１７７により露出されたベース珪素化物材料のそれぞ
れをドープするようなされる。
【００３６】第二（Ｐ＋）のインプラント段階の後に
（急速なアニーリング）拡散サイクルが実施され、それ
によりエミッタポリプラグ１５１、１５２を通してＰ型
真性ベース領域１４１とＮ型真性ベース領域１４２のそ
れぞれの表面内にドーパントを注入する。この同じ拡散
段階は開口１６７を通して導入されたＮ＋ベースドーパ
ントと開口１７７を通して導入されたＰ＋ベースドーパ
ントとを珪化物層１３３を通り抜けて横方向にまた導入
し、それから基板の下にある真性ベース領域１４１、１
４２内に下方に拡散し、それによりそれぞれのＮＰＮ及
びＰＮＰトランジスタに対する外因性ベースを形成す
る。
（急速なアニーリング）拡散サイクルが実施され、それ
によりエミッタポリプラグ１５１、１５２を通してＰ型
真性ベース領域１４１とＮ型真性ベース領域１４２のそ
れぞれの表面内にドーパントを注入する。この同じ拡散
段階は開口１６７を通して導入されたＮ＋ベースドーパ
ントと開口１７７を通して導入されたＰ＋ベースドーパ
ントとを珪化物層１３３を通り抜けて横方向にまた導入
し、それから基板の下にある真性ベース領域１４１、１
４２内に下方に拡散し、それによりそれぞれのＮＰＮ及
びＰＮＰトランジスタに対する外因性ベースを形成す
る。
【００３７】図８−図１２の第二実施例から得られる構
造のベース抵抗は珪化物はポリより低い抵抗を有する故
に図３−図７の第一実施例より幾分低いことが予想され
る。斯くして第二実施例では第一実施例のラミネート構
造から第一ポリ層を除去することは外因性ベース材料と
ベーススタックに接触する金属との間の路からより高い
抵抗の領域を効果的に除去する。
造のベース抵抗は珪化物はポリより低い抵抗を有する故
に図３−図７の第一実施例より幾分低いことが予想され
る。斯くして第二実施例では第一実施例のラミネート構
造から第一ポリ層を除去することは外因性ベース材料と
ベーススタックに接触する金属との間の路からより高い
抵抗の領域を効果的に除去する。
【００３８】第二の実施例の変更として、コレクタ厚さ
の改善されたプロセス制御を提供するために珪化物（又
は高拡散係数を有する他の代替材料）を用いることが望
ましく、これはシリコンに対して高い選択性を有するエ
ッチャントでエッチングすることが可能であり、それに
より、そのような珪化物層のどのようなエッチングしす
ぎもエミッタが形成される領域の下にあるシリコンの最
小のエッチングを引き起こすのみである。
の改善されたプロセス制御を提供するために珪化物（又
は高拡散係数を有する他の代替材料）を用いることが望
ましく、これはシリコンに対して高い選択性を有するエ
ッチャントでエッチングすることが可能であり、それに
より、そのような珪化物層のどのようなエッチングしす
ぎもエミッタが形成される領域の下にあるシリコンの最
小のエッチングを引き起こすのみである。
【００３９】第三実施例によれば、図３−図７の第一実
施例のラミネート構造のポリ及び珪化物層の順序は図４
の得られた構造で示されるように逆であり、ここで珪化
物層３３は基板２０上で直接形成され、ポリ層３１は珪
化物層３３の頂上に位置する。この構造的な構成は上記
の選択性の利点を提供する。ここで第一のポリ層３１は
インプラントが吸収されうる付加的な厚さを提供する
（インプラントは典型的には数千オングストロームにわ
たる厚さに拡散され、それが高拡散係数を有する層で停
止するインプラントの一部のみがドーピングに貢献す
る）。
施例のラミネート構造のポリ及び珪化物層の順序は図４
の得られた構造で示されるように逆であり、ここで珪化
物層３３は基板２０上で直接形成され、ポリ層３１は珪
化物層３３の頂上に位置する。この構造的な構成は上記
の選択性の利点を提供する。ここで第一のポリ層３１は
インプラントが吸収されうる付加的な厚さを提供する
（インプラントは典型的には数千オングストロームにわ
たる厚さに拡散され、それが高拡散係数を有する層で停
止するインプラントの一部のみがドーピングに貢献す
る）。
【００４０】第二の実施例と同じ結果を達成するために
珪化物１３３の厚さは増加される。しかしながら珪化物
層が非常に厚く形成されたときは生じたストレスは亀裂
又は他の問題を引き起こす。エミッタの基板内に深さに
関する外因性ベースの基板内の深さを調整するために幾
つかのパラメータが変更される。第一にラミネート３０
内のポリ３１の層は非常に薄く形成（又は第二の実施例
でのように共に削除）され、それにより外因性ベースが
比較的深いときにはそれは外因性ベースドーピングに対
する遅い拡散路と同数出現しない。代替的にエミッタポ
リプラグ層は外因性ベースに比べてより浅いエミッタを
形成するよう多結晶より厚く又はアモルファスに形成さ
れる。
珪化物１３３の厚さは増加される。しかしながら珪化物
層が非常に厚く形成されたときは生じたストレスは亀裂
又は他の問題を引き起こす。エミッタの基板内に深さに
関する外因性ベースの基板内の深さを調整するために幾
つかのパラメータが変更される。第一にラミネート３０
内のポリ３１の層は非常に薄く形成（又は第二の実施例
でのように共に削除）され、それにより外因性ベースが
比較的深いときにはそれは外因性ベースドーピングに対
する遅い拡散路と同数出現しない。代替的にエミッタポ
リプラグ層は外因性ベースに比べてより浅いエミッタを
形成するよう多結晶より厚く又はアモルファスに形成さ
れる。
【００４１】好ましくは真性ベースはスペーサが形成さ
れた前よりもむしろ後に形成されうる。またＮ＋及びＰ
＋マスキング及びインプラント段階は相互交換可能であ
る。さらにまたＮ＋及びＰ＋インプラントが実施される
前にベース接触スタック内の珪化物の頂上に形成された
酸化物層はエッチングされずに残り、それで、インプラ
ントが酸化物層を通して導電する。加えて酸化物以外の
絶縁材料はベース接触スタック内の酸化物層の一部又は
全部で用いられる。ベース接触で高拡散係数層を維持
し、エミッタポリが形成された後にベース接触をドープ
する他の変形例はまた可能である。
れた前よりもむしろ後に形成されうる。またＮ＋及びＰ
＋マスキング及びインプラント段階は相互交換可能であ
る。さらにまたＮ＋及びＰ＋インプラントが実施される
前にベース接触スタック内の珪化物の頂上に形成された
酸化物層はエッチングされずに残り、それで、インプラ
ントが酸化物層を通して導電する。加えて酸化物以外の
絶縁材料はベース接触スタック内の酸化物層の一部又は
全部で用いられる。ベース接触で高拡散係数層を維持
し、エミッタポリが形成された後にベース接触をドープ
する他の変形例はまた可能である。
【００４２】例えば上記実施例ではエミッタポリプラグ
（例えば５１、５２）を堆積する前に真性ベース領域
（例えば４１、４２）を形成するよりもむしろプロセス
はエミッタポリプラグを通して真性ベース領域を拡散す
るために変更される。これは例えばインターフェイス酸
化物を破壊するためにエミッタポリシリコン堆積の後で
熱サイクルを用いるためにより多くの自由度を与える。
何故ならば真性ベースはそのような場合にはエミッタポ
リＤｔによりコレクタ内に拡散されないからである。上
記のプロセスはトランジスタの一つの型（例えばＮＰ
Ｎ）のみの製造にまた応用されうる。そのようなデバイ
スはベースポリがドープされる前のエミッタインターフ
ェイスを改善するために大きなＤｔを用いるための自由
度を有するので有利である。
（例えば５１、５２）を堆積する前に真性ベース領域
（例えば４１、４２）を形成するよりもむしろプロセス
はエミッタポリプラグを通して真性ベース領域を拡散す
るために変更される。これは例えばインターフェイス酸
化物を破壊するためにエミッタポリシリコン堆積の後で
熱サイクルを用いるためにより多くの自由度を与える。
何故ならば真性ベースはそのような場合にはエミッタポ
リＤｔによりコレクタ内に拡散されないからである。上
記のプロセスはトランジスタの一つの型（例えばＮＰ
Ｎ）のみの製造にまた応用されうる。そのようなデバイ
スはベースポリがドープされる前のエミッタインターフ
ェイスを改善するために大きなＤｔを用いるための自由
度を有するので有利である。
【００４３】非常に狭いエミッタ開口にわたり直接エミ
ッタポリ層と接触可能でない故に増加されたエミッタ抵
抗から得られる性能を制限することなく相補的二重ポリ
バイポーラトランジスタの製造に対する複雑なマスク及
びインプラントシーケンスの使用を除去する望ましさは
うまく実施され、それは材料の層の速い横方向拡散特性
を用い、それは少なくとも単結晶半導体材料より高いエ
ミッタドーパントの強度のオーダーである。
ッタポリ層と接触可能でない故に増加されたエミッタ抵
抗から得られる性能を制限することなく相補的二重ポリ
バイポーラトランジスタの製造に対する複雑なマスク及
びインプラントシーケンスの使用を除去する望ましさは
うまく実施され、それは材料の層の速い横方向拡散特性
を用い、それは少なくとも単結晶半導体材料より高いエ
ミッタドーパントの強度のオーダーである。
【００４４】基本的な属性はエミッタプラグポリ層が堆
積されたときにベース及びエミッタポリ層の両方がドー
プされずに形成され、特にベースポリ層はドープされな
いことである。これはエミッタポリが堆積された後に比
較的大きなＤｔ熱サイクルが用いられることを許容す
る。一つのデバイスのエミッタポリ及び他のデバイスの
ベースポリのエッジがドーパントマスクを通して露出さ
れ、同時にドープされる。
積されたときにベース及びエミッタポリ層の両方がドー
プされずに形成され、特にベースポリ層はドープされな
いことである。これはエミッタポリが堆積された後に比
較的大きなＤｔ熱サイクルが用いられることを許容す
る。一つのデバイスのエミッタポリ及び他のデバイスの
ベースポリのエッジがドーパントマスクを通して露出さ
れ、同時にドープされる。
【００４５】上記実施例でエミッタ及び／又はベースポ
リシリコン材料は後のドーピング段階で説明されるドー
ピングで堆積の時間に、又はその直後に軽度にドープさ
れる。好ましいプロセスは堆積で名目上のドープされて
いないポリシリコンを用いることである。しかしながら
軽度のドーピングはまた充分であり、ポリシリコン堆積
システムからの残りのドーパント汚染の結果として得ら
れる。
リシリコン材料は後のドーピング段階で説明されるドー
ピングで堆積の時間に、又はその直後に軽度にドープさ
れる。好ましいプロセスは堆積で名目上のドープされて
いないポリシリコンを用いることである。しかしながら
軽度のドーピングはまた充分であり、ポリシリコン堆積
システムからの残りのドーパント汚染の結果として得ら
れる。
【００４６】相補的バイポーラトランジスタ構造のプロ
セス（高周波数応用）の減少されたマスクの組、インプ
ラントの複雑さは材料の層の速い横方向拡散特性を用
い、それは少なくとも単結晶半導体材料でよりエミッタ
ドーパントに対してより高い強度のオーダーである。別
のベース及びエミッタポリ層はドープされずに形成され
る。それから一つのデバイスのエミッタポリ及び他のデ
バイスのベースポリのエッジはドーパントマスクを通し
て露出され、同時にドープされる。エミッタドーパント
はそれがベース上に存在し、それと接触するエミッタポ
リの表面内に直接注入される。ベース接触ドーパントは
高拡散係数を有する材料の層を含み、その層を横方向に
通り抜けそれからコレクタ材料（例えばアイランド）表
面内に下方に拡散し、外因性ベースを形成するために迅
速に拡散する。第二のマスクは第二のデバイスのエミッ
タ及び第一のデバイスのベースポリのエッジを露出する
ためにパタン化される。
セス（高周波数応用）の減少されたマスクの組、インプ
ラントの複雑さは材料の層の速い横方向拡散特性を用
い、それは少なくとも単結晶半導体材料でよりエミッタ
ドーパントに対してより高い強度のオーダーである。別
のベース及びエミッタポリ層はドープされずに形成され
る。それから一つのデバイスのエミッタポリ及び他のデ
バイスのベースポリのエッジはドーパントマスクを通し
て露出され、同時にドープされる。エミッタドーパント
はそれがベース上に存在し、それと接触するエミッタポ
リの表面内に直接注入される。ベース接触ドーパントは
高拡散係数を有する材料の層を含み、その層を横方向に
通り抜けそれからコレクタ材料（例えばアイランド）表
面内に下方に拡散し、外因性ベースを形成するために迅
速に拡散する。第二のマスクは第二のデバイスのエミッ
タ及び第一のデバイスのベースポリのエッジを露出する
ためにパタン化される。
【図１】米国特許第５１７５６０７号の明細書の図３Ｌ
に対応する半導体アーキテクチャーの断面図を示す。
に対応する半導体アーキテクチャーの断面図を示す。
【図２】図１の平面図を示し、ここでより広いエミッタ
接触がベースと接触していないエミッタポリ層の離れた
部分上に配置される。
接触がベースと接触していないエミッタポリ層の離れた
部分上に配置される。
【図３】３層（酸化物−珪素化物−ポリ）ラミネート構
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
【図４】３層（酸化物−珪素化物−ポリ）ラミネート構
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
【図５】３層（酸化物−珪素化物−ポリ）ラミネート構
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
【図６】３層（酸化物−珪素化物−ポリ）ラミネート構
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
【図７】３層（酸化物−珪素化物−ポリ）ラミネート構
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
造を用いる本発明の第一実施例の製造プロセスのそれぞ
れの段階での相補的バイポーラトランジスタアーキテク
チャーの断面図である。
【図８】２層（酸化物−珪素化物）ラミネート構造を用
いる本発明の第二実施例の製造プロセスのそれぞれの段
階での相補的バイポーラトランジスタアーキテクチャー
の断面図である。
いる本発明の第二実施例の製造プロセスのそれぞれの段
階での相補的バイポーラトランジスタアーキテクチャー
の断面図である。
【図９】２層（酸化物−珪素化物）ラミネート構造を用
いる本発明の第二実施例の製造プロセスのそれぞれの段
階での相補的バイポーラトランジスタアーキテクチャー
の断面図である。
いる本発明の第二実施例の製造プロセスのそれぞれの段
階での相補的バイポーラトランジスタアーキテクチャー
の断面図である。
【図１０】２層（酸化物−珪素化物）ラミネート構造を
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
【図１１】２層（酸化物−珪素化物）ラミネート構造を
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
【図１２】２層（酸化物−珪素化物）ラミネート構造を
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
用いる本発明の第二実施例の製造プロセスのそれぞれの
段階での相補的バイポーラトランジスタアーキテクチャ
ーの断面図である。
【図１３】図３から７の第一実施例のラミネート構造の
ポリ及び珪化物層の順序が逆である本発明の第三実施例
によるデバイスの断面図である。
ポリ及び珪化物層の順序が逆である本発明の第三実施例
によるデバイスの断面図である。
１１、１７ ベース接触ポリ層 １３、１５ エミッタポリ層 １４ エミッタ接点 １６ 側壁スペーサ １９ 接触金属 ２０、１２０ 基板 ２１、２３ アイランド ２４ 酸化物 ２５ 上面 ３０，１３０ 多層ラミネート構造 ３１ ポリ層 ３２，１３２ 環 ３３，１３３ 珪化物層 ３５，１３５ 酸化物 ３６、３７、１３６、１３７ ベース領域 ３８、３９、１３８、１３９ コレクタ接触表面領域 ４１、１４１ Ｐ型真性ベース領域 ４２、１４２ Ｎ型真性ベース領域 ４３ 側壁スペーサ ４６、１２９、１４６ ギャップ ４７、４８、６３、６７、７１、７３、７７、１４７、
１４８、１６３、１６７、１７１、１７３、１７７ 開
口 ５１、５２、１５０、１５１、１５２ ポリプラグ ５７、５８、１５７、１５８ エッジ ６０、１６０ フォトレジスト層 ６５、７５、１６５、１７５ ポリスタック領域 ７０、１７０ マスク １２４ オーバーレイ酸化物
１４８、１６３、１６７、１７１、１７３、１７７ 開
口 ５１、５２、１５０、１５１、１５２ ポリプラグ ５７、５８、１５７、１５８ エッジ ６０、１６０ フォトレジスト層 ６５、７５、１６５、１７５ ポリスタック領域 ７０、１７０ マスク １２４ オーバーレイ酸化物
Claims (15)
- 【請求項１】 （ａ） 第一層は第二の層のそれより大
きい不純物に対する拡散係数を有する材料を含み、第一
層を通して開口により第二層の表面領域を露出させるよ
うに半導体材料の第二層の表面上に第一層を選択的に形
成し； （ｂ） 該開口内及び該第二層の該表面領域上に半導体
材料の第三層を形成し； （ｃ） 該第一層及び該第三層内に導電性型決定不純物
を導入し； （ｄ） 該第三層内に導入された不純物を該第二層にそ
れを通して垂直に拡散させるために、及び該第一層内に
導入された不純物を該第二層内にそれを通して横方向に
及び垂直に拡散させるために段階（ｃ）から得られた構
造をアニーリングする各段階からなる半導体デバイスの
製造方法。 - 【請求項２】 該第一層は珪化物層からなり、好ましく
はタングステン珪化物層により形成される請求項１記載
の方法。 - 【請求項３】 該第一層を通して該開口により露出され
た該第二層の該表面領域は該第三層内に段階（ｃ）で導
入された導電性型決定不純物のそれと逆の導電性型を有
する請求項１又は２記載の方法。 - 【請求項４】 該第一層は、該第二層の該表面上に直接
形成された第一の多結晶半導体層部分と、該第一の多結
晶半導体部分上に形成され異なる拡散係数を有する第二
の層部分とからなり、ここで段階（ｃ）は導電性型決定
不純物を該第二の層部分に導入し、段階（ｄ）は該第二
の層部分内に導入された導電性型決定不純物を該第二層
に対して該第一多結晶半導体層内にそれを通して横方向
及びそれを通して垂直に拡散させるために段階（ｃ）か
ら得られた構造をアニーリングすることからなる請求項
２記載の方法。 - 【請求項５】 該第一層は該第二層の該表面上に直接形
成され上記拡散係数を有する第一の層部分からなり、段
階（ｃ）は導電性型決定不純物を該第一の層部分に導入
し、段階（ｄ）は該第一の層部分内に導入された該導電
性型決定不純物を該第二層に対してそれを通り抜けて横
方向及びそれを通り抜けて垂直に拡散させるために段階
（ｃ）から得られた構造をアニーリングすることからな
る請求項３記載の方法。 - 【請求項６】 該第一層を通して該開口により露出され
た該第二層の該表面領域は該第一層部分内に段階（ｃ）
で導入された該導電性型決定不純物のそれに対応する導
電性型を有し、ここで該第一の層に対する該拡散係数は
該第二の層に対して少なくとも数倍のオーダー大きい請
求項５記載の方法。 - 【請求項７】 該第三層は多結晶半導体材料からなり、
段階（ｃ）は該開口で該第三層を通して、及び該第一層
を通して該導電性型決定不純物を拡散させる段階を含む
請求項１乃至６のうちいずれか１項記載の方法。 - 【請求項８】 該開口内の該材料はアモルファス半導体
材料からなり、該第二層の該表面領域は第一の導電性型
を有し、ここで段階（ｃ）は該第三層内に第二の導電性
型の不純物を導入し、段階（ｃ）は該第一層内に該第一
の導電性型の不純物を導入し、該第三層内に第二の導電
性型の不純物を導入し、段階（ｃ）をなす前に所定の上
昇された温度にこの構造を加熱し、好ましくは該所定の
上昇された温度は少なくとも９００度Ｃである請求項１
乃至７のうちいずれか１項記載の方法 - 【請求項９】 （ａ） 逆の導電性型の第一及び第二の
部分を有する半導体材料の第一の層を設け； （ｂ） 該第一の層の該第一の部分の第一の表面領域を
該第二の層を通して該第一の開口により露出させ、該第
一の層の該第二の部分の第二の表面領域を該第二の層を
通して該第二の開口により露出させ、該第二の層は該第
一の層のそれより大きな不純物に対する拡散係数を有す
る材料を含むように、該第一の層の該第一及び第二の部
分上に珪素化物材料を含む第二の層を選択的に形成し； （ｃ） 該第一の開口内及び該第一の層の該第一の部分
の該第一の表面領域上に半導体材料の第三の層と、該第
二の開口内及び該第一の層の該第二の部分の該第二の表
面領域上に半導体材料の第四の層とを形成し； （ｄ） 該第三の層及び該第二の層の第一の部分内に第
二の導電性型の不純物を導入し、該第四の層及び該第二
の層の第二の部分内に第一の導電性型の不純物を導入
し； （ｅ） 該第三の層内に導入された該第二の導電性型の
不純物及び該第四の層内に導入された該第一の導電性型
の不純物を該第一の層のそれぞれ該第一及び該第二の領
域にそれを通して垂直に拡散させ、該第二の層の該第二
の部分内に導入された該第一の導電性型の不純物及び該
第二の半導体層の該第一の部分内に導入された該第二の
導電性型の不純物を該第一の層のそれぞれ該第一及び該
第二の部分にそれを通り抜けて横方向に及び垂直に拡散
させるように、段階（ｄ）から得られる構造をアニーリ
ングする各段階を含む請求項１乃至８のうちいずれか１
項記載の半導体デバイスを製造する方法。 - 【請求項１０】 該第二の層を通して該第一の開口によ
り露出された該第一の層の該第一の表面領域は該第一の
導電性型を有し、該第二の層を通して該第二の開口によ
り露出された該第一の層の該第二の表面領域は該第二の
導電性型を有する請求項９記載の方法。 - 【請求項１１】 該第二の層は該第一の層の該表面上に
直接形成されるドープされない第一の多結晶半導体層部
分及び該第一の多結晶半導体層部分上に形成されたドー
プされない第二の層部分とからなり、該拡散係数を有
し、ここで段階（ｅ）は該第二の層内に導入された該第
一及び第二の導電性型の不純物を該第二の層部分を通り
抜けて横方向に、また該第一の層への該第一の多結晶半
導体層部分内に及びそれを通して垂直に拡散させるよう
に、段階（ｄ）から得られる構造をアニーリングする請
求項９記載の方法。 - 【請求項１２】 該第二の層は該第一の層の該表面上に
直接形成されるドープされない第一の層部分からなり、
該拡散係数を有し、ここで段階（ｅ）は、該第二の層内
に導入された不純物を該第二の層部分を通り抜けて横方
向に、及びそれを通して垂直に該第一の層へ拡散させ、
ここで該第二の層に対する該拡散係数は該第一の層に対
して少なくとも数倍のオーダー大きく、該第三及び第四
の層は多結晶半導体材料からなるように、段階（ｄ）か
ら得られる構造をアニーリングする請求項９乃至１１の
うちいずれか１項記載の方法。 - 【請求項１３】 （ａ） それの第一の部分で形成され
た第一の導電性型の第一のコレクタ領域とそれの第二の
部分で形成された第二の導電性型の第二のコレクタ領域
とを有する半導体基板を設け； （ｂ） 該半導体基板の該第一の部分の第一の表面領域
を該第一の層を通して該第一の開口により露出させ、該
半導体基板の該第二の部分の第二の表面領域を該第一の
層を通して該第二の開口により露出させ、該第一の層は
該半導体基板のそれより少なくとも大きな不純物に対す
る拡散係数を有する材料を含むように、該半導体基板の
該第一及び第二の部分上に第一の層を選択的に形成し； （ｃ） 該半導体基板の該第一の部分の該第一のコレク
タ領域の該第一の表面領域内に該第二の導電性型の第一
のベース領域を形成し、該半導体基板の該第二の部分の
該第二のコレクタ領域の該第二の表面領域内に該第一の
導電性型の第二のベース領域を形成し； （ｄ） 該第一の開口内で半導体基板の第一の部分の該
第一の表面領域上に、及び該第二の開口内で半導体基板
の第二の部分の該第二の表面領域上に半導体材料を形成
し； （ｅ） 該第一の導電性型の第一のエミッタ層を形成す
るように該第一の開口内の半導体材料内に、及び該第一
の層の第一の部分内に該第一の導電性型の不純物を導入
し、該第二の開口内の半導体材料内に、及び該第一の層
の第二の部分に該第二の導電性型の不純物を導入し； （ｆ） 該第一の開口内の半導体材料内に導入された該
第一の導電性型の不純物をそれを通して垂直に拡散さ
せ、該第二の導電性型の該第一のベース領域と接触する
該第一の導電性型の第一のエミッタ領域を形成し、該第
二の開口内の半導体材料内に導入された該第二の導電性
型の不純物を該第一の導電性型の該第二のベース領域に
それを通して垂直に拡散させ、該第一の層の該第一の部
分内に導入された該第一の導電性型の不純物及び該第一
の層の該第二の部分内に導入された該第二の導電性型の
不純物を該半導体基板のそれぞれ該第二及び該第一の部
分にそれを通り抜けて横方向及び垂直に拡散させ、それ
ぞれ該第二及び第一のベース領域を横切るように、段階
（ｅ）から得られる構造をアニーリングする各段階によ
り請求項１乃至８のうちいずれか１項記載の相補的バイ
ポーラトランジスタ集積回路アーキテクチャーを製造す
る方法。 - 【請求項１４】 該第二の層は該第一の層の該表面上に
直接形成される層からなり、又該拡散係数を有し、ここ
で段階（ｄ）は該層内に該第一及び第二の導電性型の不
純物を導入し、ここで段階（ｅ）は該層内に導入された
不純物を該第一の層を通り抜けて横方向に又垂直に拡散
させるように段階（ｄ）から得られる構造をアニーリン
グする請求項１３記載の方法。 - 【請求項１５】 段階（ｅ）は該第一の開口内のエミッ
タ半導体材料を通し、該第一の層又は該ベース領域の該
第一の部分内に該第一の導電性型の不純物を拡散する段
階を含み、ここで該第一及び第二の開口内の該半導体材
料はアモルファス半導体材料からなる請求項１３又は１
４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/405,660 US5614422A (en) | 1995-03-17 | 1995-03-17 | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
| US405660 | 1995-03-17 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008117601A Division JP5076098B2 (ja) | 1995-03-17 | 2008-04-28 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264557A true JPH08264557A (ja) | 1996-10-11 |
| JP4174579B2 JP4174579B2 (ja) | 2008-11-05 |
Family
ID=23604656
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05798596A Expired - Fee Related JP4174579B2 (ja) | 1995-03-17 | 1996-03-14 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
| JP2008117601A Expired - Fee Related JP5076098B2 (ja) | 1995-03-17 | 2008-04-28 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008117601A Expired - Fee Related JP5076098B2 (ja) | 1995-03-17 | 2008-04-28 | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5614422A (ja) |
| EP (1) | EP0732746B1 (ja) |
| JP (2) | JP4174579B2 (ja) |
| DE (1) | DE69629974T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614422A (en) * | 1995-03-17 | 1997-03-25 | Harris Corporation | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
| US6969671B2 (en) * | 1995-11-14 | 2005-11-29 | Renesas Technology Corporation | Semiconductor integrated device and method of fabrication thereof |
| JP3443219B2 (ja) | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| KR100190029B1 (ko) * | 1996-03-19 | 1999-06-01 | 윤종용 | 바이씨모스 에스램 소자의 제조방법 |
| IT1301729B1 (it) * | 1998-06-16 | 2000-07-07 | St Microelectronics Srl | Processo per il drogaggio selettivo di una fetta di materialesemiconduttore mediante impiantazione ionica. |
| US6194280B1 (en) * | 1998-12-18 | 2001-02-27 | Texas Instruments Incorporated | Method for forming a self-aligned BJT emitter contact |
| JP3506632B2 (ja) * | 1999-03-25 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6333235B1 (en) * | 2000-04-12 | 2001-12-25 | Industrial Technologyresearch Institute | Method for forming SiGe bipolar transistor |
| CN1767830A (zh) * | 2003-04-08 | 2006-05-03 | 普罗热尼奇制药公司 | 外周阿片拮抗剂具体是甲基纳曲酮治疗肠易激综合征的用途 |
| US6933202B1 (en) * | 2004-04-09 | 2005-08-23 | Newport Fab, Llc | Method for integrating SiGe NPN and vertical PNP devices on a substrate and related structure |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3580206D1 (de) * | 1984-07-31 | 1990-11-29 | Toshiba Kawasaki Kk | Bipolarer transistor und verfahren zu seiner herstellung. |
| US4752589A (en) * | 1985-12-17 | 1988-06-21 | Siemens Aktiengesellschaft | Process for the production of bipolar transistors and complementary MOS transistors on a common silicon substrate |
| US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
| US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5204274A (en) * | 1988-11-04 | 1993-04-20 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| WO1990013916A1 (en) * | 1989-05-10 | 1990-11-15 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor devices |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US4997775A (en) * | 1990-02-26 | 1991-03-05 | Cook Robert K | Method for forming a complementary bipolar transistor structure including a self-aligned vertical PNP transistor |
| US5175607A (en) * | 1990-04-26 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP3207883B2 (ja) * | 1990-09-18 | 2001-09-10 | 松下電器産業株式会社 | バイポーラ半導体装置の製造方法 |
| JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3211374B2 (ja) * | 1991-05-21 | 2001-09-25 | ソニー株式会社 | 半導体装置及び半導体装置の製造方法 |
| US5151378A (en) * | 1991-06-18 | 1992-09-29 | National Semiconductor Corporation | Self-aligned planar monolithic integrated circuit vertical transistor process |
| US5198375A (en) * | 1992-03-23 | 1993-03-30 | Motorola Inc. | Method for forming a bipolar transistor structure |
| JPH0684926A (ja) * | 1992-08-31 | 1994-03-25 | Hitachi Ltd | バイポーラトランジスタおよびその製造方法 |
| JP3343968B2 (ja) * | 1992-12-14 | 2002-11-11 | ソニー株式会社 | バイポーラ型半導体装置およびその製造方法 |
| JP3156001B2 (ja) * | 1993-02-10 | 2001-04-16 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPH07142419A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| DE69427913T2 (de) * | 1994-10-28 | 2002-04-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Bipolarer Hochfrequenztransistor und Verfahren zur Herstellung |
| US5614422A (en) * | 1995-03-17 | 1997-03-25 | Harris Corporation | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer |
-
1995
- 1995-03-17 US US08/405,660 patent/US5614422A/en not_active Expired - Lifetime
-
1996
- 1996-03-13 DE DE69629974T patent/DE69629974T2/de not_active Expired - Fee Related
- 1996-03-13 EP EP96301722A patent/EP0732746B1/en not_active Expired - Lifetime
- 1996-03-14 JP JP05798596A patent/JP4174579B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-03 US US08/775,361 patent/US5686322A/en not_active Expired - Lifetime
- 1997-01-03 US US08/775,360 patent/US5776814A/en not_active Expired - Lifetime
-
2008
- 2008-04-28 JP JP2008117601A patent/JP5076098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5614422A (en) | 1997-03-25 |
| DE69629974D1 (de) | 2003-10-23 |
| EP0732746A3 (en) | 1997-08-20 |
| DE69629974T2 (de) | 2004-07-22 |
| EP0732746A2 (en) | 1996-09-18 |
| EP0732746B1 (en) | 2003-09-17 |
| JP4174579B2 (ja) | 2008-11-05 |
| US5686322A (en) | 1997-11-11 |
| JP5076098B2 (ja) | 2012-11-21 |
| US5776814A (en) | 1998-07-07 |
| JP2008235927A (ja) | 2008-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070828 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080428 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080603 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080717 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080723 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080717 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130829 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |