JPH08263436A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH08263436A JPH08263436A JP7061249A JP6124995A JPH08263436A JP H08263436 A JPH08263436 A JP H08263436A JP 7061249 A JP7061249 A JP 7061249A JP 6124995 A JP6124995 A JP 6124995A JP H08263436 A JPH08263436 A JP H08263436A
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- Japan
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Abstract
(57)【要約】
【目的】 データ転送回路部とそのデータ転送回路部を
制御するＣＰＵ制御部を有するデータ転送装置におい
て、夫々独立したクロックを有する際のクロストークに
よるデータエラーを未然に防止できるようにすること。 【構成】 複数のクロックを選択するクロック切換部３
を設ける。このクロック切換部３で切換えられたクロッ
ク信号をデータ転送回路部１とＣＰＵ制御部２とに加え
る。こうすれば同一のクロックがデータ転送回路部１と
ＣＰＵ制御部２とに用いられるため、ラッチのタイミン
グでのクロストークを同期化でき、転送データのラッチ
ミスが未然に防止できることとなる。
制御するＣＰＵ制御部を有するデータ転送装置におい
て、夫々独立したクロックを有する際のクロストークに
よるデータエラーを未然に防止できるようにすること。 【構成】 複数のクロックを選択するクロック切換部３
を設ける。このクロック切換部３で切換えられたクロッ
ク信号をデータ転送回路部１とＣＰＵ制御部２とに加え
る。こうすれば同一のクロックがデータ転送回路部１と
ＣＰＵ制御部２とに用いられるため、ラッチのタイミン
グでのクロストークを同期化でき、転送データのラッチ
ミスが未然に防止できることとなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを用いて構成さ
れるデータ転送装置に関するものである。
れるデータ転送装置に関するものである。
【０００２】
【従来の技術】従来、マイクロコンピュータ（ＣＰＵ）
を用いてデータ転送回路部を制御するデータ転送装置に
おいては、ＣＰＵのシステムクロックはＣＰＵボード内
のクロックの発振器から供給されている。一方、データ
転送部は外部より供給されるクロックにより動作する。
このため、ＣＰＵ内のシステムバスと転送データのバス
とは全く非同期で動作することとなる。
を用いてデータ転送回路部を制御するデータ転送装置に
おいては、ＣＰＵのシステムクロックはＣＰＵボード内
のクロックの発振器から供給されている。一方、データ
転送部は外部より供給されるクロックにより動作する。
このため、ＣＰＵ内のシステムバスと転送データのバス
とは全く非同期で動作することとなる。
【０００３】
【発明が解決しようとする課題】しかし、近年ＣＰＵが
高速化するに伴ってＣＰＵのシステムバスから転送デー
タバスに対してクロストークが生じることがある。この
クロストークは、転送データのラッチのタイミングで転
送データに重畳されたときには、データのエラーを引き
起こす恐れがあるという欠点があった。
高速化するに伴ってＣＰＵのシステムバスから転送デー
タバスに対してクロストークが生じることがある。この
クロストークは、転送データのラッチのタイミングで転
送データに重畳されたときには、データのエラーを引き
起こす恐れがあるという欠点があった。
【０００４】本発明は、このような従来の問題点を解決
することを目的とし、ラッチのタイミングでクロストー
クの重畳が生じないようにしてデータエラーを未然に防
止するデータ転送装置を提供することにある。
することを目的とし、ラッチのタイミングでクロストー
クの重畳が生じないようにしてデータエラーを未然に防
止するデータ転送装置を提供することにある。
【０００５】
【課題を解決するための手段】本願の請求項１の発明
は、図１の発明原理ブロック図に示すように、転送デー
タ用クロックが入力され、該クロック信号に基づいてデ
ータを転送するデータ転送回路部１と、該データ転送回
路部１のデータ転送を制御するＣＰＵ制御部２と、を有
して構成されている。そして、データ転送回路部１の動
作クロックとＣＰＵ制御部２のシステムクロックとを同
一のクロック信号を用いて駆動するようにしたものであ
る。
は、図１の発明原理ブロック図に示すように、転送デー
タ用クロックが入力され、該クロック信号に基づいてデ
ータを転送するデータ転送回路部１と、該データ転送回
路部１のデータ転送を制御するＣＰＵ制御部２と、を有
して構成されている。そして、データ転送回路部１の動
作クロックとＣＰＵ制御部２のシステムクロックとを同
一のクロック信号を用いて駆動するようにしたものであ
る。
【０００６】又本願の請求項２の発明は、複数のクロッ
ク信号、例えば図２の発明原理ブロック図に示すように
転送用データクロック０，転送データ用クロック１とク
ロック切換信号とが入力され、データ転送回路部１及び
ＣＰＵ制御部２を駆動するクロック信号を、複数のクロ
ック信号から選択するクロック切換部３を有することを
特徴とするものである。
ク信号、例えば図２の発明原理ブロック図に示すように
転送用データクロック０，転送データ用クロック１とク
ロック切換信号とが入力され、データ転送回路部１及び
ＣＰＵ制御部２を駆動するクロック信号を、複数のクロ
ック信号から選択するクロック切換部３を有することを
特徴とするものである。
【０００７】又本願の請求項３の発明は、図３の発明原
理ブロック図に示すように、クロック切換部３を、入力
されるクロック、即ち転送データ用クロック０及びクロ
ック１を外部からのクロック切換信号に基づいてマスク
するマスク部とマスク部の出力が入力される選択部（Ｓ
ＥＬ）とにより構成している。又クロック切換信号に基
づいて所定時間、このマスク部によりクロック信号をマ
スクすると共に、その後選択部によりクロック信号を切
換えるクロック切換制御部４を有している。
理ブロック図に示すように、クロック切換部３を、入力
されるクロック、即ち転送データ用クロック０及びクロ
ック１を外部からのクロック切換信号に基づいてマスク
するマスク部とマスク部の出力が入力される選択部（Ｓ
ＥＬ）とにより構成している。又クロック切換信号に基
づいて所定時間、このマスク部によりクロック信号をマ
スクすると共に、その後選択部によりクロック信号を切
換えるクロック切換制御部４を有している。
【０００８】本願の請求項４の発明は、図４の発明原理
ブロック図に示すように、クロック切換部３に加えてク
ロック切換信号が入力されたときにＣＰＵ制御部２のＣ
ＰＵを一時停止すると共に、一時停止の確認後にクロッ
ク切換部３にクロック切換信号を出力するホールト制御
部５を有するものである。
ブロック図に示すように、クロック切換部３に加えてク
ロック切換信号が入力されたときにＣＰＵ制御部２のＣ
ＰＵを一時停止すると共に、一時停止の確認後にクロッ
ク切換部３にクロック切換信号を出力するホールト制御
部５を有するものである。
【０００９】又本願の請求項５の発明は、図５の発明原
理ブロック図に示すように、クロック切換部３により切
換えられたクロック信号の遮断を検出するクロック断検
出部６を有し、クロック断検出部６によってクロックの
遮断が検出されたときにクロック切換部３に切換信号を
出力して他方のクロック信号に切換えるようにしたもの
である。
理ブロック図に示すように、クロック切換部３により切
換えられたクロック信号の遮断を検出するクロック断検
出部６を有し、クロック断検出部６によってクロックの
遮断が検出されたときにクロック切換部３に切換信号を
出力して他方のクロック信号に切換えるようにしたもの
である。
【００１０】又本願の請求項６の発明は、図６の発明原
理ブロック図に示すように、入力されるクロック毎にそ
の遮断を検出する個別クロック断検出部７を有し、遮断
されていないクロック信号又は装置内のクロック信号を
クロック切換部３により選択するようにしたものであ
る。
理ブロック図に示すように、入力されるクロック毎にそ
の遮断を検出する個別クロック断検出部７を有し、遮断
されていないクロック信号又は装置内のクロック信号を
クロック切換部３により選択するようにしたものであ
る。
【００１１】又本願の請求項７の発明は、図７の発明原
理ブロック図に示すように、クロック切換部３によって
選択されたクロック信号が基準信号として入力され、該
基準信号に基づいて位相ロックする位相制御発振器８を
有し、該位相制御発振器８よりデータ転送回路部１及び
ＣＰＵ制御部２にクロック信号を供給するものである。
理ブロック図に示すように、クロック切換部３によって
選択されたクロック信号が基準信号として入力され、該
基準信号に基づいて位相ロックする位相制御発振器８を
有し、該位相制御発振器８よりデータ転送回路部１及び
ＣＰＵ制御部２にクロック信号を供給するものである。
【００１２】
【作用】このような特徴を有する本願の請求項１の発明
によれば、ＣＰＵ制御部２とデータ転送回路部１とが同
一のクロックを使用するため、ＣＰＵのシステムバスが
転送データに及ぼすクロストークが同期されて重畳され
る。このため、転送データのラッチタイミングでのクロ
ストークの影響が回避できることとなる。又請求項２の
発明では、転送データ用クロックを複数系統とし、この
クロックの中から選択したクロックをデータ転送回路部
１とＣＰＵ制御部２とに入力するようにしている。更
に、請求項３の発明では、クロック切換え時に一旦その
クロックに同期して転送用データクロックをマスクし、
切換えられるクロック信号に同期して切換信号を出力
し、切換えられるクロック信号のマスクを解除するよう
にしている。こうすれば、クロック波形の乱れやひげの
発生がなく、クロックが切換えられる。又請求項４の発
明では、クロック切換信号によってＣＰＵを一旦停止状
態とし、停止が確認された後にクロックを切換えるよう
にしている。請求項５の発明では、選択されたクロック
が遮断されたかどうかを検知し、遮断されればそのクロ
ックと異なったクロック信号を選択するようにしてい
る。このため自立的に他系のクロックに選択して変更す
ることができ、最短時間でＣＰＵの動作を再開できるこ
ととなる。又請求項６の発明では、各クロックを個別に
遮断したかどうかを検出し、遮断した場合には遮断され
ていないクロック又は内部クロックを自動的に選択する
ことにより、ＣＰＵの動作が停止しないようにしてい
る。請求項７の発明では、選択後のクロックを基準信号
とする位相制御発振器８を用い、この発振信号をクロッ
ク信号として用いたものである。
によれば、ＣＰＵ制御部２とデータ転送回路部１とが同
一のクロックを使用するため、ＣＰＵのシステムバスが
転送データに及ぼすクロストークが同期されて重畳され
る。このため、転送データのラッチタイミングでのクロ
ストークの影響が回避できることとなる。又請求項２の
発明では、転送データ用クロックを複数系統とし、この
クロックの中から選択したクロックをデータ転送回路部
１とＣＰＵ制御部２とに入力するようにしている。更
に、請求項３の発明では、クロック切換え時に一旦その
クロックに同期して転送用データクロックをマスクし、
切換えられるクロック信号に同期して切換信号を出力
し、切換えられるクロック信号のマスクを解除するよう
にしている。こうすれば、クロック波形の乱れやひげの
発生がなく、クロックが切換えられる。又請求項４の発
明では、クロック切換信号によってＣＰＵを一旦停止状
態とし、停止が確認された後にクロックを切換えるよう
にしている。請求項５の発明では、選択されたクロック
が遮断されたかどうかを検知し、遮断されればそのクロ
ックと異なったクロック信号を選択するようにしてい
る。このため自立的に他系のクロックに選択して変更す
ることができ、最短時間でＣＰＵの動作を再開できるこ
ととなる。又請求項６の発明では、各クロックを個別に
遮断したかどうかを検出し、遮断した場合には遮断され
ていないクロック又は内部クロックを自動的に選択する
ことにより、ＣＰＵの動作が停止しないようにしてい
る。請求項７の発明では、選択後のクロックを基準信号
とする位相制御発振器８を用い、この発振信号をクロッ
ク信号として用いたものである。
【００１３】
【実施例】次に、本発明によるデータ転送装置の具体的
実施例につき、図面を参照しつつ説明する。図８は、本
発明の請求項１，２，３の発明を具体化した第１実施例
の詳細な構成を示すブロック図である。本実施例は、２
４Ｍデータ転送装置、即ち２４ＭＨｚのシリアルデータ
を受信及び送信するデータ転送装置である。本図におい
てデータ転送回路部１は、Ｓ／Ｐ変換部１ａ，Ｐ／Ｓ変
換部１ｂから成り立っている。このＳ／Ｐ変換部１ａ
は、受信された２４ＭＨｚのシリアル受信転送データを
入力とし、パラレル信号に変換して８ビットの３ＭＨｚ
の受信信号とするＳ／Ｐ変換部である。更に、Ｓ／Ｐ変
換部１ａは、データに多重されているアラーム情報を抽
出してＣＰＵのシステムバスに転送する機能を有してい
る。又データ転送装置より送信すべき送信データを３Ｍ
Ｈｚ，８ビットのパラレルデータとすると、このデータ
はＰ／Ｓ変換部１ｂに入力される。このＰ／Ｓ変換部１
ｂは、入力されるクロック信号に基づいて入力信号をシ
リアル信号に変換し、２４ＭＨｚの送信転送データとし
て出力するものである。又ＣＰＵシステムバスから加え
られるアラームをその転送データに挿入する機能を有し
ている。さて、ＣＰＵシステムバスには、これらの制御
を行うＣＰＵ制御部２としてＣＰＵ２ａ，メモリ２ｂ及
びハードレジスタ２ｃが接続されている。
実施例につき、図面を参照しつつ説明する。図８は、本
発明の請求項１，２，３の発明を具体化した第１実施例
の詳細な構成を示すブロック図である。本実施例は、２
４Ｍデータ転送装置、即ち２４ＭＨｚのシリアルデータ
を受信及び送信するデータ転送装置である。本図におい
てデータ転送回路部１は、Ｓ／Ｐ変換部１ａ，Ｐ／Ｓ変
換部１ｂから成り立っている。このＳ／Ｐ変換部１ａ
は、受信された２４ＭＨｚのシリアル受信転送データを
入力とし、パラレル信号に変換して８ビットの３ＭＨｚ
の受信信号とするＳ／Ｐ変換部である。更に、Ｓ／Ｐ変
換部１ａは、データに多重されているアラーム情報を抽
出してＣＰＵのシステムバスに転送する機能を有してい
る。又データ転送装置より送信すべき送信データを３Ｍ
Ｈｚ，８ビットのパラレルデータとすると、このデータ
はＰ／Ｓ変換部１ｂに入力される。このＰ／Ｓ変換部１
ｂは、入力されるクロック信号に基づいて入力信号をシ
リアル信号に変換し、２４ＭＨｚの送信転送データとし
て出力するものである。又ＣＰＵシステムバスから加え
られるアラームをその転送データに挿入する機能を有し
ている。さて、ＣＰＵシステムバスには、これらの制御
を行うＣＰＵ制御部２としてＣＰＵ２ａ，メモリ２ｂ及
びハードレジスタ２ｃが接続されている。
【００１４】次に、クロックの切換えを行うクロック切
換部３及びクロック切換制御部４について説明する。こ
のデータ転送装置は、データ転送用のクロック０とクロ
ック１とを転送レートに応じて選択するものとする。こ
のクロック０，クロック１は、夫々クロック切換部３の
アンド回路３ａ，３ｂに入力される。このクロック切換
部３は切換信号に基づきいずれか一方のクロックを選択
するものであり、切換信号はアンド回路３ａ，３ｂに入
力される。そして、アンド回路３ａ，３ｂは一方のクロ
ックをマスクするマスク部を構成しており、その出力は
選択部であるオア回路３ｃを介してＳ／Ｐ変換部１ａ，
Ｐ／Ｓ変換部１ｂ及びＣＰＵ２ａにクロックとして入力
される。
換部３及びクロック切換制御部４について説明する。こ
のデータ転送装置は、データ転送用のクロック０とクロ
ック１とを転送レートに応じて選択するものとする。こ
のクロック０，クロック１は、夫々クロック切換部３の
アンド回路３ａ，３ｂに入力される。このクロック切換
部３は切換信号に基づきいずれか一方のクロックを選択
するものであり、切換信号はアンド回路３ａ，３ｂに入
力される。そして、アンド回路３ａ，３ｂは一方のクロ
ックをマスクするマスク部を構成しており、その出力は
選択部であるオア回路３ｃを介してＳ／Ｐ変換部１ａ，
Ｐ／Ｓ変換部１ｂ及びＣＰＵ２ａにクロックとして入力
される。
【００１５】さて、クロック切換制御部４は切換スイッ
チＳＷの一端がプルアップ抵抗を介して電源端に接続さ
れ、その出力がフリップフロップ４ａに入力され、更に
インバータ４ｂに接続される。このフリップフロップ４
ａはＤ型フリップフロップが縦続接続されたものであ
り、そのＱ出力はフリップフロップ４ｃとアンド回路４
ｄとに入力される。又フリップフロップ４ｃもＤ型フリ
ップフロップが縦続接続されたものであって、そのＱ出
力はアンド回路４ｄの他方の入力端に接続されている。
これらのフリップフロップ４ａ，４ｃには、転送データ
用クロック０がインバータ４ｅを介してクロック信号と
して供給される。一方、インバータ４ｂにはＤ型フリッ
プフロップを縦続したフリップフロップ４ｆ，４ｇが縦
続接続され、夫々のＱ出力端がアンド回路４ｈに入力さ
れる。又フリップフロップ４ｆ，４ｇのクロック入力端
子には、転送データ用クロック１がインバータ４ｉを介
して接続されている。
チＳＷの一端がプルアップ抵抗を介して電源端に接続さ
れ、その出力がフリップフロップ４ａに入力され、更に
インバータ４ｂに接続される。このフリップフロップ４
ａはＤ型フリップフロップが縦続接続されたものであ
り、そのＱ出力はフリップフロップ４ｃとアンド回路４
ｄとに入力される。又フリップフロップ４ｃもＤ型フリ
ップフロップが縦続接続されたものであって、そのＱ出
力はアンド回路４ｄの他方の入力端に接続されている。
これらのフリップフロップ４ａ，４ｃには、転送データ
用クロック０がインバータ４ｅを介してクロック信号と
して供給される。一方、インバータ４ｂにはＤ型フリッ
プフロップを縦続したフリップフロップ４ｆ，４ｇが縦
続接続され、夫々のＱ出力端がアンド回路４ｈに入力さ
れる。又フリップフロップ４ｆ，４ｇのクロック入力端
子には、転送データ用クロック１がインバータ４ｉを介
して接続されている。
【００１６】次に、本実施例の動作について説明する。
転送データ用のクロック０に代えてクロック１を選択す
る際には、クロック切換スイッチＳＷをオフからオンと
する。そうすれば、Ｌレベルの信号がフリップフロップ
４ａに入力され、２クロック後にフリップフロップ４ｃ
にも入力される。このため、フリップフロップ４ｃの出
力がＬレベルとなればアンド回路４ｄの出力，アンド回
路３ａの出力もＬレベルとなってクロック０がマスクさ
れる。一方、クロック切換スイッチＳＷのＬレベル出力
はインバータ４ｂで反転してフリップフロップ４ｆ，４
ｇに加えられるため、夫々２Ｄ遅延し、４Ｄ後にアンド
回路４ｈの出力はＨレベルとなる。この出力がアンド回
路３ｂに入力され、データ転送用クロック１に同期した
信号が出力される。従って、オア回路３ｃの出力にクロ
ックに乱れやひげが発生することなく、クロック０系か
らクロック１系へ切換えることができる。
転送データ用のクロック０に代えてクロック１を選択す
る際には、クロック切換スイッチＳＷをオフからオンと
する。そうすれば、Ｌレベルの信号がフリップフロップ
４ａに入力され、２クロック後にフリップフロップ４ｃ
にも入力される。このため、フリップフロップ４ｃの出
力がＬレベルとなればアンド回路４ｄの出力，アンド回
路３ａの出力もＬレベルとなってクロック０がマスクさ
れる。一方、クロック切換スイッチＳＷのＬレベル出力
はインバータ４ｂで反転してフリップフロップ４ｆ，４
ｇに加えられるため、夫々２Ｄ遅延し、４Ｄ後にアンド
回路４ｈの出力はＨレベルとなる。この出力がアンド回
路３ｂに入力され、データ転送用クロック１に同期した
信号が出力される。従って、オア回路３ｃの出力にクロ
ックに乱れやひげが発生することなく、クロック０系か
らクロック１系へ切換えることができる。
【００１７】図９は本願の請求項１，２，４の発明を具
体化した第２実施例を示すブロック図であり、前述した
第１実施例と同一部分は同一符号を付して詳細な説明を
省略する。図９においてスイッチＳＷの出力はホールト
制御部（ＨＡＬＴ制御部）５に入力される。このＨＡＬ
Ｔ制御部５は、図示のようにクロック切換スイッチＳＷ
に一端が接続されるクロック切換検出部５ａとフリップ
フロップ５ｂ、及びクロックを計数するカウンタ５ｃと
を有している。このクロック切換検出部５ａは、切換時
にＬレベルの信号をＲＳフリップフロップ５ｄにリセッ
ト信号として出力するものである。又フリップフロップ
５ｂはスイッチＳＷの一端が入力端に接続され、ＣＰＵ
のＨＡＬＴ・ＡＣＫ信号がクロック入力端子に接続され
る。そのＱ出力は、クロック切換部３に切換信号として
入力される。一方、カウンタ５ｃはクロック切換部３で
選択されたクロック信号の所定数、例えば１６パルスを
計数するものであり、そのオーバフロー出力はＲＳフリ
ップフロップ５ｄにセット信号として入力され、ＲＳフ
リップフロップ５ｅにリセット信号として入力される。
又ＲＳフリップフロップ５ｄはそのＱ信号をＣＰＵ２ａ
のＨＡＬＴバー信号として出力するものである。この出
力をカウンタ５ｃのイネーブル信号として出力するもの
である。
体化した第２実施例を示すブロック図であり、前述した
第１実施例と同一部分は同一符号を付して詳細な説明を
省略する。図９においてスイッチＳＷの出力はホールト
制御部（ＨＡＬＴ制御部）５に入力される。このＨＡＬ
Ｔ制御部５は、図示のようにクロック切換スイッチＳＷ
に一端が接続されるクロック切換検出部５ａとフリップ
フロップ５ｂ、及びクロックを計数するカウンタ５ｃと
を有している。このクロック切換検出部５ａは、切換時
にＬレベルの信号をＲＳフリップフロップ５ｄにリセッ
ト信号として出力するものである。又フリップフロップ
５ｂはスイッチＳＷの一端が入力端に接続され、ＣＰＵ
のＨＡＬＴ・ＡＣＫ信号がクロック入力端子に接続され
る。そのＱ出力は、クロック切換部３に切換信号として
入力される。一方、カウンタ５ｃはクロック切換部３で
選択されたクロック信号の所定数、例えば１６パルスを
計数するものであり、そのオーバフロー出力はＲＳフリ
ップフロップ５ｄにセット信号として入力され、ＲＳフ
リップフロップ５ｅにリセット信号として入力される。
又ＲＳフリップフロップ５ｄはそのＱ信号をＣＰＵ２ａ
のＨＡＬＴバー信号として出力するものである。この出
力をカウンタ５ｃのイネーブル信号として出力するもの
である。
【００１８】次に、本実施例の動作について説明する。
クロック切換スイッチＳＷがオフでその出力がＨレベル
のときには、転送データ用クロック１が選択されている
ものとする。このクロック切換スイッチＳＷを例えばオ
フ状態からオン状態とすると、クロック切換スイッチＳ
Ｗの出力信号はＬレベルとなり、切換え毎にクロック切
換検出部５ａは短時間Ｌレベルの信号を出力し、ＲＳフ
リップフロップ５ｄをリセットする。このため、ＲＳフ
リップフロップ５ｄはＱ出力がＬレベルとなってＣＰＵ
２ａにホールト（停止）命令がかかる。そして、ＣＰＵ
内でホールトの切換えが完了すると、ホールトの完了信
号（ＨＡＬＴ・ＡＣＫ信号）がフリップフロップ５ｂに
入力される。従って、フリップフロップ５ｂはクロック
切換スイッチＳＷの出力状態であるＬレベルを出力し、
クロック切換部３にＬレベルを加える。従って、転送デ
ータ用クロック０が選択されることとなり、このクロッ
クがＳ／Ｐ変換部１ａ，Ｐ／Ｓ変換部１ｂ及びＣＰＵ２
ａに入力される。このとき、ＨＡＬＴ・ＡＣＫ信号がＲ
Ｓフリップフロップ５ｅに加えられ、セット状態となっ
てカウンタ５ｃがイネーブルとなっている。従って、選
択された転送データ用クロック０がカウンタ５ｃに加わ
り、カウンタ５ｃは計数を開始する。そして、例えば１
６カウントを計数すると、そのオーバフロー出力がＲＳ
フリップフロップ５ｄをセット状態とし、ＣＰＵ２ａの
ホールトを停止する。同時に、ＲＳフリップフロップ５
ｅをリセット状態としてカウンタ５ｃの動作を停止す
る。従って、ＣＰＵ２ａは停止解除後所定時間後に停止
命令が解除され、通常状態に復帰することとなる。
クロック切換スイッチＳＷがオフでその出力がＨレベル
のときには、転送データ用クロック１が選択されている
ものとする。このクロック切換スイッチＳＷを例えばオ
フ状態からオン状態とすると、クロック切換スイッチＳ
Ｗの出力信号はＬレベルとなり、切換え毎にクロック切
換検出部５ａは短時間Ｌレベルの信号を出力し、ＲＳフ
リップフロップ５ｄをリセットする。このため、ＲＳフ
リップフロップ５ｄはＱ出力がＬレベルとなってＣＰＵ
２ａにホールト（停止）命令がかかる。そして、ＣＰＵ
内でホールトの切換えが完了すると、ホールトの完了信
号（ＨＡＬＴ・ＡＣＫ信号）がフリップフロップ５ｂに
入力される。従って、フリップフロップ５ｂはクロック
切換スイッチＳＷの出力状態であるＬレベルを出力し、
クロック切換部３にＬレベルを加える。従って、転送デ
ータ用クロック０が選択されることとなり、このクロッ
クがＳ／Ｐ変換部１ａ，Ｐ／Ｓ変換部１ｂ及びＣＰＵ２
ａに入力される。このとき、ＨＡＬＴ・ＡＣＫ信号がＲ
Ｓフリップフロップ５ｅに加えられ、セット状態となっ
てカウンタ５ｃがイネーブルとなっている。従って、選
択された転送データ用クロック０がカウンタ５ｃに加わ
り、カウンタ５ｃは計数を開始する。そして、例えば１
６カウントを計数すると、そのオーバフロー出力がＲＳ
フリップフロップ５ｄをセット状態とし、ＣＰＵ２ａの
ホールトを停止する。同時に、ＲＳフリップフロップ５
ｅをリセット状態としてカウンタ５ｃの動作を停止す
る。従って、ＣＰＵ２ａは停止解除後所定時間後に停止
命令が解除され、通常状態に復帰することとなる。
【００１９】次に、本願の請求項５，６の発明を具体化
した第３実施例について説明する。図１０は本発明の第
３実施例の構成を示すブロック図であり、前述した第
１，第２実施例と同一部分は同一符号を付して詳細な説
明を省略する。転送データ用のクロック０及び１はクロ
ックを切換えるクロック切換回路３ｄに接続され、更に
クロック断検出部７ａ，７ｂに入力される。このクロッ
ク断検出部７ａは単安定マルチバイブレータ（ＭＭ）か
ら成り、転送データ用クロック１が遮断したことを検出
し、遮断時には検出信号をクロック切換制御部７ｃに出
力するものである。又クロック断検出部７ｂも同様に単
安定マルチバイブレータから成り、転送データ用クロッ
ク０が遮断したことを検知するものであって、その検出
出力はクロック切換制御部７ｃに入力される。一方、ク
ロック切換制御部７ｃは現在選択しているクロックが遮
断したときには切換信号をクロック切換回路３ｄに出力
すると共に、双方のクロック断検出部７ａ，７ｂより検
出信号が入力されればクロック切換回路３ｅに出力する
ものである。このクロック切換回路３ｅはクロック切換
回路３ｄの切換信号が一方の入力端に入力され、他方の
入力端にはこれと異なる内部クロック信号が入力されて
いる。又ＣＰＵリセット信号生成部７ｄは、クロック切
換制御部７ｃによるクロック切換え毎に一定時間ＣＰＵ
２ａをリセットするためのリセット信号を生成するもの
である。
した第３実施例について説明する。図１０は本発明の第
３実施例の構成を示すブロック図であり、前述した第
１，第２実施例と同一部分は同一符号を付して詳細な説
明を省略する。転送データ用のクロック０及び１はクロ
ックを切換えるクロック切換回路３ｄに接続され、更に
クロック断検出部７ａ，７ｂに入力される。このクロッ
ク断検出部７ａは単安定マルチバイブレータ（ＭＭ）か
ら成り、転送データ用クロック１が遮断したことを検出
し、遮断時には検出信号をクロック切換制御部７ｃに出
力するものである。又クロック断検出部７ｂも同様に単
安定マルチバイブレータから成り、転送データ用クロッ
ク０が遮断したことを検知するものであって、その検出
出力はクロック切換制御部７ｃに入力される。一方、ク
ロック切換制御部７ｃは現在選択しているクロックが遮
断したときには切換信号をクロック切換回路３ｄに出力
すると共に、双方のクロック断検出部７ａ，７ｂより検
出信号が入力されればクロック切換回路３ｅに出力する
ものである。このクロック切換回路３ｅはクロック切換
回路３ｄの切換信号が一方の入力端に入力され、他方の
入力端にはこれと異なる内部クロック信号が入力されて
いる。又ＣＰＵリセット信号生成部７ｄは、クロック切
換制御部７ｃによるクロック切換え毎に一定時間ＣＰＵ
２ａをリセットするためのリセット信号を生成するもの
である。
【００２０】次に、本実施例の動作について説明する。
動作中には転送データ用クロック０又は１のいずれかが
クロック切換回路３ｄ，３ｅにより選択されており、Ｃ
ＰＵ２ａとＳ／Ｐ変換部１ａ，Ｐ／Ｓ変換部１ｂに入力
される。さて、選択されている転送データ用クロック１
が遮断した場合には、クロック断検出部７ａはそのクロ
ックの遮断を検出し、クロック切換制御部７ｃに出力を
与える。従って、クロック切換制御部７ｃより切換信号
がクロック切換部３ｄに入力され、転送データ用クロッ
ク０に切換えられる。このとき、ＣＰＵ２ａはＣＰＵリ
セット信号生成部７ｄにより一定時間リセットされ、そ
の後動作を開始する。このため、クロック異常によるＣ
ＰＵの誤動作が防止できることとなる。又２つのクロッ
クが同時に遮断した場合には、内部クロック３ｆが選択
されることとなる。
動作中には転送データ用クロック０又は１のいずれかが
クロック切換回路３ｄ，３ｅにより選択されており、Ｃ
ＰＵ２ａとＳ／Ｐ変換部１ａ，Ｐ／Ｓ変換部１ｂに入力
される。さて、選択されている転送データ用クロック１
が遮断した場合には、クロック断検出部７ａはそのクロ
ックの遮断を検出し、クロック切換制御部７ｃに出力を
与える。従って、クロック切換制御部７ｃより切換信号
がクロック切換部３ｄに入力され、転送データ用クロッ
ク０に切換えられる。このとき、ＣＰＵ２ａはＣＰＵリ
セット信号生成部７ｄにより一定時間リセットされ、そ
の後動作を開始する。このため、クロック異常によるＣ
ＰＵの誤動作が防止できることとなる。又２つのクロッ
クが同時に遮断した場合には、内部クロック３ｆが選択
されることとなる。
【００２１】次に、本願の請求項７の発明を具体化した
第４実施例について説明する。図１１は第４実施例の構
成を示すブロック図であり、前述した各実施例と同一部
分は同一符号を付して詳細な説明を省略する。本図にお
いて転送データ用のクロック０及びクロック１はクロッ
ク切換部３を介してＰＬＯ部８に入力される。このＰＬ
Ｏ部８は位相制御発振器であって、入力されたクロック
と一定の関係にあるクロックを安定して発振し、Ｓ／Ｐ
変換部１ａ，Ｐ／Ｓ変換部１ｂ及びＣＰＵ２ａに出力す
るものである。このため、入力のクロックに異常が発生
しても正常なクロックを生成して各部に加えることがで
きる。又クロック切換え時に異常が生じる場合にもＰＬ
Ｏ部８より各部にクロックが供給されるため、ＣＰＵ２
ａには誤動作を引き起こすことがなくなる。又入力クロ
ックが双方とも断状態となってもＰＬＯ部８より出力が
なされるため、ＣＰＵ２ａは誤動作を引き起こさずに動
作させることができる。
第４実施例について説明する。図１１は第４実施例の構
成を示すブロック図であり、前述した各実施例と同一部
分は同一符号を付して詳細な説明を省略する。本図にお
いて転送データ用のクロック０及びクロック１はクロッ
ク切換部３を介してＰＬＯ部８に入力される。このＰＬ
Ｏ部８は位相制御発振器であって、入力されたクロック
と一定の関係にあるクロックを安定して発振し、Ｓ／Ｐ
変換部１ａ，Ｐ／Ｓ変換部１ｂ及びＣＰＵ２ａに出力す
るものである。このため、入力のクロックに異常が発生
しても正常なクロックを生成して各部に加えることがで
きる。又クロック切換え時に異常が生じる場合にもＰＬ
Ｏ部８より各部にクロックが供給されるため、ＣＰＵ２
ａには誤動作を引き起こすことがなくなる。又入力クロ
ックが双方とも断状態となってもＰＬＯ部８より出力が
なされるため、ＣＰＵ２ａは誤動作を引き起こさずに動
作させることができる。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵ制御部のクロックとデータ転送回路部との
クロックとを共通にしているため、ＣＰＵのシステムバ
スが転送データに及ぼすクロストークを同期化すること
ができ、転送データのラッチミスを最小に抑えることが
できるという効果が得られる。又請求項２及び３の発明
では、複数のクロックをクロック切換部を介して切換え
るようにしているため、任意のクロックでデータ転送装
置とＣＰＵ制御部とを動作させることができる。又請求
項３及び４の発明では、このようなクロックの切換え時
にもＣＰＵの誤動作を防止することができ、確実にクロ
ックの切換えが可能となる。更に、本願の請求項５及び
６の発明では、クロックが遮断したときには他方のクロ
ックに自動的に切換えることができ、又請求項６では双
方のクロックが遮断したときに内部クロックに自動的に
切換えることができる。
れば、ＣＰＵ制御部のクロックとデータ転送回路部との
クロックとを共通にしているため、ＣＰＵのシステムバ
スが転送データに及ぼすクロストークを同期化すること
ができ、転送データのラッチミスを最小に抑えることが
できるという効果が得られる。又請求項２及び３の発明
では、複数のクロックをクロック切換部を介して切換え
るようにしているため、任意のクロックでデータ転送装
置とＣＰＵ制御部とを動作させることができる。又請求
項３及び４の発明では、このようなクロックの切換え時
にもＣＰＵの誤動作を防止することができ、確実にクロ
ックの切換えが可能となる。更に、本願の請求項５及び
６の発明では、クロックが遮断したときには他方のクロ
ックに自動的に切換えることができ、又請求項６では双
方のクロックが遮断したときに内部クロックに自動的に
切換えることができる。
【図１】本願の請求項１の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図２】本願の請求項２の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図３】本願の請求項３の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図４】本願の請求項４の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図５】本願の請求項５の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図６】本願の請求項６の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図７】本願の請求項７の発明原理の構成を示すブロッ
ク図である。
ク図である。
【図８】本発明によるデータ転送装置の第１実施例によ
るデータ転送装置の構成を示すブロック図である。
るデータ転送装置の構成を示すブロック図である。
【図９】本発明によるデータ転送装置の第２実施例によ
るデータ転送装置の構成を示すブロック図である。
るデータ転送装置の構成を示すブロック図である。
【図１０】本発明によるデータ転送装置の第３実施例に
よるデータ転送装置の構成を示すブロック図である。
よるデータ転送装置の構成を示すブロック図である。
【図１１】本発明によるデータ転送装置の第４実施例に
よるデータ転送装置の構成を示すブロック図である。
よるデータ転送装置の構成を示すブロック図である。
１ データ転送回路部 １ａ Ｓ／Ｐ変換部 １ｂ Ｐ／Ｓ変換部 ２ ＣＰＵ制御部 ２ａ ＣＰＵ ２ｂ メモリ ２ｃ ハードレジスタ ３ クロック切換部 ４ クロック切換制御部 ５ ＨＡＬＴ制御部 ６ クロック断検出部 ７ 個別クロック断検出部 ７ａ，７ｂ クロック断検出部 ７ｃ クロック切換制御部 ７ｄ ＣＰＵリセット信号生成部 ８ ＰＬＯ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 ３３０ Ｇ０６Ｆ 1/04 ３４０Ｄ (72)発明者 酒井 俊行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 鈴木 綾 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (7)
- 【請求項１】 （ａ）クロック信号が入力され、該クロ
ック信号に基づいてデータを転送するデータ転送回路部
と、（ｂ）前記データ転送回路部のデータ転送を制御す
るＣＰＵ制御部と、を具備し、 前記データ転送回路部の動作クロックと前記ＣＰＵ制御
部のシステムクロックとを同一のクロック信号を用いて
駆動することを特徴とするデータ転送装置。 - 【請求項２】 複数のクロック信号及びクロック切換信
号が入力され、前記データ転送回路部及び前記ＣＰＵ制
御部を駆動するクロック信号を、複数のクロック信号か
ら選択するクロック切換部を有することを特徴とする請
求項１記載のデータ転送装置。 - 【請求項３】 前記クロック切換部は、入力されるクロ
ックを外部からの制御信号に基づいてマスクするマスク
部、及び前記マスク部の出力が夫々入力される選択部、
を有するものであり、 当該データ転送装置は、クロック切換信号に基づき、選
択されているクロック信号に同期して前記マスク部によ
りクロック信号をマスクすると共に、切換えられる信号
に同期して前記選択部によりクロック信号を切換えるク
ロック切換制御部を有することを特徴とする請求項２記
載のデータ転送装置。 - 【請求項４】 クロック切換信号に基づいてＣＰＵを一
時停止すると共に、一時停止の確認後に前記クロック切
換部にクロック切換信号を出力するホールト制御部を有
することを特徴とする請求項２記載のデータ転送装置。 - 【請求項５】 前記クロック切換部により切換えられた
クロック信号の遮断を検出するクロック断検出部を有
し、前記クロック断検出部によってクロックの遮断が検
出されたときに他方のクロック信号に切換えるようにし
たことを特徴とする請求項２記載のデータ転送装置。 - 【請求項６】 入力されるクロック毎にその遮断を検出
する個別クロック断検出部を有し、遮断されないクロッ
ク信号及び装置内のクロック信号を前記クロック切換部
により選択するようにしたことを特徴とする請求項２記
載のデータ転送装置。 - 【請求項７】 前記クロック切換部によって選択された
クロック信号が基準信号として入力され、該基準信号に
基づいて位相ロックした位相制御発振器を有し、該位相
制御発振器より前記データ転送回路部及びＣＰＵ制御部
にクロック信号を供給することを特徴とする請求項２記
載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061249A JPH08263436A (ja) | 1995-03-20 | 1995-03-20 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061249A JPH08263436A (ja) | 1995-03-20 | 1995-03-20 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263436A true JPH08263436A (ja) | 1996-10-11 |
Family
ID=13165780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7061249A Withdrawn JPH08263436A (ja) | 1995-03-20 | 1995-03-20 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263436A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006072454A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | データ処理装置 |
| JP2008227936A (ja) * | 2007-03-13 | 2008-09-25 | Nec Electronics Corp | クロック生成回路、クロック選択回路、及び半導体集積回路 |
| US7446588B2 (en) | 2003-12-11 | 2008-11-04 | International Business Machines Corporation | Highly scalable methods and apparatus for multiplexing signals |
-
1995
- 1995-03-20 JP JP7061249A patent/JPH08263436A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446588B2 (en) | 2003-12-11 | 2008-11-04 | International Business Machines Corporation | Highly scalable methods and apparatus for multiplexing signals |
| JP2006072454A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | データ処理装置 |
| JP4666980B2 (ja) * | 2004-08-31 | 2011-04-06 | 三洋電機株式会社 | データ処理装置 |
| JP2008227936A (ja) * | 2007-03-13 | 2008-09-25 | Nec Electronics Corp | クロック生成回路、クロック選択回路、及び半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |