JPS615363A - 共有メモリの制御装置 - Google Patents
共有メモリの制御装置Info
- Publication number
- JPS615363A JPS615363A JP59126039A JP12603984A JPS615363A JP S615363 A JPS615363 A JP S615363A JP 59126039 A JP59126039 A JP 59126039A JP 12603984 A JP12603984 A JP 12603984A JP S615363 A JPS615363 A JP S615363A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- register
- access
- control
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パソコンやワードプロセッサなどのマイクロ
プロセッサを使用した装置に使用される共有メモリ装置
の制御装置に関する。
プロセッサを使用した装置に使用される共有メモリ装置
の制御装置に関する。
従来例の構成とその問題点
マイクロプロセッサを使用した装置に対する処理の多機
能化、多重化９通信機能の付加・拡充。
能化、多重化９通信機能の付加・拡充。
高速化などの多様な要求が発生している。そしてこれら
の要求を実現する手段の一つとして、１台の装置の中に
複数のマイクロプロセッサを使用して処理機能を分担す
る方法がとられている。そして複数のマイクロプロセッ
サに対する共有のメモリを介在させ、処理情報の授受が
行なわれている。
の要求を実現する手段の一つとして、１台の装置の中に
複数のマイクロプロセッサを使用して処理機能を分担す
る方法がとられている。そして複数のマイクロプロセッ
サに対する共有のメモリを介在させ、処理情報の授受が
行なわれている。
第１図ａに従来の制御装置による共有メモリを使用した
装置のブロック図を示す。第１図ａにおいて、１Ａおよ
び１Ｂはそれぞれマイクロプロセッサなどによる制御部
、２Ａおよび２Ｂはそれぞれ制御部１人および１Ｂのパ
スライン、３はパスライン２Ａ 、２Ｂの切換部、４は
共有メモ！Ｊ、２Ｃは共有メモリ４のパスラインで、切
換部３により切換えられて、パスライン２Ａあるいは２
Ｂに接続され、制御部１Ａあるいは１Ｂにより共有メモ
リ４はアクセスされる。５は切換クロック発生回路、６
は切換部３そして制御部１Ａおよび１Ｂに供給される切
換信号である。
装置のブロック図を示す。第１図ａにおいて、１Ａおよ
び１Ｂはそれぞれマイクロプロセッサなどによる制御部
、２Ａおよび２Ｂはそれぞれ制御部１人および１Ｂのパ
スライン、３はパスライン２Ａ 、２Ｂの切換部、４は
共有メモ！Ｊ、２Ｃは共有メモリ４のパスラインで、切
換部３により切換えられて、パスライン２Ａあるいは２
Ｂに接続され、制御部１Ａあるいは１Ｂにより共有メモ
リ４はアクセスされる。５は切換クロック発生回路、６
は切換部３そして制御部１Ａおよび１Ｂに供給される切
換信号である。
次に第１図ａの動作を第１図すとあわせて説明する。制
御部１Ａおよび１Ｂは切換クロック発生回路５から供給
さ、れる切換信号６を判別して、自制輝部が共有メモリ
４にアクセス可能なタイミング期間として割り当てられ
た区間中に限って共有メモリ６にアクセスすることがで
きる。また、切換部３は切換信号６により指定された区
間に、制御部１Ａあるいは制御部１Ｂからの共有メモリ
４へのアクセスが発生すると、おのおののパスライン２
Ａ９るいは２Ｂを共有メモリ４のパスライン２Ｃに接続
してアクセスを実現する。すなわち、第１図すに示すよ
うに、切換クロック発生回路６が発生する切換信号６に
よる時分割でもって制御部が共有メモリにアクセス可能
区間を定めている。
御部１Ａおよび１Ｂは切換クロック発生回路５から供給
さ、れる切換信号６を判別して、自制輝部が共有メモリ
４にアクセス可能なタイミング期間として割り当てられ
た区間中に限って共有メモリ６にアクセスすることがで
きる。また、切換部３は切換信号６により指定された区
間に、制御部１Ａあるいは制御部１Ｂからの共有メモリ
４へのアクセスが発生すると、おのおののパスライン２
Ａ９るいは２Ｂを共有メモリ４のパスライン２Ｃに接続
してアクセスを実現する。すなわち、第１図すに示すよ
うに、切換クロック発生回路６が発生する切換信号６に
よる時分割でもって制御部が共有メモリにアクセス可能
区間を定めている。
以上の動作により明らかな様に、制御部は共有メモリを
アクセスする時、自己に割り当てられたタイムスリット
を認識して実行しなければならない。また、制御部が共
有メモリにアクセスする時は時分割によるため処理速度
が２分の１に低下する。このことは共有イモリに対する
アクセスの頻度の低いときや、さらには余り速い処理速
度を要求されない時には問題はない。しかしながら、こ
の様な余裕のあるケースは一般的に少ない。そして、通
常かかる装置にあっては制御部ＩＡ、１Ｂが上記の処理
を並行して他の処理を必要とするため、共有メモリへの
アクセスを意識したり、処理速度が半減する事は大きな
問題点となる。
アクセスする時、自己に割り当てられたタイムスリット
を認識して実行しなければならない。また、制御部が共
有メモリにアクセスする時は時分割によるため処理速度
が２分の１に低下する。このことは共有イモリに対する
アクセスの頻度の低いときや、さらには余り速い処理速
度を要求されない時には問題はない。しかしながら、こ
の様な余裕のあるケースは一般的に少ない。そして、通
常かかる装置にあっては制御部ＩＡ、１Ｂが上記の処理
を並行して他の処理を必要とするため、共有メモリへの
アクセスを意識したり、処理速度が半減する事は大きな
問題点となる。
発明の目的
本発明は前述の様な従来例の問題点を解決するもので、
時分割による無駄な時間をなくし、各制御部のメモリへ
のアクセスを簡易にすることのできる制御装置を提供す
るものである。
時分割による無駄な時間をなくし、各制御部のメモリへ
のアクセスを簡易にすることのできる制御装置を提供す
るものである。
発明の構成
本発明は上記の目的を達成するため、共有メモリへのア
クセスを検出するデコーダ回路と、前記デコーダ回路の
出力により共有メモリへのアクセス中にセットされるレ
ジスタと、もう一方の制御部が既にアクセス中のと１は
これを検出する検出回路とを備え、制御部の一つが共有
メモリにアクセス中に、もう一方の制御部が共有メモリ
にアクセスした場合、後者の動作を一時保留し、前者の
アクセスが終了するとただちに保留を解除し、後者のア
クセスを可能としたものである。
クセスを検出するデコーダ回路と、前記デコーダ回路の
出力により共有メモリへのアクセス中にセットされるレ
ジスタと、もう一方の制御部が既にアクセス中のと１は
これを検出する検出回路とを備え、制御部の一つが共有
メモリにアクセス中に、もう一方の制御部が共有メモリ
にアクセスした場合、後者の動作を一時保留し、前者の
アクセスが終了するとただちに保留を解除し、後者のア
クセスを可能としたものである。
実施例の説明
第２図に本発明の一実施例を示す。第２図においてＩＡ
、ＩＢ、２Ａ、２Ｂ、３．４については第１図の従来例
と同様である。５Ａ、５Ｂはそれぞれ制御部１Ａあるい
は１Ｂが共有メモリ４へのアクセスを検出するデコーダ
回路、（ロ）および（ハ）はそれぞれデコーダ回路ｓＡ
、ｓＢの出力信号、６Ａ〜ｅＤ 、７Ａ 、７Ｄおよび
８はゲート回路、９Ａおよび９Ｂはそれぞれクリップフ
ロップ回路で構成されるレジスタ、に）および（ホ））
はそれぞれ前記レジスタ９Ａ、９Ｂの出力信号、（へ）
および（ト）はそれぞれゲート回路７Ａおよび７Ｂの出
力信号、１０はレジスタ９Ａおよび９Ｂにサンプリング
クロック（イ）を供給するサンプリングクロック発生回
路であるｎｉ３図は第２図に示す本発明の一実施例の各
信号のタイミングチャートである。
、ＩＢ、２Ａ、２Ｂ、３．４については第１図の従来例
と同様である。５Ａ、５Ｂはそれぞれ制御部１Ａあるい
は１Ｂが共有メモリ４へのアクセスを検出するデコーダ
回路、（ロ）および（ハ）はそれぞれデコーダ回路ｓＡ
、ｓＢの出力信号、６Ａ〜ｅＤ 、７Ａ 、７Ｄおよび
８はゲート回路、９Ａおよび９Ｂはそれぞれクリップフ
ロップ回路で構成されるレジスタ、に）および（ホ））
はそれぞれ前記レジスタ９Ａ、９Ｂの出力信号、（へ）
および（ト）はそれぞれゲート回路７Ａおよび７Ｂの出
力信号、１０はレジスタ９Ａおよび９Ｂにサンプリング
クロック（イ）を供給するサンプリングクロック発生回
路であるｎｉ３図は第２図に示す本発明の一実施例の各
信号のタイミングチャートである。
第２図と第３図により本発明の詳細な説明する。
今、待機状態にあった共有メモリ４に制御部１Ａと制御
部１Ｂが同時にアクセスしようとしたとき、それぞれデ
コーダ回路６Ａおよび６Ｂにより、そのデコード出力信
号（ロ）および（ハ）が検出される。そしてレジスタ１
０Ａおよび１０Ｂはりセット状態であったので前記デコ
ード回路出力信号ａｏ）およびぐ→はそれぞれゲート回
路６Ａおよび６Ｂでゲートされレジスタ９Ａおよび９Ｂ
の入力として供給され、サンプリングクロックＧ）でサ
ンプルされて、レジスタ９Ａおよび９Ｂにセットされる
。しかしながらレジスタ９Ａおよび９Ｂがともにセット
されるとその出力信号に）および（ホ）を入力信号とす
るゲニト回路８が動作してレジスタ９Ｂの方はリセット
される。従ってレジスタ９Ａのみがセットされた状態に
なる。そしてその出力信号に）が切換部３に供給されて
、制御部１Ａのパスライン２Ａが共有メモリ４のパスラ
イン２Ｃに接続され、共有メモリ４がアクセスされる。
部１Ｂが同時にアクセスしようとしたとき、それぞれデ
コーダ回路６Ａおよび６Ｂにより、そのデコード出力信
号（ロ）および（ハ）が検出される。そしてレジスタ１
０Ａおよび１０Ｂはりセット状態であったので前記デコ
ード回路出力信号ａｏ）およびぐ→はそれぞれゲート回
路６Ａおよび６Ｂでゲートされレジスタ９Ａおよび９Ｂ
の入力として供給され、サンプリングクロックＧ）でサ
ンプルされて、レジスタ９Ａおよび９Ｂにセットされる
。しかしながらレジスタ９Ａおよび９Ｂがともにセット
されるとその出力信号に）および（ホ）を入力信号とす
るゲニト回路８が動作してレジスタ９Ｂの方はリセット
される。従ってレジスタ９Ａのみがセットされた状態に
なる。そしてその出力信号に）が切換部３に供給されて
、制御部１Ａのパスライン２Ａが共有メモリ４のパスラ
イン２Ｃに接続され、共有メモリ４がアクセスされる。
一方では、前記出力信号ｅ）とに）とを入力信号とする
ゲート回路７Ｂの出力信号（ト）はゲート回路６Ｄと６
Ｂを介してレジスタ９Ｂをリセット状態に保持するとと
もに、制御部１Ｂに入力され、制御部１Ｂのアクセスが
保留されていることを伝達する。
ゲート回路７Ｂの出力信号（ト）はゲート回路６Ｄと６
Ｂを介してレジスタ９Ｂをリセット状態に保持するとと
もに、制御部１Ｂに入力され、制御部１Ｂのアクセスが
保留されていることを伝達する。
そして制御部１Ａによるアクセスが終了すると、デコー
ダ回路５Ｂによる出力信号（ロ）が復旧するので、ゲー
ト回路６Ａを通してレジスタ９Ａがリセットされ、その
出力信号に）も復旧する。従って前記出力信号に）によ
りパスライン２．Ａと２０を接続していた切換部３は制
御部１Ａと共有メモリ４の接続を開放する。そしてまだ
、ゲート回路７Ｂの出力信号（ト）は復旧し、制御部１
Ｂへの保留状態が解除される。そしてさらにはゲート回
路６Ｄの出力もハイレベルに復旧するので、保留されて
いたデコーダ出力信号（ハ）はゲート回路６Ｂを介して
レジスタ９Ｂに供給され、次のサンプリングクロスフ信
号（イ）でレジスタ９Ｂがセットされる。するとその信
号（ホ）により切換部３は制御部１Ｂと共有メモリ４と
を接続する。
ダ回路５Ｂによる出力信号（ロ）が復旧するので、ゲー
ト回路６Ａを通してレジスタ９Ａがリセットされ、その
出力信号に）も復旧する。従って前記出力信号に）によ
りパスライン２．Ａと２０を接続していた切換部３は制
御部１Ａと共有メモリ４の接続を開放する。そしてまだ
、ゲート回路７Ｂの出力信号（ト）は復旧し、制御部１
Ｂへの保留状態が解除される。そしてさらにはゲート回
路６Ｄの出力もハイレベルに復旧するので、保留されて
いたデコーダ出力信号（ハ）はゲート回路６Ｂを介して
レジスタ９Ｂに供給され、次のサンプリングクロスフ信
号（イ）でレジスタ９Ｂがセットされる。するとその信
号（ホ）により切換部３は制御部１Ｂと共有メモリ４と
を接続する。
上記状態で一担アクセスを終了した制御部１Ａが再び共
有メモリ４をアクセスしようとする場合、既に共有メモ
リ４をアクセスしている状態を示すレジスタ９Ｂがセッ
トされているので制御部１Ａによるアクセスを検出した
デコード回路５Ａの出力信号←）はゲート回路６Ｃそし
て６Ａによってレジスタ回路９Ａに入力されるのを禁止
され、ゲート回路７Ａにより保留信号（へ）として制御
部１Ａにフィードバックされる。そして制御部１Ｂのア
クセスが終了するとデコーダ回路６Ｂの出力信号（ハ）
が、消滅するのでレジスタ９Ｂがリセット状態に復旧す
る。するとゲート回路７Ａによる保留信号（へ）
１が解除され、ゲート回路６Ｃおよび６Ａに
よる禁止も解除される。そしてデコーダ回路５Ａの出力
信号（ロ））によりレジスタ９Ａがセットされ、制御部
１Ａと共有メモリ４とが切換部３により接続される０ 次に制御部１Ｂのみがアクセスした場合を説明する。制
御部１Ｂが共有メモリ４にアクセスしようとするとこれ
を検出しだデコード回路６Ｂの出力信号（ハ）でレジス
タ９Ｂがセットされる。するとこの出力信号（ホ）が切
換部３に入力され制御部１Ｂと共有メモリ４が接続され
る０又制御部１Ａがアクセスしていないのでゲート回路
７Ａ、７Ｂによる保留信号の出力（へ）と（ト）とは出
力されない。
有メモリ４をアクセスしようとする場合、既に共有メモ
リ４をアクセスしている状態を示すレジスタ９Ｂがセッ
トされているので制御部１Ａによるアクセスを検出した
デコード回路５Ａの出力信号←）はゲート回路６Ｃそし
て６Ａによってレジスタ回路９Ａに入力されるのを禁止
され、ゲート回路７Ａにより保留信号（へ）として制御
部１Ａにフィードバックされる。そして制御部１Ｂのア
クセスが終了するとデコーダ回路６Ｂの出力信号（ハ）
が、消滅するのでレジスタ９Ｂがリセット状態に復旧す
る。するとゲート回路７Ａによる保留信号（へ）
１が解除され、ゲート回路６Ｃおよび６Ａに
よる禁止も解除される。そしてデコーダ回路５Ａの出力
信号（ロ））によりレジスタ９Ａがセットされ、制御部
１Ａと共有メモリ４とが切換部３により接続される０ 次に制御部１Ｂのみがアクセスした場合を説明する。制
御部１Ｂが共有メモリ４にアクセスしようとするとこれ
を検出しだデコード回路６Ｂの出力信号（ハ）でレジス
タ９Ｂがセットされる。するとこの出力信号（ホ）が切
換部３に入力され制御部１Ｂと共有メモリ４が接続され
る０又制御部１Ａがアクセスしていないのでゲート回路
７Ａ、７Ｂによる保留信号の出力（へ）と（ト）とは出
力されない。
なお、第２図の実施例では、制御部が２個で、これによ
りデコーダ回路やレジスタがそれぞれ２個の最小数の構
成で説明したが、これ以上でアラても何らかまわ々いこ
とは言うまでもない。
りデコーダ回路やレジスタがそれぞれ２個の最小数の構
成で説明したが、これ以上でアラても何らかまわ々いこ
とは言うまでもない。
発明の効果
以上のように、本発明によれば、共有メモリのアクセス
に関してそれぞれの制御部が独立にアクセス可能であり
、アクセスが重なった場合のみアクセスが保留されるが
、一方の制御部のアクセスが終了するとただちにもう一
方の制御部へのアクセスの切換が可能となり、従来例の
問題点として述べた時分割により割り当てられたタイム
スリットのみの共有メモリへのアクセスによる処理時間
の半減による無駄な時間を解消することができる。
に関してそれぞれの制御部が独立にアクセス可能であり
、アクセスが重なった場合のみアクセスが保留されるが
、一方の制御部のアクセスが終了するとただちにもう一
方の制御部へのアクセスの切換が可能となり、従来例の
問題点として述べた時分割により割り当てられたタイム
スリットのみの共有メモリへのアクセスによる処理時間
の半減による無駄な時間を解消することができる。
第１図ａは従来の共有メモリの制御装置を示すブロック
構成図、第１図すは第１図ａの動作タイミング図、第２
図は本発明の一実施例における共有メモリの制御装置の
ブロック構成図、第３図は第２図の動作タイミング図で
ある。 １Ａ、１Ｂ ・制御部、２Ａ、２Ｂ、２Ｃ・・・・
パスライン、３ ・・・パスラインの切換部、４パ。 共有メモリ、５ ・・切換クロック発生回路、５Ａ。 ５Ｂ−・−・アクセスデコード回路、ｅＡ 、ｅｓＢ
、ｅＣ。 ６Ｄ・・・・・ゲート回路、７Ａ、７Ｂ・・・ ゲート
回路、８・−・ゲート回路、９Ａ 、９Ｂ−・フリップ
フロップによるレジスタ、１０ ・・・サンプリングク
ロック発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ア２
セヌ可肩Ｌ１ ｆ溜部 −ｙｌβ÷ＩＡ→ｌβ雪−μ （ム
構成図、第１図すは第１図ａの動作タイミング図、第２
図は本発明の一実施例における共有メモリの制御装置の
ブロック構成図、第３図は第２図の動作タイミング図で
ある。 １Ａ、１Ｂ ・制御部、２Ａ、２Ｂ、２Ｃ・・・・
パスライン、３ ・・・パスラインの切換部、４パ。 共有メモリ、５ ・・切換クロック発生回路、５Ａ。 ５Ｂ−・−・アクセスデコード回路、ｅＡ 、ｅｓＢ
、ｅＣ。 ６Ｄ・・・・・ゲート回路、７Ａ、７Ｂ・・・ ゲート
回路、８・−・ゲート回路、９Ａ 、９Ｂ−・フリップ
フロップによるレジスタ、１０ ・・・サンプリングク
ロック発生回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ア２
セヌ可肩Ｌ１ ｆ溜部 −ｙｌβ÷ＩＡ→ｌβ雪−μ （ム
Claims (1)
- 共有メモリへのアクセスを検出するデコード回路と、前
記デコード回路の出力をセットするレジスタと、前記レ
ジスタへの前記デコード回路の出力の伝達の可否を制御
するゲート回路と、前記デコード回路の出力と前記レジ
スタの出力とを入力とするゲート回路と、前記レジスタ
の出力を入力とするゲート回路とを備え、前記制御部の
一方が共有メモリをアクセスすると前記レジスタがセッ
トされ、このアクセス中に他方の制御部が共有メモリを
アクセスするとこれを検出するゲート回路と前記セット
されたレジスタとの出力により他方のレジスタはセット
されない様にまた他方の制御部には保留信号が出力する
様に接続し、一方の制御部の共有メモリへのアクセスが
終了するとただちに他方の制御部への保留信号を解除し
、他方のレジスタをセットして、共有メモリへのアクセ
スを可能としたことを特徴とする共有メモリの制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126039A JPS615363A (ja) | 1984-06-19 | 1984-06-19 | 共有メモリの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126039A JPS615363A (ja) | 1984-06-19 | 1984-06-19 | 共有メモリの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615363A true JPS615363A (ja) | 1986-01-11 |
Family
ID=14925148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126039A Pending JPS615363A (ja) | 1984-06-19 | 1984-06-19 | 共有メモリの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615363A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288929A (ja) * | 1989-02-17 | 1990-11-28 | Shinko Seisakusho Co Ltd | 共有メモリアクセス調整制御方法 |
| JPH0380343A (ja) * | 1989-08-24 | 1991-04-05 | Matsushita Electric Works Ltd | 演算処理装置 |
| WO2007018043A1 (ja) * | 2005-08-05 | 2007-02-15 | Rohm Co., Ltd. | Ｒａｍ制御装置及びこれを用いたメモリ装置 |
-
1984
- 1984-06-19 JP JP59126039A patent/JPS615363A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02288929A (ja) * | 1989-02-17 | 1990-11-28 | Shinko Seisakusho Co Ltd | 共有メモリアクセス調整制御方法 |
| JPH0380343A (ja) * | 1989-08-24 | 1991-04-05 | Matsushita Electric Works Ltd | 演算処理装置 |
| WO2007018043A1 (ja) * | 2005-08-05 | 2007-02-15 | Rohm Co., Ltd. | Ｒａｍ制御装置及びこれを用いたメモリ装置 |
| US7843762B2 (en) | 2005-08-05 | 2010-11-30 | Rohm Co., Ltd. | RAM control device and memory device using the same |
| JP5000514B2 (ja) * | 2005-08-05 | 2012-08-15 | ローム株式会社 | Ｒａｍ制御装置及びこれを用いたメモリ装置 |
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