JP3229993B2 - フレームパルス切替回路 - Google Patents
フレームパルス切替回路Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号伝送にお
けるフレームパルス切替回路に関する。
けるフレームパルス切替回路に関する。
【０００２】
【従来の技術】図３に従来のフレームパルス切替回路を
用いた同期網用ディジタル無線装置のシステム構成を示
し、図４に従来のフレームパルス切替回路の構成を示
し、図５に従来のフレームパルス切替回路の動作を説明
するためのタイミングチャートを示す。以下、図３〜図
５を参照して従来例について説明する。
用いた同期網用ディジタル無線装置のシステム構成を示
し、図４に従来のフレームパルス切替回路の構成を示
し、図５に従来のフレームパルス切替回路の動作を説明
するためのタイミングチャートを示す。以下、図３〜図
５を参照して従来例について説明する。
【０００３】図３に示す同期網用ディジタル無線装置
は、＃１〜＃ｎのｎ本のディジタル信号を伝送する現用
回線に対して、１本の予備回線を持つ（ｎ＋１）構成で
無線伝送するものである。同期網用ディジタル無線装置
は送信部と受信部から成る。送信部はフレームパルス切
替回路２００と、送信切替回路２０１と、予備が１台
で、現用がｎ台の計（ｎ＋１）台のＳＴＭ−１フレーム
生成回路２０２と、予備が１台で、現用がｎ台の計（ｎ
＋１）台の送信回路２０３とを有する。受信部は予備が
１台で、現用がｎ台の計（ｎ＋１）台の受信回路２０４
と、予備が１台で、現用がｎ台の計（ｎ＋１）台のフレ
ーム同期回路２０５と、予備と現用とを切り替えるため
のｎ台の受信切替回路２０６とを有する。
は、＃１〜＃ｎのｎ本のディジタル信号を伝送する現用
回線に対して、１本の予備回線を持つ（ｎ＋１）構成で
無線伝送するものである。同期網用ディジタル無線装置
は送信部と受信部から成る。送信部はフレームパルス切
替回路２００と、送信切替回路２０１と、予備が１台
で、現用がｎ台の計（ｎ＋１）台のＳＴＭ−１フレーム
生成回路２０２と、予備が１台で、現用がｎ台の計（ｎ
＋１）台の送信回路２０３とを有する。受信部は予備が
１台で、現用がｎ台の計（ｎ＋１）台の受信回路２０４
と、予備が１台で、現用がｎ台の計（ｎ＋１）台のフレ
ーム同期回路２０５と、予備と現用とを切り替えるため
のｎ台の受信切替回路２０６とを有する。
【０００４】網同期クロックは、例えば周波数２０４８
ｋＨｚのクロック成分を含むバイポーラ信号形態でフレ
ームパルス切替回路２００に入力される。フレームパル
ス切替回路２００は、クロック周波数が２０４８ｋＨｚ
の同期クロックを抽出し、ＳＴＭ−１（synchronous tr
ansport module-level 1）のフレーム生成処理の基本周
期となるフレーム周波数８ｋＨｚのフレームパルスを生
成する。
ｋＨｚのクロック成分を含むバイポーラ信号形態でフレ
ームパルス切替回路２００に入力される。フレームパル
ス切替回路２００は、クロック周波数が２０４８ｋＨｚ
の同期クロックを抽出し、ＳＴＭ−１（synchronous tr
ansport module-level 1）のフレーム生成処理の基本周
期となるフレーム周波数８ｋＨｚのフレームパルスを生
成する。
【０００５】送信切替回路２０１はｎ本の現用回線の内
１本を選択する。ＳＴＭ−１フレーム生成回路２０２の
各々は、入力されたディジタル信号に対して、フレーム
パルス切替回路２００からのフレーム周波数８ｋＨｚの
フレームパルスを基準にＳＴＭ−１フレーム生成処理を
行う。送信回路２０３の各々は、ディジタル信号を変調
し、周波数変換を行い送信する。
１本を選択する。ＳＴＭ−１フレーム生成回路２０２の
各々は、入力されたディジタル信号に対して、フレーム
パルス切替回路２００からのフレーム周波数８ｋＨｚの
フレームパルスを基準にＳＴＭ−１フレーム生成処理を
行う。送信回路２０３の各々は、ディジタル信号を変調
し、周波数変換を行い送信する。
【０００６】受信部において、受信回路２０４の各々
は、受信した信号を周波数変換し、復調する。フレーム
同期回路２０５の各々は、ＳＴＭ−１フレームの同期を
確立し、ＳＯＨ（section overhead）の処理を行う。受
信切替回路２０６の各々は、予備回線と現用回線とを切
り替える。
は、受信した信号を周波数変換し、復調する。フレーム
同期回路２０５の各々は、ＳＴＭ−１フレームの同期を
確立し、ＳＯＨ（section overhead）の処理を行う。受
信切替回路２０６の各々は、予備回線と現用回線とを切
り替える。
【０００７】図４を参照すると、従来のフレームパルス
切替回路２００´は、０系および１系の抽出回路３０１
と、０系および１系のフレーム周期生成回路３０２と、
切替回路３０３とから構成されている。
切替回路２００´は、０系および１系の抽出回路３０１
と、０系および１系のフレーム周期生成回路３０２と、
切替回路３０３とから構成されている。
【０００８】抽出回路３０１は、網からの上記バイポー
ラ信号からクロック周波数２０４８ｋＨｚの同期クロッ
クを抽出する。フレーム周期生成回路３０２は、同期ク
ロックを基にＳＴＭ−１フレーム生成処理の基本周期と
なるフレーム周波数８ｋＨｚのフレームパルスを生成す
る。抽出回路３０１とフレーム周期生成回路３０２とを
前述したように０系および１系の２系統の冗長構成とし
ている。切替回路３０３は２系統の同期クロックとフレ
ーム周波数８ｋＨｚのフレームパルスとを切り替える。
ラ信号からクロック周波数２０４８ｋＨｚの同期クロッ
クを抽出する。フレーム周期生成回路３０２は、同期ク
ロックを基にＳＴＭ−１フレーム生成処理の基本周期と
なるフレーム周波数８ｋＨｚのフレームパルスを生成す
る。抽出回路３０１とフレーム周期生成回路３０２とを
前述したように０系および１系の２系統の冗長構成とし
ている。切替回路３０３は２系統の同期クロックとフレ
ーム周波数８ｋＨｚのフレームパルスとを切り替える。
【０００９】フレーム周期生成回路３０２は、フレーム
周波数８ｋＨｚのフレームパルスとクロック周波数２０
４８ｋＨｚの同期クロックとが２５６倍の関係であるた
め、同期式２進カウンタにより２５６分周カウンタで構
成できる。０系と１系のフレーム周期生成回路３０２
は、それぞれ、２５６分周カウンタでそれぞれ自走する
（自己のフレームパルスで初期化を行う）構成であるた
め、カウンタ値が一致しない場合がある。つまり、０系
と１系ではＳＴＭ−１フレーム生成処理の基本周期とな
るフレーム周波数８ｋＨｚのフレームパルスのフレーム
位相が異なる場合がある。
周波数８ｋＨｚのフレームパルスとクロック周波数２０
４８ｋＨｚの同期クロックとが２５６倍の関係であるた
め、同期式２進カウンタにより２５６分周カウンタで構
成できる。０系と１系のフレーム周期生成回路３０２
は、それぞれ、２５６分周カウンタでそれぞれ自走する
（自己のフレームパルスで初期化を行う）構成であるた
め、カウンタ値が一致しない場合がある。つまり、０系
と１系ではＳＴＭ−１フレーム生成処理の基本周期とな
るフレーム周波数８ｋＨｚのフレームパルスのフレーム
位相が異なる場合がある。
【００１０】例えば、図５に示すように、０系のフレー
ム周波数８ｋＨｚのフレームパルスを基準にＳＴＭ−１
フレーム生成処理が行われていた時に、０系に障害（例
えば同期クロック抽出特性劣化によるレベル低下や素子
の遅延特性劣化によるカウンタ誤動作）が発生し、切替
回路３０３が１系に切り替えを行う場合、フレーム位相
の異なるフレーム周波数８ｋＨｚのフレームパルスに切
り替えられる。このため、フレーム周波数８ｋＨｚのフ
レームパルスが不連続（部分的に８ｋＨｚの周期でなく
なる）となり、図３のＳＴＭ−１フレーム生成回路２０
２ではＳＴＭ−１フレーム生成も不連続になる。このた
め、ＳＴＭ−１フレームの不連続発生から、フレーム同
期回路２０５のＳＴＭ−１フレーム同期判定により再び
同期を確立するまで、ディジタル信号が誤りとなる。
ム周波数８ｋＨｚのフレームパルスを基準にＳＴＭ−１
フレーム生成処理が行われていた時に、０系に障害（例
えば同期クロック抽出特性劣化によるレベル低下や素子
の遅延特性劣化によるカウンタ誤動作）が発生し、切替
回路３０３が１系に切り替えを行う場合、フレーム位相
の異なるフレーム周波数８ｋＨｚのフレームパルスに切
り替えられる。このため、フレーム周波数８ｋＨｚのフ
レームパルスが不連続（部分的に８ｋＨｚの周期でなく
なる）となり、図３のＳＴＭ−１フレーム生成回路２０
２ではＳＴＭ−１フレーム生成も不連続になる。このた
め、ＳＴＭ−１フレームの不連続発生から、フレーム同
期回路２０５のＳＴＭ−１フレーム同期判定により再び
同期を確立するまで、ディジタル信号が誤りとなる。
【００１１】ここで、本発明に関連する先行技術とし
て、例えば特開平２−８９３８号公報（以下、先行技術
１と呼ぶ）には、他系の出力内容と自系の出力内容の照
合手段と監視制御信号入力時における初期化手段とを設
けることで、系切替時の各系の有しているフェールセー
フ性を維持し、処理の連続性を維持する「二重系処理装
置」が開示されている。
て、例えば特開平２−８９３８号公報（以下、先行技術
１と呼ぶ）には、他系の出力内容と自系の出力内容の照
合手段と監視制御信号入力時における初期化手段とを設
けることで、系切替時の各系の有しているフェールセー
フ性を維持し、処理の連続性を維持する「二重系処理装
置」が開示されている。
【００１２】また、特開平３−３６６１３３号公報（以
下、先行技術２と呼ぶ）には、直接系がダウンとならな
い通信制御装置（ＦＮＰ）に障害が発生した場合、ある
一定以上の回線数が縮退したとき系切替え、通信制御装
置の初期化、および外部端末との再接続を行うことで、
システムの正常運転を継続可能にする「ホットスタンバ
イシステムでの回線系障害処理方式」が開示されてい
る。
下、先行技術２と呼ぶ）には、直接系がダウンとならな
い通信制御装置（ＦＮＰ）に障害が発生した場合、ある
一定以上の回線数が縮退したとき系切替え、通信制御装
置の初期化、および外部端末との再接続を行うことで、
システムの正常運転を継続可能にする「ホットスタンバ
イシステムでの回線系障害処理方式」が開示されてい
る。
【００１３】
【発明が解決しようとする課題】上述した従来のフレー
ムパルス切替回路では、ＳＴＭ−１フレーム生成処理の
基本周期となるフレーム周波数８ｋＨｚのフレームパル
スを、冗長系の逆系に切り替えた場合にディジタル信号
が誤りとなる欠点がある。
ムパルス切替回路では、ＳＴＭ−１フレーム生成処理の
基本周期となるフレーム周波数８ｋＨｚのフレームパル
スを、冗長系の逆系に切り替えた場合にディジタル信号
が誤りとなる欠点がある。
【００１４】本発明は上記の課題を解決するためになさ
れたもので、その目的は、冗長系の逆系に切り替えた場
合に生じるディジタル信号の誤りを防ぐことができるフ
レームパルス切替回路を提供することにある。
れたもので、その目的は、冗長系の逆系に切り替えた場
合に生じるディジタル信号の誤りを防ぐことができるフ
レームパルス切替回路を提供することにある。
【００１５】ここで、上記先行技術１は、現用系の演算
処理部と予備系の演算処理部との切替えに関する技術で
あって、本発明のようにフレーム位相を一致させてフレ
ームパルスの切替えを行う技術とは全く異なる技術思想
である。
処理部と予備系の演算処理部との切替えに関する技術で
あって、本発明のようにフレーム位相を一致させてフレ
ームパルスの切替えを行う技術とは全く異なる技術思想
である。
【００１６】上記先行技術２も先行技術１と同様に、現
用系の中央処理装置と予備系の中央処理装置との切替え
に関する技術であって、本発明のようにフレーム位相を
一致させてフレームパルスの切替えを行う技術とは全く
異なる技術思想である。
用系の中央処理装置と予備系の中央処理装置との切替え
に関する技術であって、本発明のようにフレーム位相を
一致させてフレームパルスの切替えを行う技術とは全く
異なる技術思想である。
【００１７】
【課題を解決するための手段】請求項１記載の発明によ
れば、同期網用デジタル装置において使用されるフレー
ムパルス切替回路であって、網から同期クロックを抽出
するクロック抽出回路と、前記同期クロックを入力とし
所定のクロック値を計数することで現用系のフレームパ
ルスを生成するカウンタから構成される第１のフレーム
周期生成回路と、前記同期クロックを入力とし所定のク
ロック値を計数することで予備系のフレームパルスを生
成するカウンタから構成される第２のフレーム周期生成
回路と、前記第１のフレーム周期生成回路と前記第２の
フレーム周期生成回路の出力のうち何れか一方を選択出
力する切替回路とを備えたフレームパルス切替回路にお
いて、前記第１のフレーム周期生成回路の出力により前
記第２のフレーム周期生成回路のカウント動作をリセッ
トする手段を備え、前記現用系と予備系のフレームパル
スのフレーム位相を同一にできることを特徴とするフレ
ームパルス切替回路を得ることができる。
れば、同期網用デジタル装置において使用されるフレー
ムパルス切替回路であって、網から同期クロックを抽出
するクロック抽出回路と、前記同期クロックを入力とし
所定のクロック値を計数することで現用系のフレームパ
ルスを生成するカウンタから構成される第１のフレーム
周期生成回路と、前記同期クロックを入力とし所定のク
ロック値を計数することで予備系のフレームパルスを生
成するカウンタから構成される第２のフレーム周期生成
回路と、前記第１のフレーム周期生成回路と前記第２の
フレーム周期生成回路の出力のうち何れか一方を選択出
力する切替回路とを備えたフレームパルス切替回路にお
いて、前記第１のフレーム周期生成回路の出力により前
記第２のフレーム周期生成回路のカウント動作をリセッ
トする手段を備え、前記現用系と予備系のフレームパル
スのフレーム位相を同一にできることを特徴とするフレ
ームパルス切替回路を得ることができる。
【００１８】請求項２記載の発明によれば、同期網用デ
ジタル装置において使用されるフレームパルス切替回路
であって、網から同期クロックを抽出するクロック抽出
回路と、前記同期クロックを入力とし所定のクロック値
を計数することで現用系のフレームパルスを生成するカ
ウンタから構成される第１のフレーム周期生成回路と、
前記同期クロックを入力とし所定のクロック値を計数す
ることで予備系のフレームパルスを生成するカウンタか
ら構成される第２のフレーム周期生成回路と、前記第１
のフレーム周期生成回路と前記第２のフレーム周期生成
回路の出力のうち何れか一方を選択出力する切替回路と
を備えたフレームパルス切替回路において、前記第１の
フレーム周期生成回路の出力を第１の入力とし前記第２
のフレーム周期生成回路の出力を第２の入力とする第１
の論理和回路と、前記第２の入力を前記第１の論理和回
路に接続制御する第１のスイッチと、前記第２のフレー
ム周期生成回路の出力を第３の入力とし前記第１のフレ
ーム周期生成回路の出力を第４の入力とする第２の論理
和回路と、前記第４の入力を前記第２の論理和回路に接
続制御する第２のスイッチとを備え、前記フレームパル
ス切替回路の出力が前記第１のフレーム周期生成回路の
出力を選択しているときは、前記第１のスイッチをオン
とするとともに前記第２のスイッチをオフとし、前記フ
レームパルス切替回路の出力が前記第２のフレーム周期
生成回路の出力を選択しているときは、前記第２のスイ
ッチをオンとするとともに前記第１のスイッチをオフと
することを特徴とするフレームパルス切替回路を得るこ
とができる。
ジタル装置において使用されるフレームパルス切替回路
であって、網から同期クロックを抽出するクロック抽出
回路と、前記同期クロックを入力とし所定のクロック値
を計数することで現用系のフレームパルスを生成するカ
ウンタから構成される第１のフレーム周期生成回路と、
前記同期クロックを入力とし所定のクロック値を計数す
ることで予備系のフレームパルスを生成するカウンタか
ら構成される第２のフレーム周期生成回路と、前記第１
のフレーム周期生成回路と前記第２のフレーム周期生成
回路の出力のうち何れか一方を選択出力する切替回路と
を備えたフレームパルス切替回路において、前記第１の
フレーム周期生成回路の出力を第１の入力とし前記第２
のフレーム周期生成回路の出力を第２の入力とする第１
の論理和回路と、前記第２の入力を前記第１の論理和回
路に接続制御する第１のスイッチと、前記第２のフレー
ム周期生成回路の出力を第３の入力とし前記第１のフレ
ーム周期生成回路の出力を第４の入力とする第２の論理
和回路と、前記第４の入力を前記第２の論理和回路に接
続制御する第２のスイッチとを備え、前記フレームパル
ス切替回路の出力が前記第１のフレーム周期生成回路の
出力を選択しているときは、前記第１のスイッチをオン
とするとともに前記第２のスイッチをオフとし、前記フ
レームパルス切替回路の出力が前記第２のフレーム周期
生成回路の出力を選択しているときは、前記第２のスイ
ッチをオンとするとともに前記第１のスイッチをオフと
することを特徴とするフレームパルス切替回路を得るこ
とができる。
【００１９】
【作用】２系統の冗長構成のフレーム周期生成回路は、
２系統の相手および自己のフレームパルスで、２系統の
フレーム周期生成回路を同時に初期化することにより、
２系統のフレームパルスのフレーム位相を同一にする。
２系統の相手および自己のフレームパルスで、２系統の
フレーム周期生成回路を同時に初期化することにより、
２系統のフレームパルスのフレーム位相を同一にする。
【００２０】
【実施例】以下、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００２１】図１は本発明の一実施例によるフレームパ
ルス切替回路のブロック図であり、図２は図１に示した
フレームパルス切替回路の動作を説明するためのタイミ
ングチャートである。
ルス切替回路のブロック図であり、図２は図１に示した
フレームパルス切替回路の動作を説明するためのタイミ
ングチャートである。
【００２２】以下、図１、図２および図３を参照して、
本実施例のフレームパルス切替回路について説明する。
図１に示したフレームパルス切替回路において、図４に
示したものと同様の機能を有しかつ同一の動作をするも
のには同一の参照符号を付してある。また、図１のフレ
ームパルス切替回路は図３に示したフレームパルス切替
回路２００である。
本実施例のフレームパルス切替回路について説明する。
図１に示したフレームパルス切替回路において、図４に
示したものと同様の機能を有しかつ同一の動作をするも
のには同一の参照符号を付してある。また、図１のフレ
ームパルス切替回路は図３に示したフレームパルス切替
回路２００である。
【００２３】本実施例において、抽出回路３０１は網か
らのバイポーラ信号からクロック周波数２０４８ｋＨｚ
の同期クロックを抽出する。フレーム周期生成回路３０
２は同期クロックを基にＳＴＭ−１フレーム生成処理の
基本周期となるフレーム周波数８ｋＨｚのフレームパル
スを生成する。フレームパルス切替回路は、抽出回路３
０１とフレーム周期生成回路３０２とを２系統の冗長構
成とし、２系統のフレーム周波数８ｋＨｚのフレームパ
ルスを切り替える切替回路３０３から構成される。上記
２系統を０系と１系と称する。
らのバイポーラ信号からクロック周波数２０４８ｋＨｚ
の同期クロックを抽出する。フレーム周期生成回路３０
２は同期クロックを基にＳＴＭ−１フレーム生成処理の
基本周期となるフレーム周波数８ｋＨｚのフレームパル
スを生成する。フレームパルス切替回路は、抽出回路３
０１とフレーム周期生成回路３０２とを２系統の冗長構
成とし、２系統のフレーム周波数８ｋＨｚのフレームパ
ルスを切り替える切替回路３０３から構成される。上記
２系統を０系と１系と称する。
【００２４】０系、１系に優先順位がない場合、スイッ
チ１０３、１０４が共にオンとなり、論理和回路１０５
により０系、１系のフレーム周波数８ｋＨｚのフレーム
パルスを論理和し、０系が１系のどちから先にパルス出
力した系のフレーム位相に従い、両系のフレームパルス
のフレーム位相が一致する。
チ１０３、１０４が共にオンとなり、論理和回路１０５
により０系、１系のフレーム周波数８ｋＨｚのフレーム
パルスを論理和し、０系が１系のどちから先にパルス出
力した系のフレーム位相に従い、両系のフレームパルス
のフレーム位相が一致する。
【００２５】０系優先に構成する場合、０系のフレーム
周期生成回路３０２を自走させるため、スイッチ１０４
のみオンとなり、１系のフレーム周期生成回路３０２は
０系のフレーム周波数８ｋＨｚのフレームパルスと自己
のフレーム周波数８ｋＨｚのフレームパルスの論理和情
報で初期化され、０系のフレーム位相に従い、両系のフ
レームパルスのフレーム位相が一致する。
周期生成回路３０２を自走させるため、スイッチ１０４
のみオンとなり、１系のフレーム周期生成回路３０２は
０系のフレーム周波数８ｋＨｚのフレームパルスと自己
のフレーム周波数８ｋＨｚのフレームパルスの論理和情
報で初期化され、０系のフレーム位相に従い、両系のフ
レームパルスのフレーム位相が一致する。
【００２６】同様に、１系優先に構成する場合、１系の
フレーム周期生成回路３０２を自走させるため、スイッ
チ１０３のみオンとなり、０系のフレーム周期生成回路
３０２は１系のフレーム周波数８ｋＨｚのフレームパル
スと自己のフレーム周波数８ｋＨｚのフレームパルスの
論理和情報で初期化され、１系のフレーム位相に従い、
両系のフレームパルスのフレーム位相が一致する。
フレーム周期生成回路３０２を自走させるため、スイッ
チ１０３のみオンとなり、０系のフレーム周期生成回路
３０２は１系のフレーム周波数８ｋＨｚのフレームパル
スと自己のフレーム周波数８ｋＨｚのフレームパルスの
論理和情報で初期化され、１系のフレーム位相に従い、
両系のフレームパルスのフレーム位相が一致する。
【００２７】図２は０系、１系に優先順位がない場合の
フレームパルス切替回路の動作を示している。フレーム
周期生成回路３０２は、フレーム周波数８ｋＨｚのフレ
ームパルスとクロック周波数２０４８ｋＨｚの同期クロ
ックが２５６倍の関係であるため、同期式２進カウンタ
により２５６分周カウンタで構成できる。それぞれ２５
６分周カウンタで構成された０系と１系のフレーム周期
生成回路３０２は、電源導入直後、カウンタ値が任意の
値から動作し始め、それぞれ自走する。しかし、上述し
た通り、０系が１系のどちらか先にフレーム周波数８ｋ
Ｈｚのフレームパルスを出力した系のフレーム位相に従
って、０系および１系のフレーム周期生成回路３０２は
同時に初期化される。このため、０系と１系のフレーム
周波数８ｋＨｚのフレームパルスのフレーム位相は一致
する。０系と１系のフレーム周波数８ｋＨｚのフレーム
パルスのフレーム位相が一致し、一定の保護（例えば、
ｍフレーム連続一致）を満たした後、スイッチ１０３、
１０４は共にオフされ、０系と１系のフレーム周期生成
回路３０２はそれぞれ自走する。
フレームパルス切替回路の動作を示している。フレーム
周期生成回路３０２は、フレーム周波数８ｋＨｚのフレ
ームパルスとクロック周波数２０４８ｋＨｚの同期クロ
ックが２５６倍の関係であるため、同期式２進カウンタ
により２５６分周カウンタで構成できる。それぞれ２５
６分周カウンタで構成された０系と１系のフレーム周期
生成回路３０２は、電源導入直後、カウンタ値が任意の
値から動作し始め、それぞれ自走する。しかし、上述し
た通り、０系が１系のどちらか先にフレーム周波数８ｋ
Ｈｚのフレームパルスを出力した系のフレーム位相に従
って、０系および１系のフレーム周期生成回路３０２は
同時に初期化される。このため、０系と１系のフレーム
周波数８ｋＨｚのフレームパルスのフレーム位相は一致
する。０系と１系のフレーム周波数８ｋＨｚのフレーム
パルスのフレーム位相が一致し、一定の保護（例えば、
ｍフレーム連続一致）を満たした後、スイッチ１０３、
１０４は共にオフされ、０系と１系のフレーム周期生成
回路３０２はそれぞれ自走する。
【００２８】今、仮に０系のフレーム周波数８ｋＨｚの
フレームパルスを基準にＳＴＭ−１フレーム生成処理が
ＳＴＭ−１フレーム生成回路２０２（図３）で行われて
いた時に、０系に障害が発生し、切替回路３０３が１系
に切替えを行ったとしよう。この場合、互いにフレーム
位相が一致したフレーム周波数８ｋＨｚのフレームパル
スに切り替えらるため、切替え後のフレーム周波数８ｋ
Ｈｚのフレームパルスは不連続とならない。勿論、切り
替え時に発生する論理回路の遅延によるヒゲはフリップ
フロップ等により消される。
フレームパルスを基準にＳＴＭ−１フレーム生成処理が
ＳＴＭ−１フレーム生成回路２０２（図３）で行われて
いた時に、０系に障害が発生し、切替回路３０３が１系
に切替えを行ったとしよう。この場合、互いにフレーム
位相が一致したフレーム周波数８ｋＨｚのフレームパル
スに切り替えらるため、切替え後のフレーム周波数８ｋ
Ｈｚのフレームパルスは不連続とならない。勿論、切り
替え時に発生する論理回路の遅延によるヒゲはフリップ
フロップ等により消される。
【００２９】したがって、図３のＳＴＭ−１フレーム生
成回路２０２では、ＳＴＭ−１フレーム生成も不連続に
ならず、フレーム同期回路２０５のＳＴＭ−１フレーム
同期判定で非同期とならず、ディジタル信号には誤りが
発生しない。そして、０系の障害を解消した後は、１系
を優先に制御し、０系のフレーム位相を１系に一致させ
る。また、逆の場合も同様である。
成回路２０２では、ＳＴＭ−１フレーム生成も不連続に
ならず、フレーム同期回路２０５のＳＴＭ−１フレーム
同期判定で非同期とならず、ディジタル信号には誤りが
発生しない。そして、０系の障害を解消した後は、１系
を優先に制御し、０系のフレーム位相を１系に一致させ
る。また、逆の場合も同様である。
【００３０】上述したように、２系統の冗長構成のフレ
ーム周期生成回路３０２は、２系統の相手および自己の
フレームパルスで同時に初期化され、フレーム位相を同
一にすることにより、ＳＴＭ−１フレーム生成処理の基
本周期となるフレーム周波数８ｋＨｚのフレームパルス
を逆系に切り替えた場合においても、ディジタル信号が
誤ることを防ぐことができる。
ーム周期生成回路３０２は、２系統の相手および自己の
フレームパルスで同時に初期化され、フレーム位相を同
一にすることにより、ＳＴＭ−１フレーム生成処理の基
本周期となるフレーム周波数８ｋＨｚのフレームパルス
を逆系に切り替えた場合においても、ディジタル信号が
誤ることを防ぐことができる。
【００３１】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々変形し
ても同様に実施可能であることはいうまでもない。
ではなく、本発明の要旨を逸脱しない範囲で種々変形し
ても同様に実施可能であることはいうまでもない。
【００３２】
【発明の効果】以上述べたように本発明は、２系統の冗
長構成のフレーム周期生成回路は、２系統の相手および
自己のフレームパルスで同時に初期化され、フレーム位
相を同一にすることにより、フレームパルスを逆系に切
り替えた場合においても、ディジタル信号が誤ることを
防ぐことができる。
長構成のフレーム周期生成回路は、２系統の相手および
自己のフレームパルスで同時に初期化され、フレーム位
相を同一にすることにより、フレームパルスを逆系に切
り替えた場合においても、ディジタル信号が誤ることを
防ぐことができる。
【図１】本発明の一実施例によるフレームパルス切替回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】図１に示したフレームパルス切替回路の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図３】本発明に係るフレームパルス切替回路を用いた
同期網用ディジタル無線装置のシステム構成を示すブロ
ック図である。
同期網用ディジタル無線装置のシステム構成を示すブロ
ック図である。
【図４】従来のフレームパルス切替回路の構成を示すブ
ロック図である。
ロック図である。
【図５】図４に示したフレームパルス切替回路の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
１０３，１０４ スイッチ １０５ 論理和回路 ２００ フレームパルス切替回路 ２０１ 送信切替回路 ２０２ ＳＴＭ−１フレーム生成回路 ２０３ 送信回路 ２０４ 受信回路 ２０５ フレーム同期回路 ２０６ 受信切替回路 ３０１ 抽出回路 ３０２ フレーム周期生成回路 ３０３ 切替回路
Claims (2)
- 【請求項１】 同期網用デジタル装置において使用され
るフレームパルス切替回路であって、 網から同期クロックを抽出するクロック抽出回路と、前
記同期クロックを入力とし所定のクロック値を計数する
ことで現用系のフレームパルスを生成するカウンタから
構成される第１のフレーム周期生成回路と、前記同期ク
ロックを入力とし所定のクロック値を計数することで予
備系のフレームパルスを生成するカウンタから構成され
る第２のフレーム周期生成回路と、前記第１のフレーム
周期生成回路と前記第２のフレーム周期生成回路の出力
のうち何れか一方を選択出力する切替回路とを備えたフ
レームパルス切替回路において、 前記第１のフレーム周期生成回路の出力により前記第２
のフレーム周期生成回路のカウント動作をリセットする
手段を備え、前記現用系と予備系のフレームパルスのフ
レーム位相を同一にできることを 特徴とするフレームパ
ルス切替回路。 - 【請求項２】 同期網用デジタル装置において使用され
るフレームパルス切替回路であって、 網から同期クロックを抽出するクロック抽出回路と、前
記同期クロックを入力とし所定のクロック値を計数する
ことで現用系のフレームパルスを生成するカウンタから
構成される第１のフレーム周期生成回路と、前記同期ク
ロックを入力とし所定のクロック値を計数することで予
備系のフレームパルスを生成するカウンタから構成され
る第２のフレーム周期生成回路と、前記第１のフレーム
周期生成回路と前記第２のフレーム周期生成回路の出力
のうち何れか一方を選択出力する切替回路とを備えたフ
レームパルス切替回路において、 前記第１のフレーム周期生成回路の出力を第１の入力と
し前記第２のフレーム周期生成回路の出力を第２の入力
とする第１の論理和回路と、前記第２の入力を前記第１
の論理和回路に接続制御する第１のスイッチと、前記第
２のフレーム周期生成回路の出力を第３の入力とし前記
第１のフレーム周期生成回路の出力を第４の入力とする
第２の論理和回路と、前記第４の入力を前記第２の論理
和回路に接続制御する第２のスイッチとを備え、 前記フレームパルス切替回路の出力が前記第１のフレー
ム周期生成回路の出力 を選択しているときは、前記第１
のスイッチをオンとするとともに前記第２のスイッチを
オフとし、 前記フレームパルス切替回路の出力が前記第２のフレー
ム周期生成回路の出力を選択しているときは、前記第２
のスイッチをオンとするとともに前記第１のスイッチを
オフとすることを 特徴とするフレームパルス切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01339095A JP3229993B2 (ja) | 1995-01-31 | 1995-01-31 | フレームパルス切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01339095A JP3229993B2 (ja) | 1995-01-31 | 1995-01-31 | フレームパルス切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204689A JPH08204689A (ja) | 1996-08-09 |
| JP3229993B2 true JP3229993B2 (ja) | 2001-11-19 |
Family
ID=11831788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01339095A Expired - Fee Related JP3229993B2 (ja) | 1995-01-31 | 1995-01-31 | フレームパルス切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229993B2 (ja) |
-
1995
- 1995-01-31 JP JP01339095A patent/JP3229993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204689A (ja) | 1996-08-09 |
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