JPH10289127A - Tracing circuit for development emulator - Google Patents
Tracing circuit for development emulatorInfo
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- JPH10289127A JPH10289127A JP9093599A JP9359997A JPH10289127A JP H10289127 A JPH10289127 A JP H10289127A JP 9093599 A JP9093599 A JP 9093599A JP 9359997 A JP9359997 A JP 9359997A JP H10289127 A JPH10289127 A JP H10289127A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、開発用エミュレー
タのトレース回路に係り、特に、マイクロコントローラ
プログラム開発用エミュレータにおけるトレース回路に
関するものである。The present invention relates to a trace circuit of a development emulator, and more particularly to a trace circuit of a microcontroller program development emulator.
【０００２】[0002]
【従来の技術】一般に、従来の開発用エミュレータのト
レース回路は、ターゲットチップ内部の汎用レジスタ等
のデータを、１命令実行毎に１出力端子につき１ビット
のデータを出力させて、そのデータを１命令実行毎にカ
ウントアップするトレースポインタをアドレスとするメ
モリに十数ビットのデータを書き込む回路であった。2. Description of the Related Art In general, a trace circuit of a conventional development emulator outputs data of a general purpose register or the like in a target chip by outputting 1-bit data per output terminal each time one instruction is executed. This circuit writes tens of bits of data to a memory whose address is a trace pointer that counts up each time an instruction is executed.
【０００３】また、マイクロコントローラの動作スピー
ドの高速化に伴い、その開発用エミュレータのトレース
回路は、エバリュエーションチップ（ターゲットのマイ
クロコントローラと同等な機能を持ち、かつエミュレー
ト機能を有するチップであり、以下、エバチップとい
う）にトレースデータを書き込むメモリを除き、内蔵さ
れるケースが多くなった。[0003] Further, as the operation speed of the microcontroller has been increased, the trace circuit of the emulator for development thereof is an evaluation chip (a chip having a function equivalent to that of the target microcontroller and having an emulation function, Except for a memory for writing trace data to an EVA chip, the number of built-in cases has increased.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記し
た従来の開発用エミュレータのトレース回路では、１ビ
ットのトレースデータにつき、１本のエバチップ出力端
子が必要となり、複数のデータをトレースデータとし
て、外部のメモリに書き込むためには、エバチップの出
力端子数をその分だけ増やす必要がある。しかし、マイ
クロコントローラの高機能化が進む現在では、これらト
レースされるデータの増加に伴い、エバチップの出力端
子を無限に増やすことは良い方法ではない。However, in the above-described trace circuit of the conventional emulator for development, one evaluation chip output terminal is required for one bit of trace data, and a plurality of data are used as trace data to be supplied to an external device. In order to write to the memory, it is necessary to increase the number of output terminals of the evaluation chip by that amount. However, as the functions of microcontrollers become more sophisticated, it is not a good method to increase the number of output terminals of the evaluation chip infinitely as the number of data to be traced increases.
【０００５】また、エバチップ内部にトレース用のメモ
リを内蔵して出力端子の増加を防ぐ方法もあるが、チッ
プ面積が拡大し、コスト、歩留りの点から有効な方法と
はいえない。本発明は、上記問題点を除去し、エバチッ
プ外部にデータを出力させるための端子数の低減を図る
ことができる開発用エミュレータのトレース回路を提供
することを目的とする。There is also a method of preventing the increase in the number of output terminals by incorporating a memory for tracing inside the evaluation chip. However, this method cannot be said to be effective from the viewpoint of increasing the chip area, cost and yield. SUMMARY OF THE INVENTION It is an object of the present invention to provide a trace circuit of a development emulator capable of eliminating the above-mentioned problems and reducing the number of terminals for outputting data to the outside of an evaluation chip.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕開発用エミュレータのトレース回路において、タ
ーゲットチップのコア内部データが入力されるマルチプ
レクサ回路と、このマルチプレクサ回路に接続されるエ
バリュエーションチップ出力端子と、このエバリュエー
ションチップ出力端子に接続されるエミュレータ内部に
用意されたトレース用メモリとを設けるようにしたもの
である。According to the present invention, there is provided a trace circuit of a development emulator, comprising: a multiplexer circuit to which data inside a core of a target chip is input; An evaluation chip output terminal to be connected and a trace memory prepared inside the emulator connected to the evaluation chip output terminal are provided.
【０００７】このように、エバチップ内部にマルチプレ
クサ回路を設けるようにしたので、エバチップ外部にデ
ータを出力させるための端子は、コア内部データ信号Ａ
とコア内部データ信号Ｂを直接外部に出力していた従来
の方式に比べて、７本（トレースデータ本数×１／２−
１本）少なくすることができる。また、エバチップ外部
に用意するＳＲＡＭも１個のメモリに奇数アドレス、偶
数アドレスに分けて記憶させることにより、従来方式の
１／２にすることができる。As described above, since the multiplexer circuit is provided inside the evaluation chip, the terminal for outputting data to the outside of the evaluation chip is connected to the core internal data signal A.
7 lines (the number of trace data × 1 / 2−) as compared with the conventional method in which the core internal data signal B is directly output to the outside.
1) can be reduced. Also, the SRAM prepared outside the evaluation chip can be reduced to half of the conventional method by storing the odd address and the even address separately in one memory.
【０００８】〔２〕開発用エミュレータのトレース回路
において、ターゲットチップのコア内部データが入力さ
れる８ビットラッチ回路と、この８ビットラッチ回路に
接続されるマルチプレクサ回路と、このマルチプレクサ
回路に接続されるエバリュエーションチップ出力端子
と、このエバリュエーションチップ出力端子に接続され
るエミュレータ内部に用意されたトレース用メモリとを
設けるようにしたものである。[2] In the trace circuit of the development emulator, an 8-bit latch circuit to which data inside the core of the target chip is input, a multiplexer circuit connected to the 8-bit latch circuit, and a multiplexer circuit connected to the multiplexer circuit An evaluation chip output terminal and a trace memory prepared inside the emulator connected to the evaluation chip output terminal are provided.
【０００９】したがって、トレースデータが入力される
８ビットラッチ回路と、この８ビットラッチ回路に接続
されるマルチプレクサ回路とを設けるようにしたので、
トレース対象データ信号がどのようなタイミングに変化
する信号であっても、時分割のトレース方式により、エ
バチップの出力端子を少なくすることができる。Therefore, an 8-bit latch circuit to which trace data is input and a multiplexer circuit connected to the 8-bit latch circuit are provided.
Regardless of the timing at which the data signal to be traced changes, the number of output terminals of the evaluation chip can be reduced by the time-division tracing method.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す時分割トレースブロック図、図２は本発明
の第１実施例を示す要部回路図である。図１において、
エバチップ１内には、ターゲットチップコアブロック
２、トレース制御回路３、マルチプレクサ回路４が備え
られており、ターゲットチップコアブロック２からのコ
ア内部データＡとコア内部データＢは、マルチプレクサ
回路４に送られる。一方、ターゲットチップコアブロッ
ク２からトレース制御タイミング信号がトレース制御回
路３に送られ、これを受けて、トレース制御回路３から
トレースデータ切換信号がマルチプレクサ回路４に送ら
れることにより、トレースデータの切り換えが行われ、
トレースデータは、エバチップ出力端子（図示なし）を
経て、エミュレータ内部に用意されたトレース用メモリ
５に送られる。一方、トレース制御回路３からはトレー
スポインタ信号及びライト信号がトレース用メモリ５へ
送られ、マルチプレクサ回路４から出力されるトレース
データは、指定されたアドレスへ書き込まれる。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows the first embodiment of the present invention.
FIG. 2 is a time division trace block diagram showing an embodiment, and FIG. 2 is a main part circuit diagram showing a first embodiment of the present invention. In FIG.
The evaluation chip 1 includes a target chip core block 2, a trace control circuit 3, and a multiplexer circuit 4. The core internal data A and core internal data B from the target chip core block 2 are sent to the multiplexer circuit 4. . On the other hand, a trace control timing signal is sent from the target chip core block 2 to the trace control circuit 3, and a trace data switching signal is sent from the trace control circuit 3 to the multiplexer circuit 4. Done,
The trace data is sent to a trace memory 5 prepared inside the emulator via an evaluation chip output terminal (not shown). On the other hand, the trace pointer signal and the write signal are sent from the trace control circuit 3 to the trace memory 5, and the trace data output from the multiplexer circuit 4 is written to the designated address.
【００１１】以下、その詳細な回路図を参照しながら説
明する。図２に示すように、入力信号（コア内部デー
タ）Ａは、エバチップ（ターゲットチップ）内部８ビッ
ト汎用レジスタのデータで、入力信号（コア内部デー
タ）Ｂも、エバチップ内部８ビット汎用レジスタのデー
タである。ただし、入力信号ＡとＢのデータは、それぞ
れ別々の汎用レジスタのデータである。Hereinafter, description will be made with reference to the detailed circuit diagram. As shown in FIG. 2, an input signal (core internal data) A is data of an 8-bit general-purpose register inside the evaluation chip (target chip), and an input signal (core internal data) B is data of an 8-bit general-purpose register inside the evaluation chip. is there. However, the data of the input signals A and B are data of different general-purpose registers.
【００１２】入力信号ＡとＢはそれぞれマルチプレクサ
回路１０１の入力端子に接続されており、入力信号Ｃに
より、入力信号Ａ、Ｂどちらかの信号がマルチプレクサ
回路１０１の出力信号Ｆに出力される。この出力信号Ｆ
はエバチップ外部のエミュレータ内部に用意されたトレ
ース用メモリであるＳＲＡＭ１０３のデータ入力端子
（Ｄ０〜Ｄ７）に接続されており、信号Ｃが、Ｌレベル
時には入力信号Ｂのデータ、Ｈレベル時には入力信号Ａ
のデータが出力される。The input signals A and B are respectively connected to the input terminals of the multiplexer circuit 101, and either of the input signals A and B is output as the output signal F of the multiplexer circuit 101 by the input signal C. This output signal F
Is connected to the data input terminals (D0 to D7) of the SRAM 103, which is a trace memory provided inside the emulator outside the evaluation chip.
Is output.
【００１３】信号Ｃはエバチップ外部のＳＲＡＭ１０３
のアドレス入力端子（Ａ０）にも接続されている。信号
Ｄは１６ビットカウンタ１０２のクロック入力端子に接
続されており、１命令実行毎にそのカウンタ１０２が１
カウントアップする。このカウンタ１０２の出力信号Ｇ
はエバチップの外部出力端子に接続され、エバチップ外
部のＳＲＡＭ１０３のアドレス入力端子（Ａ１〜Ａ１
６）に接続される。The signal C is output from the SRAM 103 outside the evaluation chip.
Is also connected to the address input terminal (A0). The signal D is connected to the clock input terminal of the 16-bit counter 102.
Count up. The output signal G of the counter 102
Are connected to external output terminals of the evaluation chip, and are connected to address input terminals (A1 to A1) of the SRAM 103 external to the evaluation chip.
6).
【００１４】信号Ｅはエバチップ外部のＳＲＡＭ１０３
のライト入力端子に接続されており、１命令実行毎に２
回ＨレベルからＬレベルとなる。つまり、ＳＲＡＭ１０
３に対して１命令実行毎に２回、信号Ｇおよび、信号Ｃ
により指定されたアドレスに信号Ｆのデータを書き込む
構成になっている。以下、本発明の第１実施例の動作に
ついて説明する。The signal E is output from the SRAM 103 outside the evaluation chip.
Is connected to the write input terminal of
From the H level to the L level. That is, the SRAM 10
Signal G and signal C twice for each instruction
, The data of the signal F is written to the address specified by. Hereinafter, the operation of the first embodiment of the present invention will be described.
【００１５】図３は本発明の第１実施例の動作フローチ
ャートである。エバチップのＣＰＵが１命令を実行する
毎に、以下のような動作を行う。図３に示す第１ステー
ジ（信号ＣがＬレベルの区間）では、信号Ｆには信号Ｂ
のデータが出力され、エバチップ外部のＳＲＡＭは、信
号Ｇと信号Ｃにより指定されたアドレスに信号Ｆ（信号
Ｂ）のデータを図３に示す信号Ｅが、Ｌレベルの区間に
書き込みを行う。FIG. 3 is an operation flowchart of the first embodiment of the present invention. Each time the CPU of the evaluation chip executes one instruction, the following operation is performed. In the first stage (section where the signal C is at the L level) shown in FIG.
Is output, and the SRAM outside the evaluation chip writes the data of the signal F (signal B) to the address specified by the signal G and the signal C in a period in which the signal E shown in FIG.
【００１６】また、第２ステージ（信号ＣがＨレベルの
区間）では、信号Ｇと信号Ｃにより指定されたアドレス
（奇数アドレス）に信号Ｆ（信号Ａ）のデータを、信号
ＥがＬレベルの区間書き込みを行う。次の命令を実行す
る直前に１６ビットカウンタ１０２がカウントアップ
（ＳＲＡＭアドレスが更新）され、信号Ａおよび信号Ｂ
のデータを次々に記憶させていく。In the second stage (section where signal C is at H level), data of signal F (signal A) is applied to an address (odd address) designated by signal G and signal C, and signal E is at L level. Perform section writing. Immediately before executing the next instruction, the 16-bit counter 102 counts up (the SRAM address is updated), and the signal A and the signal B
Are stored one after another.
【００１７】以上のように、本発明の第１実施例によれ
ば、エバチップ内部にマルチプレクサ回路１０１を設け
たことにより、エバチップ外部にデータを出力させるた
めの端子は、信号Ａと信号Ｂを直接外部に出力していた
従来の方式に比べて、７本（トレースデータ本数×１／
２−１本）少なくすることができる。また、エバチップ
外部に用意するＳＲＡＭ１０３も１個のメモリに奇数ア
ドレス、偶数アドレスに分けて記憶させることにより、
従来方式の１／２にすることができる。As described above, according to the first embodiment of the present invention, since the multiplexer circuit 101 is provided inside the evaluation chip, the terminal for outputting data to the outside of the evaluation chip directly receives the signal A and the signal B. 7 lines (number of trace data x 1 /
2-1) can be reduced. Also, the SRAM 103 prepared outside the evaluation chip is divided into odd addresses and even addresses in one memory and stored.
It can be reduced to half of the conventional method.
【００１８】次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示す時分割トレースブ
ロック図、図５は本発明の第２実施例を示す要部回路図
である。なお、第１実施例と同じ部分には同じ符号を付
してその説明は一部省略する。この実施例は、図４に示
すように、ターゲットチップコアブロック２とマルチプ
レクサ回路４間に８ビットラッチ回路６と７を追加する
ようにしたものである。すなわち、ターゲットチップコ
アブロック２から送られるコア内部データＡを８ビット
ラッチ回路６へ、コア内部データＢを８ビットラッチ回
路７へそれぞれ接続し、トレース制御回路３からのトレ
ースデータラッチ信号で８ビットラッチ回路６と７を制
御して、８ビットラッチ回路６と７からの出力信号をマ
ルチプレクサ回路４に送るようにしている。Next, a second embodiment of the present invention will be described. FIG. 4 is a time-division trace block diagram showing a second embodiment of the present invention, and FIG. 5 is a main part circuit diagram showing a second embodiment of the present invention. The same parts as in the first embodiment are denoted by the same reference numerals, and the description thereof will be partially omitted. In this embodiment, as shown in FIG. 4, 8-bit latch circuits 6 and 7 are added between a target chip core block 2 and a multiplexer circuit 4. That is, the core internal data A sent from the target chip core block 2 is connected to the 8-bit latch circuit 6, and the core internal data B is connected to the 8-bit latch circuit 7, respectively. The latch circuits 6 and 7 are controlled so that output signals from the 8-bit latch circuits 6 and 7 are sent to the multiplexer circuit 4.
【００１９】以下、その詳細な回路図を参照しながら説
明する。図５に示すように、トレースデータである信号
Ａ、Ｂは、それぞれ８ビットラッチ回路１０４と１０５
の入力端子に接続され、８ビットラッチ回路１０４と１
０５のラッチ入力端子に接続されている信号ＨとＩによ
り、８ビットラッチ回路１０４，１０５にラッチされ
る。その８ビットラッチ回路１０４，１０５の出力信号
ＪとＫはマルチプレクサ回路１０１の入力端子に接続さ
れており、マルチプレクサ回路１０１の入力信号Ｃによ
り、マルチプレクサ回路１０１の出力信号Ｆに、Ｊ，Ｋ
いずれかの信号が出力される。その他の構成は、第１実
施例と同様である。Hereinafter, description will be made with reference to the detailed circuit diagram. As shown in FIG. 5, signals A and B, which are trace data, are supplied to 8-bit latch circuits 104 and 105, respectively.
And the 8-bit latch circuits 104 and 1
The signals are latched by the 8-bit latch circuits 104 and 105 by the signals H and I connected to the latch input terminal 05. The output signals J and K of the 8-bit latch circuits 104 and 105 are connected to the input terminal of the multiplexer circuit 101. The input signal C of the multiplexer circuit 101 outputs the output signals F and J, K of the multiplexer circuit 101.
Either signal is output. Other configurations are the same as those of the first embodiment.
【００２０】以下、本発明の第２実施例の動作について
説明する。図６は本発明の第２実施例の動作フローチャ
ートである。エバチップのＣＰＵが１命令を実行する毎
に以下のような動作を行う。まず、信号ＨがＨレベルの
区間に信号Ａのデータを８ビットラッチ回路１０４にラ
ッチする。このことより、８ビットラッチ回路１０４の
出力データ信号ＪはこのデータをＳＲＡＭ１０３に書き
込むタイミングである図６に示す第２ステージ区間には
変化しなくなる。The operation of the second embodiment of the present invention will be described below. FIG. 6 is an operation flowchart of the second embodiment of the present invention. Each time the CPU of the evaluation chip executes one instruction, the following operation is performed. First, the data of the signal A is latched in the 8-bit latch circuit 104 during the period when the signal H is at the H level. Thus, the output data signal J of the 8-bit latch circuit 104 does not change during the second stage section shown in FIG.
【００２１】また、信号Ｉにより８ビットラッチ回路１
０５にラッチされる信号Ｂも、８ビットラッチ回路１０
５の出力信号Ｋが、このデータをＳＲＡＭ１０３に書き
込むタイミングである第１ステージ区間には変化しなく
なる。これにより、トレース対象データである信号Ａお
よびＢの変化タイミングが、ＳＲＡＭ１０３のライトタ
イミング（信号ＥのＬレベル区間）と重なる場合であっ
ても、正常に書き込みが行われるようになった。The signal I causes the 8-bit latch circuit 1
05 is also latched in the 8-bit latch circuit 10
The output signal K of No. 5 does not change in the first stage section, which is the timing of writing this data to the SRAM 103. As a result, even when the change timing of the signals A and B, which are the data to be traced, overlaps the write timing of the SRAM 103 (the L level section of the signal E), the writing is normally performed.
【００２２】以上のように、本発明の第２実施例によれ
ば、８ビットラッチ回路１０４と１０５を設けることに
より、トレース対象データ信号Ａ、Ｂがどのようなタイ
ミングに変化する信号であっても、時分割のトレース方
式により、エバチップの出力端子を少なくすることがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。As described above, according to the second embodiment of the present invention, the provision of the 8-bit latch circuits 104 and 105 allows the data signals A and B to be traced to change at any timing. Also, the number of output terminals of the evaluation chip can be reduced by the time-division tracing method. It should be noted that the present invention is not limited to the above embodiment, and various modifications can be made based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【００２３】[0023]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、エバチップ内部に
マルチプレクサ回路を設けるようにしたので、エバチッ
プ外部にデータを出力させるための端子は、コア内部デ
ータ信号Ａとコア内部データ信号Ｂを直接外部に出力し
ていた従来の方式に比べて、７本（トレースデータ本数
×１／２−１本）少なくすることができる。As described above, according to the present invention, the following effects can be obtained. (1) According to the first aspect of the present invention, since the multiplexer circuit is provided inside the evaluation chip, the terminal for outputting data to the outside of the evaluation chip is directly connected to the core internal data signal A and the core internal data signal B. It is possible to reduce the number by seven (the number of trace data × 1 / 2−1) as compared with the conventional method of outputting to the outside.
【００２４】また、エバチップ外部に用意するＳＲＡＭ
も１個のメモリに奇数アドレス、偶数アドレスに分けて
記憶させることにより、従来方式の１／２にすることが
できる。 （２）請求項２記載の発明によれば、トレースデータが
入力される８ビットラッチ回路と、この８ビットラッチ
回路に接続されるマルチプレクサ回路とを設けるように
したので、トレース対象データ信号がどのようなタイミ
ングに変化する信号であっても、時分割のトレース方式
により、エバチップの出力端子を少なくすることができ
る。Also, an SRAM prepared outside the evaluation chip
Also, by storing the odd addresses and the even addresses separately in one memory, the half of the conventional method can be obtained. (2) According to the second aspect of the present invention, since the 8-bit latch circuit to which the trace data is input and the multiplexer circuit connected to the 8-bit latch circuit are provided, Even for signals that change at such timings, the number of output terminals of the evaluation chip can be reduced by the time-division tracing method.
【図１】本発明の第１実施例を示す時分割トレースブロ
ック図である。FIG. 1 is a time-division trace block diagram showing a first embodiment of the present invention.
【図２】本発明の第１実施例を示す要部回路図である。FIG. 2 is a main part circuit diagram showing a first embodiment of the present invention.
【図３】本発明の第１実施例の動作フローチャートであ
る。FIG. 3 is an operation flowchart of the first embodiment of the present invention.
【図４】本発明の第２実施例を示す時分割トレースブロ
ック図である。FIG. 4 is a time division trace block diagram showing a second embodiment of the present invention.
【図５】本発明の第２実施例を示す要部回路図である。FIG. 5 is a main part circuit diagram showing a second embodiment of the present invention.
【図６】本発明の第２実施例の動作フローチャートであ
る。FIG. 6 is an operation flowchart of a second embodiment of the present invention.
１ エバリュエーションチップ（エバチップ） ２ ターゲットチップコアブロック ３ トレース制御回路 ４，１０１ マルチプレクサ回路 ５ トレース用メモリ ６，７，１０４，１０５ ８ビットラッチ回路 １０２ １６ビットカウンタ １０３ ＳＲＡＭ（トレース用メモリ） Reference Signs List 1 evaluation chip (evaluation chip) 2 target chip core block 3 trace control circuit 4, 101 multiplexer circuit 5 trace memory 6, 7, 104, 105 8-bit latch circuit 102 16-bit counter 103 SRAM (trace memory)
Claims (2)
が入力されるマルチプレクサ回路と、（ｂ）該マルチプ
レクサ回路に接続されるエバリュエーションチップ出力
端子と、（ｃ）該エバリュエーションチップ出力端子に
接続されるエミュレータ内部に用意されたトレース用メ
モリとを具備することを特徴とする開発用エミュレータ
のトレース回路。(A) a multiplexer circuit to which data inside the core of a target chip is input; (b) an evaluation chip output terminal connected to the multiplexer circuit; and (c) a connection to the evaluation chip output terminal. And a trace memory provided inside the emulator to be developed.
が入力される８ビットラッチ回路と、（ｂ）該８ビット
ラッチ回路に接続されるマルチプレクサ回路と、（ｃ）
該マルチプレクサ回路に接続されるエバリュエーション
チップ出力端子と、（ｄ）該エバリュエーションチップ
出力端子に接続されるエミュレータ内部に用意されたト
レース用メモリとを具備することを特徴とする開発用エ
ミュレータのトレース回路。2. An 8-bit latch circuit to which data inside a core of a target chip is inputted, (b) a multiplexer circuit connected to the 8-bit latch circuit, and (c)
A trace of an emulator for development, comprising: an evaluation chip output terminal connected to the multiplexer circuit; and (d) a trace memory provided inside the emulator connected to the evaluation chip output terminal. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093599A JPH10289127A (en) | 1997-04-11 | 1997-04-11 | Tracing circuit for development emulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093599A JPH10289127A (en) | 1997-04-11 | 1997-04-11 | Tracing circuit for development emulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289127A true JPH10289127A (en) | 1998-10-27 |
Family
ID=14086792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093599A Withdrawn JPH10289127A (en) | 1997-04-11 | 1997-04-11 | Tracing circuit for development emulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289127A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
-
1997
- 1997-04-11 JP JP9093599A patent/JPH10289127A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7055078B2 (en) | 2002-06-21 | 2006-05-30 | Samsung Electronics, Co., Ltd. | Microprocessor with trace module |
| US7299393B2 (en) | 2002-06-21 | 2007-11-20 | Samsung Electronics Co., Ltd. | Microprocessor with trace module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |