JPS58109950A - Hidden memory access control circuit - Google Patents
Hidden memory access control circuitInfo
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- JPS58109950A JPS58109950A JP21176181A JP21176181A JPS58109950A JP S58109950 A JPS58109950 A JP S58109950A JP 21176181 A JP21176181 A JP 21176181A JP 21176181 A JP21176181 A JP 21176181A JP S58109950 A JPS58109950 A JP S58109950A
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- access
- hidden
- switched
- memory access
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はヒドン(Hidden:隠きれた)メモリのア
クセス制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a hidden memory access control circuit.
一般にCPU(中央演算処理ユニット)がメモリをアク
セスする場合、そのメモリのリード/ライトの方法とし
て種々のやり方が可能である。例えば、CPUに備えら
れる、BC,DE、HL。Generally, when a CPU (Central Processing Unit) accesses a memory, various methods are possible for reading/writing the memory. For example, BC, DE, and HL provided in the CPU.
IX、IY等(ZIOcpuの場合)、あるイハRo−
R,等(他の一般ミニコンCPUの場合)と名付けられ
た各レジスタを使用した任意のプログラム命令により、
メモリをアクセス(リード/ライト)することができる
。IX, IY, etc. (for ZIOcpu), certain Iha Ro-
By arbitrary program instructions using each register named R, etc. (in the case of other general minicomputer CPUs),
Can access (read/write) memory.
ところで、CPUがアクセスできるメモリ範囲はそのア
ドレス容量から所定量(2♂0CPUではJ(ZKバイ
ト)に限られる。これを増設する場合、従来は、プログ
ラム内に予じめ書込まれた宅命令などを用いフリップフ
ロップ隆をセットし、メモリをページ的に切換えて使用
している。しかし、この場合、上記の゛ように、別途切
換のための4命令のプログラムがあり、これを実行する
必要からアクセ゛スに時間がかかるという一問題があり
、また、増設されたメモリはプログラム領域に対応する
アドレス部分を使用できないという欠点があった。By the way, the memory range that the CPU can access is limited to a predetermined amount (J (ZK bytes) for a 2♂0 CPU) based on its address capacity.When expanding this, conventionally, the memory range that can be accessed by the CPU is etc., to set the flip-flop height and switch the memory page by page.However, in this case, as mentioned above, there is a separate 4-instruction program for switching, which needs to be executed. One problem was that it took a long time to access the program area, and the additional memory had the disadvantage that the address portion corresponding to the program area could not be used.
増設されたメモリ、これがいわゆるヒドンメモリと呼ば
れるものであるが、本発明は、一般にメモリアクセスの
プログラム命令が各種あることに鑑み、そのうちの任意
に選択それたものをヒドンメモリアクセス専用とし、こ
れによってヒドンメモリをアクセスするようにして従゛
来の欠点を解消したものである。The expanded memory is what is called hidden memory, but in view of the fact that there are generally various program instructions for memory access, the present invention arbitrarily selects one of them and dedicates it to hidden memory access. This eliminates the drawbacks of the conventional method.
以下図面に従って本発明の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
第1図に要部ブロック図を示す。実用的には、ヒドンメ
モリアクセス専用のものとしては、種々ある中で通常の
メモリアクセスであまり使用しなイフログラム命令ヲ用
いるのが望ましい。ここでは、例えば、BCレジスタ/
を使用したアクセスをヒドンメモリーのアクセスに用い
るものとする。Figure 1 shows a block diagram of the main parts. Practically speaking, it is desirable to use an iphrogram instruction, which is rarely used in normal memory access, among various instructions, as an instruction exclusively for hidden memory access. Here, for example, BC register/
Access using is used to access hidden memory.
■ LD A、(BC) OAH■ LD (
BC)、A 02H■はBCレジスタ/により指定
されるアドレスのデータをAレジスタ3にリードせよと
いう命令(読出し)であり、オペコードは”OAH”で
表わされる。また、■はBCレジスタ/により指定され
るアドレスにAレジスタ3の内容をライトせよという命
令(書込み)で、オペコードは”OJH”で表わきれて
いる。■ LD A, (BC) OAH ■ LD (
BC), A02H■ is an instruction (read) to read the data at the address specified by the BC register/ into the A register 3, and the operation code is expressed as "OAH". Also, ■ is an instruction (write) to write the contents of A register 3 to the address specified by BC register /, and the operation code is expressed as "OJH".
メモリグは所定のプログラム領域を有し通常をこ備えら
れるメモリで、図示されたDEレジスタ5等その他のレ
ジスタを使用したアクセスの場合、メモリグをアクセス
してリード/ライトされる。The memory rig is a memory that has a predetermined program area and is normally equipped. When accessing using other registers such as the DE register 5 shown in the figure, the memo rig is accessed and read/written.
オペコード一致検出回路乙は、種々のプログラム実行の
ため、メモリグから検出されるオペコードを解読するも
のである。The operation code match detection circuit B decodes the operation code detected from the memory register in order to execute various programs.
このオペコード一致検出回路ににより、上述したオペコ
ード”OAH”または0.2H”が検出されたとき、メ
モリ・チェンジ信号[(CHGが出力されデータバス切
換回路7をヒドンメモリー側tこ切換える。すなわち、
オペコードがOkH″または″”0.2K”である場合
は、これに対応する命令が切換えられたヒドンメモリー
tこ対して実行される。When the above-mentioned operation code "OAH" or 0.2H" is detected by this operation code coincidence detection circuit, the memory change signal [(CHG) is output and the data bus switching circuit 7 is switched to the hidden memory side. That is,
When the operation code is "OkH" or "0.2K", the corresponding instruction is executed in the switched hidden memory t.
第一図はこの様子を示すタイムチャートである。Figure 1 is a time chart showing this situation.
φはクロック、MIはオペコードの読取りサイクル、M
REQはメモリリクエスト、MCHGはメモリ・チェン
ジの各信号を示す。図示のように、命令読取り期間にオ
ペコードがフェッチされ解読される。この解読で、オペ
コード″OAH”または″”0.2H”が検出されると
、メモリ・チェンジ信号MCHGにより、その実行期間
ではヒドンメモリーがアクセスされ、ヒドンメモリーに
対して命令が実行される。実行期間が終了すれば再びメ
モIJ Fに戻り通常の動作状態に復帰する。φ is the clock, MI is the opcode read cycle, M
REQ indicates a memory request, and MCHG indicates a memory change signal. As shown, the opcode is fetched and decoded during the instruction read period. When the operation code "OAH" or "0.2H" is detected in this decoding, the hidden memory is accessed during the execution period by the memory change signal MCHG, and the instruction is executed in the hidden memory. Execution When the period ends, the memory returns to IJF and returns to its normal operating state.
つまり、本例によれば、メモリが切換えられても、通常
の命令読取り、実行サイクルで、切換えられたメモリを
アクセス(リード/ライト)することができ、アクセス
に特別の時間を要しない。In other words, according to this example, even if the memory is switched, the switched memory can be accessed (read/written) in a normal instruction read and execute cycle, and no special time is required for access.
また、この切換はプログラム進行に何ら関係していない
ので、切換えられたメモリのいずれのアドレスを指定す
ることも可能で、効率のよいメモリ゛ 使用を計ること
ができる。Furthermore, since this switching has no relation to program progress, any address in the switched memory can be specified, allowing for efficient memory use.
これはIJ1図に図示されたようtこ、CPUr内のプ
ログラム実行用オペコード解読のためのオペコード一致
検出回路gを利用し、メモリ・チェンジ信号導出のため
に若干の変更を加えて構成したものであるが、cpu、
r外にデータバス切換え用に、オペコード”OAH’及
び″/(7,2H”のみを検出してメモリ・チェンジ信
号を発生する、それ専用のオペコード一致検出回路を設
けてもよい。As shown in Figure IJ1, this is constructed by using the opcode match detection circuit g for decoding the opcode for program execution in the CPUr, and with some modifications for deriving the memory change signal. There is, but cpu,
For data bus switching, a dedicated opcode coincidence detection circuit may be provided for data bus switching, which detects only the opcodes "OAH" and "/(7,2H") and generates a memory change signal.
なお、BCレジスタ/を使用した命令に限らず、他のメ
モリアクセスのだめの命令を用いて同様會こ実施できる
ことは明らかである。また、通常のメモリアクセスに支
障をきたさない限り、適当な命令を選択してその分だけ
ヒドンメモリ゛−を増設fることも可能である。もちろ
ん、従来のI10命令とフリップフロップF/Fによる
メモリ切換えを合わせ使用しても何ら支障はない。Note that it is clear that the same procedure can be implemented using not only the instruction using the BC register/, but also other instructions that do not allow memory access. It is also possible to select an appropriate instruction and expand the hidden memory by that amount, as long as it does not interfere with normal memory access. Of course, there is no problem if the conventional I10 instruction and memory switching using a flip-flop F/F are used together.
上述のように本発明によれば、メモリ切換に際して時間
がかかることなく、またヒドンメモリを制限なく有効に
使用できるものであり、実用価値の高い有用なヒドンメ
モリアクセス制御回路を提供できる。As described above, according to the present invention, it is possible to provide a useful hidden memory access control circuit with high practical value, since it does not take much time to switch memories and the hidden memory can be used effectively without any restrictions.
【図面の簡単な説明】
第1図は本発明の一実施例を示す要部ブロック図、第一
図は同動作を説明するフローチャートである。
/、!、!・・・レジスタ、コ・・・ヒドンメモリ、グ
・・・メモリ、t・・・オペコード一致検出回路、2・
・・データバス切換回路、♂・・・CPU。
代理人 弁理士 福 士 愛 彦BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of essential parts showing an embodiment of the present invention, and FIG. 1 is a flowchart explaining the operation thereof. /,! ,! ...Register, code...hidden memory, group...memory, t...opcode match detection circuit, 2.
...Data bus switching circuit, ♂...CPU. Agent Patent Attorney Aihiko Fukushi
Claims (1)
る手段と、該検出手段の出力によりヒドンメモリへのデ
ータバスを切換える手段とを備えてなることを特徴とす
るヒドンメモリアクセス制御回路。1. A hidden memory access control circuit comprising: means for detecting a selected operation code for memory access; and means for switching a data bus to a hidden memory based on the output of the detecting means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21176181A JPS58109950A (en) | 1981-12-24 | 1981-12-24 | Hidden memory access control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21176181A JPS58109950A (en) | 1981-12-24 | 1981-12-24 | Hidden memory access control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58109950A true JPS58109950A (en) | 1983-06-30 |
Family
ID=16611136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21176181A Pending JPS58109950A (en) | 1981-12-24 | 1981-12-24 | Hidden memory access control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58109950A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62279442A (en) * | 1986-05-28 | 1987-12-04 | Sharp Corp | Japanese language processing device |
-
1981
- 1981-12-24 JP JP21176181A patent/JPS58109950A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62279442A (en) * | 1986-05-28 | 1987-12-04 | Sharp Corp | Japanese language processing device |
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