JPH05173715A - Input/output circuit - Google Patents
Input/output circuitInfo
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- JPH05173715A JPH05173715A JP35734291A JP35734291A JPH05173715A JP H05173715 A JPH05173715 A JP H05173715A JP 35734291 A JP35734291 A JP 35734291A JP 35734291 A JP35734291 A JP 35734291A JP H05173715 A JPH05173715 A JP H05173715A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はマイクロコンピュータ
等に用いられる入出力回路に関し、特にデジタル信号を
入出力する端子とアナログ信号を入力する端子を兼用し
た入出力端子を備えた入出力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output circuit used in a microcomputer or the like, and more particularly to an input / output circuit having an input / output terminal which also serves as a terminal for inputting / outputting a digital signal and a terminal for inputting an analog signal. Is.
【０００２】[0002]
【従来の技術】図２は従来の入出力回路の構成を示すブ
ロック図である。図２において、１，１１は入出力回
路、２はデータバス、３は図示しないＣＰＵからの命令
によってデータバス２の内容、即ち入出力端子６から信
号を出力するかあるいは信号を入力するかを選択するた
めの選択情報を格納する選択情報格納手段としてのレジ
スタ、４はＣＰＵからの命令によってデータバス２の内
容、即ち入出力端子６から出力したいデータを格納する
データ格納手段としての出力ラッチ、５はレジスタ３の
選択情報によって制御され出力ラッチ４のデータを入出
力端子６へ出力する出力バッファ、７はレジスタ３の選
択情報によって制御され入出力端子６からのデータをデ
ータバス２へ入力する入力バッファ、８はＣＰＵからの
命令によってデータバス２の内容、即ち入出力端子６か
らアナログ信号を入力するためのアナログ入力選択情報
を格納するアナログ入力選択レジスタ、９はアナログ入
力選択レジスタ８の出力信号を反転するインバータ回
路、１０はアナログ入力選択レジスタ８の出力信号とイ
ンバータ回路９の出力信号によって制御され入出力端子
６に入力されたアナログ信号を所定の回路であるアナロ
グデジタル変換器１２へ供給するアナログ信号供給手段
としてのトランスミッションゲートである。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration of a conventional input / output circuit. In FIG. 2, 1 and 11 are input / output circuits, 2 is a data bus, and 3 is a content of the data bus 2 according to an instruction from a CPU (not shown), that is, whether a signal is output from the input / output terminal 6 or a signal is input. A register as selection information storage means for storing selection information for selection, 4 is an output latch as data storage means for storing the contents of the data bus 2, that is, data to be output from the input / output terminal 6 in response to an instruction from the CPU, Reference numeral 5 is an output buffer which is controlled by the selection information of the register 3 and outputs the data of the output latch 4 to the input / output terminal 6, and 7 is controlled by the selection information of the register 3 and the data from the input / output terminal 6 is input to the data bus 2. The input buffer 8 is an analog for inputting the contents of the data bus 2, that is, an analog signal from the input / output terminal 6 in response to a command from the CPU. Analog input selection register for storing input input selection information, 9 is an inverter circuit for inverting the output signal of the analog input selection register 8, and 10 is input / output controlled by the output signal of the analog input selection register 8 and the output signal of the inverter circuit 9. It is a transmission gate as an analog signal supply means for supplying the analog signal input to the terminal 6 to the analog-digital converter 12 which is a predetermined circuit.
【０００３】まず、デジタル信号を出力する場合につい
て説明する。ＣＰＵがレジスタ３に選択情報“１”を書
き込むと、出力バッファ５が動作状態となり、また入力
バッファ７は非動作状態となる。この状態で、ＣＰＵが
出力ラッチ４に出力したいデータを書き込むと、その内
容が出力バッファ５を介して入出力端子６に与えられ外
部へ出力される。First, the case of outputting a digital signal will be described. When the CPU writes the selection information “1” in the register 3, the output buffer 5 is in the operating state and the input buffer 7 is in the non-operating state. In this state, when the CPU writes the data to be output to the output latch 4, the content is given to the input / output terminal 6 via the output buffer 5 and output to the outside.
【０００４】次に、外部からのデジタル信号を入力する
場合について説明する。ＣＰＵがレジスタ３に選択情報
“０”を書き込むと、出力バッファ５が非動作状態とな
り、また入力バッファ７が動作状態となり、外部より入
出力端子６へ入力されたデータがデータバス２へ入力さ
れる。Next, the case of inputting a digital signal from the outside will be described. When the CPU writes the selection information “0” to the register 3, the output buffer 5 becomes inactive, the input buffer 7 becomes active, and the data externally input to the input / output terminal 6 is input to the data bus 2. It
【０００５】次に、アナログ信号を入力する場合につい
て説明する。ＣＰＵがレジスタ３に選択情報“０”を書
き込み、出力バッファ５を非動作状態にし、出力ラッチ
４の内容が入出力端子６へ出力されない状態にする。次
に、ＣＰＵは、入出力回路１と入出力回路１１のどちら
のアナログ信号をアナログデジタル変換器１２へ入力す
るかを選択するため、入力したい入出力回路のアナログ
入力選択レジスタ８にアナログ選択情報“１”を書き込
み、非選択の入出力回路のアナログ選択レジスタ８にア
ナログ入力選択情報“０”を書き込む。アナログ入力選
択レジスタ８にアナログ入力選択情報“１”を書き込む
と、トランスミッションゲート１０がオンし、入出力端
子６に入力されたアナログ信号がアナログデジタル変換
器１２に入力される。Next, the case of inputting an analog signal will be described. The CPU writes the selection information “0” to the register 3, deactivates the output buffer 5, and puts the contents of the output latch 4 in a state where it is not output to the input / output terminal 6. Next, the CPU selects which analog signal of the input / output circuit 1 or the input / output circuit 11 to input to the analog-digital converter 12. "1" is written, and the analog input selection information "0" is written in the analog selection register 8 of the unselected input / output circuit. When the analog input selection information “1” is written in the analog input selection register 8, the transmission gate 10 is turned on and the analog signal input to the input / output terminal 6 is input to the analog / digital converter 12.
【０００６】[0006]
【発明が解決しようとする課題】従来の入出力回路は以
上のように構成されているので、アナログ信号入力時，
出力ラッチ（データ格納手段）は、なにも機能せず、こ
の出力ラッチを有効に活用することができず、このため
更に少ない回路構成で集積回路化を実現することが難し
いなどの問題点があった。Since the conventional input / output circuit is configured as described above, when an analog signal is input,
The output latch (data storage means) does not function at all, and this output latch cannot be effectively utilized, which makes it difficult to realize an integrated circuit with a smaller circuit configuration. there were.
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、更に少ない回路構成で、集積回
路化を実現できる入出力回路を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to obtain an input / output circuit which can be integrated into a circuit with a smaller circuit configuration.
【０００８】[0008]
【課題を解決するための手段】この発明に係る入出力回
路は、入出力端子６がアナログ信号を入力する端子とし
て作用している時、データ格納手段（出力ラッチ４）の
出力信号に従ってアナログ信号供給手段（トランスミッ
ションゲート１０）を動作させる制御を行なう制御手段
（２入力アンド回路１３）を備えたものである。In the input / output circuit according to the present invention, when the input / output terminal 6 acts as a terminal for inputting an analog signal, the analog signal is output according to the output signal of the data storage means (output latch 4). The control means (2-input AND circuit 13) for controlling the supply means (transmission gate 10) is provided.
【０００９】[0009]
【作用】入出力端子６がアナログ信号を入力する端子と
して作用している時、制御手段（２入力アンド回路１
３）はデータ格納手段（出力ラッチ４）の出力信号によ
り動作状態になり、これにより入出力端子６に入力され
たアナログ信号はアナログ信号供給手段（トランスミッ
ションゲート１０）を介して所定の回路（アナログデジ
タル変換器１２）に供給される。When the input / output terminal 6 functions as a terminal for inputting an analog signal, the control means (2-input AND circuit 1
3) is activated by the output signal of the data storage means (output latch 4), whereby the analog signal input to the input / output terminal 6 is passed through the analog signal supply means (transmission gate 10) to a predetermined circuit (analog). It is supplied to the digital converter 12).
【００１０】[0010]
【実施例】図１はこの発明の一実施例に係る入出力回路
の構成を示すブロック図である。図１において、図２に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。図１において、１３は出力ラッチ４
の出力信号とレジスタ３の出力信号を入力して論理積を
とりインバータ回路９及びトランスミッションゲート１
０に出力する２入力アンド回路である。即ち、２入力ア
ンド回路１３は出力ラッチ４の出力信号とレジスタ３の
出力信号に従ってトランスミッションゲート１０を動作
させる制御を行なう制御手段である。1 is a block diagram showing the structure of an input / output circuit according to an embodiment of the present invention. In FIG. 1, components corresponding to those shown in FIG. 2 are designated by the same reference numerals, and their description will be omitted. In FIG. 1, 13 is an output latch 4
Of the output signal of the register 3 and the output signal of the register 3 are logically ANDed to obtain the inverter circuit 9 and the transmission gate 1.
It is a 2-input AND circuit that outputs to 0. That is, the 2-input AND circuit 13 is a control means for controlling the operation of the transmission gate 10 according to the output signal of the output latch 4 and the output signal of the register 3.
【００１１】まず、デジタル信号を出力する場合につい
て説明する。図示しないＣＰＵがレジスタ３に選択情報
“１”を書き込むと、出力バッファ５が動作状態とな
り、また入力バッファ７は非動作状態となる。この状態
で、ＣＰＵが出力ラッチ４に出力したいデータを書き込
むと、その内容が出力バッファ５を介して入出力端子６
に与えられ外部へ出力される。First, the case of outputting a digital signal will be described. When the CPU (not shown) writes the selection information "1" to the register 3, the output buffer 5 is activated and the input buffer 7 is deactivated. In this state, when the CPU writes the data to be output to the output latch 4, the content is input via the output buffer 5 to the input / output terminal 6
Is output to the outside.
【００１２】次に外部からのデジタル信号を入力する場
合について説明する。ＣＰＵがレジスタ３に選択情報
“０”を書き込むと、出力バッファ５が非動作状態とな
り、また入力バッヘァ７が動作状態となり、外部より入
出力端子６へ入力されたデータがデータバス２へ入力さ
れる。Next, the case of inputting a digital signal from the outside will be described. When the CPU writes the selection information "0" to the register 3, the output buffer 5 becomes inactive, the input buffer 7 becomes active, and the data externally input to the input / output terminal 6 is input to the data bus 2. It
【００１３】次にアナログ信号を入力する場合について
説明する。ＣＰＵがレジスタ３に選択情報“０”を書き
込み、出力バッファ５を非動作状態にし、出力ラッチ４
の内容が入出力端子６へ出力されない状態にする。次に
ＣＰＵは、入出力回路１と入出力回路１１のどちらのア
ナログ信号をアナログデジタル変換器１２へ入力するか
を選択するため、入力したい入出力回路の出力ラッチ４
にデータ“１”、非選択の入出力回路の出力ラッチ４に
データ“０”を書き込む。この時のレジスタ３の内容と
出力ラッチ４の内容が２入力アンド回路１３へ入力さ
れ、論理和をとられ、選択された入出力回路の２入力ア
ンド回路１３の出力信号が“１”となり、またインバー
タ回路９の出力信号が“０”となり、これによりトラン
スミッションゲート１０がオンし、入出力端子６に入力
されたアナログ信号がアナログデジタル変換器１２に供
給される。Next, the case of inputting an analog signal will be described. The CPU writes the selection information “0” to the register 3, deactivates the output buffer 5, and outputs the output latch 4
The contents of is not output to the input / output terminal 6. Next, the CPU selects which analog signal of the input / output circuit 1 or the input / output circuit 11 to input to the analog-digital converter 12, so that the output latch 4 of the input / output circuit to be input is selected.
The data "1" is written in and the data "0" is written in the output latch 4 of the non-selected input / output circuit. At this time, the contents of the register 3 and the contents of the output latch 4 are input to the 2-input AND circuit 13, are logically summed, and the output signal of the 2-input AND circuit 13 of the selected input / output circuit becomes "1", Further, the output signal of the inverter circuit 9 becomes "0", whereby the transmission gate 10 is turned on, and the analog signal input to the input / output terminal 6 is supplied to the analog / digital converter 12.
【００１４】[0014]
【発明の効果】以上のように本発明によれば、入出力端
子がアナログ信号を入力する端子として作用している
時、データ格納手段の出力信号に従ってアナログ信号供
給手段を動作させる制御を行なう制御手段を設けて構成
したので、データ格納手段が従来のアナログ入力選択レ
ジスタとしても作用し、また制御手段はアナログ入力選
択レジスタよりも回路が簡単であり、これにより回路全
体としては従来よりも回路構成が少なくなり、したがっ
て回路構成の少ない集積回路化を実現することができ、
マイクロコンピュータ等の回路チップを更に小型化でき
るという効果が得られる。As described above, according to the present invention, the control for controlling the operation of the analog signal supply means in accordance with the output signal of the data storage means when the input / output terminal acts as a terminal for inputting the analog signal. Since the means is provided, the data storage means also functions as a conventional analog input selection register, and the control means has a simpler circuit than the analog input selection register. Therefore, it is possible to realize an integrated circuit with a small circuit configuration.
The effect that the circuit chip of a microcomputer or the like can be further downsized can be obtained.
【図１】この発明の一実施例に係る入出力回路の構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of an input / output circuit according to an embodiment of the present invention.
【図２】従来の入出力回路の構成を示すブロック図であ
る。FIG. 2 is a block diagram showing a configuration of a conventional input / output circuit.
１，１１ 入出力回路 ４ 出力ラッチ（データ格納手段） ６ 入出力端子 １０ トランスミッションゲート（アナログ信号供給手
段） １３ ２入力アンド回路（制御手段）1, 11 Input / output circuit 4 Output latch (data storage means) 6 Input / output terminal 10 Transmission gate (analog signal supply means) 13 2 Input AND circuit (control means)
Claims (1)
グ信号を入力する端子とを兼用した入出力端子と、上記
入出力端子から出力したいデータを格納するデータ格納
手段と、上記入出力端子から入力されたアナログ信号を
所定の回路に供給するアナログ信号供給手段とを備えた
入出力回路において、上記入出力端子がアナログ信号を
入力する端子として作用している時、上記データ格納手
段の出力信号に従って上記アナログ信号供給手段を動作
させる制御を行なう制御手段を設けたことを特徴とする
入出力回路。1. An input / output terminal that also serves as a terminal for inputting / outputting a digital signal and a terminal for inputting an analog signal, a data storage unit for storing data to be output from the input / output terminal, and an input from the input / output terminal. In an input / output circuit provided with an analog signal supply means for supplying the analog signal to a predetermined circuit, according to the output signal of the data storage means when the input / output terminal functions as a terminal for inputting the analog signal. An input / output circuit comprising control means for controlling the operation of the analog signal supply means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35734291A JPH05173715A (en) | 1991-12-25 | 1991-12-25 | Input/output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35734291A JPH05173715A (en) | 1991-12-25 | 1991-12-25 | Input/output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173715A true JPH05173715A (en) | 1993-07-13 |
Family
ID=18453639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35734291A Pending JPH05173715A (en) | 1991-12-25 | 1991-12-25 | Input/output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173715A (en) |
-
1991
- 1991-12-25 JP JP35734291A patent/JPH05173715A/en active Pending
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