JPH08254545A

JPH08254545A - 多数リードの電圧プローブ

Info

Publication number: JPH08254545A
Application number: JP8016497A
Authority: JP
Inventors: Thomas F Uhling; トーマス・エフ・ウーリング; David J Dascher; デイヴィッド・ジェイ・ダッシャー; Keith C Griggs; キース・シー・グリッグス
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-02-03
Filing date: 1996-02-01
Publication date: 1996-10-01
Also published as: DE19603802A1; US5654647A; GB2297624A; US5625299A; GB2297624B; US5940965A; FR2733598B1; GB9602289D0; US5898312A; FR2733598A1

Abstract

(57)【要約】【課題】本発明の目的は、高密度チャンネルと共に、高
い信号保全性、及び広帯域幅を有するアナログ電圧プロ
ーブを提供することである。【解決手段】入力と、出力と、前記入力と前記出力間に
接続可能なアナログ増幅器と、グランドプレーンを含む
プローブ・グランドを有する回路基板とを備えるアナロ
グ電圧プローブであって、前記増幅器が集積回路の一部
であり、前記入力が複数の集積回路入力の１つであり、
前記プローブがさらに複数の入力リードを備え、各リー
ドの一方の端部が、前記集積回路入力の１つに接続さ
れ、他方の端部が試験中の回路に接続されるように適応
され、各リードが前記回路基板上のトレースからなり、
各トレースの幅が０．５ミルから５ミルであり、前記回
路基板がさらに、前記グランドプレーンと前記トレース
間に誘電体材料を含み、前記誘電体材料の誘電率が５以
下であることから達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、試験すべ
き電子回路要素からオシロスコープ、又はその他の電子
的測定装置に試験信号を送るための、電圧プローブに関
し、更に詳細には、小領域内に密に詰め込まれた多数の
リードを有するようなプローブに関する。

【０００２】

【従来の技術】試験中の回路からオシロスコープ、又は
その他の電気的試験計測器、又は電子的試験計測器へア
ナログ試験信号を送るために、電圧プローブが一般に用
いられている。そのような電子的プローブは、試験中の
回路のノード、又はピンにおける電気信号を、その信号
を歪ませることなしに、すなわち、高い信号保全性を有
して、試験計測器に送ることができなければならない。
さらに、試験中の回路にはどのような電圧や電流も加え
てはならない。現在の電子回路は、直流から数ギガヘル
ツまでの周波数にわたって動作する。したがって、広範
囲の回路で使用できる試験プローブは、広い周波数帯域
幅にわたって、高い信号保全性をもたらすことができな
ければならない。

【０００３】

【発明が解決しようとする課題】集積回路、及びハイブ
リッド回路は、ますます複雑かつ小型になりつつあり、
そのためますます狭いスペースに混み合った、非常に多
数のパッケージリードへと至り、すなわち、リードが、
非常に緊密なピッチで極めて密集することになる。当技
術分野では、プラスチック・クワッド・フラット・パッ
ク（ＰＱＦＰ）といった、回路パッケージとインターフ
ェースするように設計された、多数の器具を製造するこ
とによって、この要求に応えている。これらの器具は、
回路パッケージの高密度出力ピンアレイと、ハンドヘル
ドプローブとより簡単に手動で接触可能な、より低い密
度の出力アレイとの間の相互接続を行う。

【０００４】信号を手作業で１度に１つずつ測定するに
は時間がかかる。したがって、コンピュータ、又は他の
選択手段を介して、電子的に選択できる高密度のプロー
ブ・チャンネルを有する、プローブ・システムを具備す
ることは有用である。そのようなプローブ・システム
は、本出願人の日本国特許出願平７−３４０５３９号に
おいて提供されている。しかし、このプローブ・システ
ムでは、試験中の回路の高密度配線、及び相互接続がプ
ローブ自体を通って延びる。すなわち、プローブは、当
該技術水準における集積回路、及びハイブリッド回路
と、本質的に同じ高密度回路を有する。そのような高密
度回路における個々のリードの近接は、結果として、リ
ードの間の結合、及びそれに関連したノイズ、歪み等と
なる。

【０００５】今までは、集積回路を含む高密度パッケー
ジの、全てではないが、ほとんどはデジタル回路であっ
た。デジタル回路技術では、デジタル回路は、デジタル
信号の立上がり、又は立下がりを検出することが必要な
だけなので、高い信号保全性は重要な目標ではない。し
たがって、デジタル回路では、アナログ計測回路より
も、結合、ノイズ、歪み等の許容度がはるかに高い。そ
の上、ほとんどのデジタル回路において、波形の小さな
変化は重要ではないため、デジタル回路は、広い周波数
帯域幅にわたって歪みなしで動作する必要はない。

【０００６】したがって、電子的に選択できる高密度プ
ローブ・チャンネルを有するプローブ・システムの開発
は、不可能と思われていた。というのは、このようなプ
ローブ・システムは、現在のプローブ・システムの高い
信号保全性、広帯域幅の要求と矛盾すると思われるため
である。

【０００７】

【課題を解決するための手段】本発明は、プローブ用の
回路基板の構成において、新しい材料、及び新規な技術
を用いることによって、上記問題を解決するものであ
る。回路リードを、好ましくは約３ミルの極めて細いト
レースで製造した。誘電率が非常に低く、薄い層に製造
可能である、新しい回路基板材料を用いて、トレースと
グランドプレーンを分離した。その材料は、ポリテトラ
フルオロエチレンが好ましく、かつ、DICLADという商標
で販売されているものが好ましい。この材料は、マイク
ロ波エレクトロニクスで使用するために開発されたもの
であるが、グランドに対する容量結合を減少するのに、
回路基板において有用であることが判明している。

【０００８】さらに、全ての能動リードが、グランドプ
レーンに接続されているリードによって他の全ての能動
リードから分離され、それによって能動リード間の結合
が低減される。回路基板における埋め込み抵抗、集積回
路チップにおける増幅器の実施、及びチップ搭載の入力
分圧器ネットワークの使用も又、隣接プローブ・チャン
ネル間の結合の低減に寄与する。

【０００９】また、プローブのグランド、及び試験中の
回路のグランドが、できるだけ接近するように、プロー
ブが設計される。これは、プローブのグランド、及び試
験中の回路のグランドの両方に接続される、プローブ・
リードの数を最大にすることによって行われる。これ
は、プローブの使用者が、試験中の回路の接地すべきピ
ンを規定可能なようにし、次に、試験中の回路の接地さ
れたピンに対応する全てのプローブ・リードが、プロー
ブのグランドに接続されるようにプローブを設計するこ
とによって、容易にされる。これによって、ノイズ、結
合、及びグランドを介しての帰還がほとんど解消され
る。

【００１０】本発明は、複数のＩＣ入力、１つの出力、
及び入出力間に接続可能なアナログ増幅器を有する集積
回路と、グランドプレーンを含むプローブ・グランドを
有する回路基板と、複数の入力リードとを備え、各リー
ドの１つの端部が、ＩＣ入力の１つに接続され、他の端
部が、試験中の回路に接続されるように適応され、各リ
ードが、前記回路基板上にトレースを含み、各トレース
の幅は、０．５ミルから５ミルであり、回路基板はさら
に、グランドプレーンとトレース間に誘電体材料を含
み、誘電体材料の誘電率が５以下である、アナログ電圧
プローブを提供するものである。アナログ試験プローブ
はさらに、複数の中間リードを含むことが好ましく、各
中間リードは、入力リードの隣接する対の間に配置さ
れ、各中間リードは、プローブ・グランドに接続され
て、それにより各入力リードは、接地されている中間リ
ードによって、隣接する入力リードから分離される。誘
電率は２．２であることが好ましく、誘電体材料は、厚
さ４ミルないし６ミルのＤＩＣＬＡＤポリテトラフルオ
ロエチレンからなることが好ましい。各入力リードはさ
らに、回路基板に埋め込まれた抵抗を備えることが好ま
しく、アナログ電圧プローブはさらに、複数のチップ搭
載の入力分圧器ネットワークを含むことが好ましく、各
ネットワークは、入力リードの１つに接続される。

【００１１】別の態様において、本発明は、複数のプロ
ーブ入力、１つの出力、入出力間に接続可能なアナログ
増幅器と、プローブ・グランドを含む回路基板と、各リ
ードが、回路基板上にトレースからなり、入力と増幅器
の間に接続された複数の入力リードと、複数の中間リー
ドとを備え、各中間リードが、入力リードの隣接する対
の間に配置され、各中間リードが、プローブ・グランド
に接続され、それにより各入力リードが、接地されてい
る中間リードによって、隣接する入力リードから分離さ
れる、アナログ電圧プローブを提供する。入力リードの
うちの選択されたリードが、プローブ・グランドに接続
されることが好ましい。プローブは、集積回路を含み、
アナログ増幅器は、集積回路中に配置されることが好ま
しい。プローブ・グランドは、プローブ回路から高周波
電流を除去するために、電流戻りグランドを含むことが
好ましい。

【００１２】更なる態様において、本発明は、回路グラ
ンドと複数の回路ノードを有する試験すべき回路に接続
可能な型式の電圧プローブを製作する方法であって、プ
ローブ・グランド、及び複数の入力リードを含み、各入
力リードが、回路基板上にトレースを備え、複数の入力
リードのおのおのが、回路ノードの特定の１つに接続さ
れるように適応される、回路基板を備えるアナログ電圧
プローブを準備するステップと、回路ノードのうちの選
択されたノードに対応する各入力リードを、プローブ・
グランドに接続するステップとを含む、方法を提供す
る。接続するステップは、回路ノードのどれが、回路グ
ランドに接続されるかを選択するステップと、回路グラ
ンドに接続すべく選択された回路ノードに対応する各入
力リードを、プローブ・グランドに接続するステップと
を含むことが好ましい。選択ステップは、前記回路の使
用者により実行されることが好ましく、接続ステップ
は、選択される回路ノードの数を最大にし、したがっ
て、回路グランドとプローブ・グランドの間の接続の数
を最大にするステップを含むことが好ましい。準備ステ
ップはさらに、隣接する入力リード対の間に各々が配置
される、複数の中間リードを準備するステップを含み、
接続ステップは、各中間リードをプローブ・グランドに
接続するステップを含み、それにより各入力リードが、
接地されている中間リードによって、隣接する入力リー
ドから分離されることが好ましい。

【００１３】本発明は、広帯域幅、及び高い信号保全性
を維持しながら、何百というプローブ・チャンネルを含
む、ハンドヘルド電圧プローブを提供するばかりでな
く、これを簡単に実施することによって、プローブを比
較的安価に製作できるようにするものである。添付図面
と関連して閲読されると、以下の説明から、本発明の多
数の他の特徴、目的、及び利点が明らかになるであろう

【００１４】

【発明の実施の形態】図１は、本発明を実施するアナロ
グ電圧プローブ・システム１００の好適な実施例を示
す。本明細書で図示、及び説明する特定のシステムは、
例示であることを理解すべきである。すなわち、当業者
が本発明を完全に理解でき、かつ実施できるように、本
発明の好適な例を示すことを意図するものである。本明
細書で説明、及び図示する特定の例に、本発明を限定す
ることを意図するものではない。

【００１５】この開示においては、「電気的に接続され
る」という用語は、入力と出力などの２つの電気的要素
に適用した場合には、電圧、電流、アナログ信号、又は
デジタル信号などの電気信号が、一方の要素から他方の
要素へ進むことを意味する。これは、電気部品による物
理的接続とは異なる。たとえば、入力と出力は、ワイ
ヤ、増幅器、トランジスタ、抵抗、及びその他の電気部
品によって物理的に接続できるが、１つ以上のスイッチ
ング部品、又は増幅部品をオフにできるから、信号は入
力から出力へ進まない。この場合には、入力と出力は
「電気的に接続」されない。この開示において、「増幅
器」は、通常は振幅が変化する信号を、重大な歪み無し
に送り、１：１の増幅器だけでなく、単に正の利得を有
する増幅器でなく、負の増幅器も含む電子回路を意味す
る。

【００１６】プローブ・システム１００は、符号１０１
といった、３個のプラスチック・クワッド・フラット・
パック（ＰＱＦＰ）プローブを含み、各プローブは、符
号１０３といった、１個のプローブ・ヘッド、及び２本
の同軸ケーブル１１５を含む。各プローブ・ヘッド１０
２、１０３、１０４は、特定の数の入力１０５を有し、
プローブ本体５１５（図５）に機械的に収められ、その
プローブ本体は、片手で容易に保持され、かつ特定のプ
ラスチック・クワッド・フラット・パック（ＰＱＦＰ）
５１０（図５）に容易に機械的に結合されるように設計
される。ポッド・アレイ５２０の形態のプローブ入力１
０５は、特定のＰＱＦＰの入力に容易に電気的に結合さ
れるように設計される。たとえば、プローブ・ヘッド１
０２は、２４０ピンを有するＰＱＦＰに結合するために
設計され、プローブ・ヘッド１０３は、２０８ピン５３
０を有するＰＱＦＰに結合するために設計され、プロー
ブ・ヘッド１０４は、１６０ピンを有するＰＱＦＰに結
合するために設計されているる。

【００１７】例示のプローブ・システム１００は又、汎
用シングルポイント・プローブ１０６も含み、このプロ
ーブは、９個のプローブ先端１０８、及び回路ポッド１
０９を含む。各プローブ先端１０８は、５０オーム同軸
ケーブル１１０を介して、ポッド１０９に接続される。
汎用プローブ１０６は、特定のプローブ・ヘッドが利用
できないプローブ回路に対して使用できる。

【００１８】プローブ・システム１００は、２つの出力
１２９と１３０を有する。同様に、プローブ・ヘッド１
０２〜１０４、及びポッド１０９などのほとんどのシス
テム部品は、出力１１１、及び１１２などの２つの出力
を有する。各場合に、一方の出力を「Ａ」出力と呼び、
他方の出力を「Ｂ」出力と呼ぶことにする。各プローブ
・ヘッド１０２、１０３、１０４は、その入力１０５の
どれも、その出力のいずれか、又は両方に接続できる。
たとえば、プローブ・ヘッド１０３は、その２４０個の
入力のどれでも、その出力、１１１、及び１１２、のい
ずれか一方、又は両方に接続できる。入力１０５、又は
プローブ先端１０８のうちの選択された１つから、プロ
ーブ出力１２９、１３０の選択された１つまで、信号が
たどることができる、システムを介する個別の経路の各
々は、チャンネルを規定する。プローブ１００、及び一
般にそれの部品の場合に、チャンネルの半分が「Ａ」出
力１２９を通り、半分が「Ｂ」出力１３０を通る。短縮
した表記法として、以下のいくつかの例において、シス
テムの「Ａ」出力側の電子回路、又は要素と呼び、ある
いは「Ａ」、又は「Ｂ」チャンネル部品のように部品を
呼ぶことにする。

【００１９】プローブ・システム１００は又、プリント
回路基板（ＰＣＢ）１２０も含み、このＰＣＢは、プロ
ーブとインタフェースするように設計されている、論理
アナライザー１３３に組み込まれ、その論理アナライザ
ーは、当該技術において、「メインフレーム」と呼ばれ
ることがある。ＰＣＢ１２０は、チャンネル選択プログ
ラマ回路１２１と、較正制御回路１２２と、オフセット
制御回路１２３と、プローブ電源回路１２４とを含み、
それらの回路は、マイクロプロセッサ１２５、及びそれ
に関連するメモリ１２６を共用する。たとえば、チャン
ネル選択プログラマ１２１は、メモリ１２６とマイクロ
プロセッサ１２５を含み、メモリ１２６に記憶されてい
るチャンネル選択ソフトウエアが、マイクロプロセッサ
１２５により使用され、プローブ１００内のプログラム
ラッチ（不図示）へと、ケーブル１６０を介して、デー
タをプログラマ１２１に出力させる出力信号が供給され
る。マイクロプロセッサ１２５とメモリ１２６は、ＰＣ
Ｂ１２０にはなく、メインフレーム１３３にあり、従っ
て、それらは破線で囲んで示した。ＰＣＢ１２０におけ
る種々の回路１２１〜１２６は、当業者にとっては以下
の説明から明らかになるであろう、他の電気的素子、及
び相互接続を含む。

【００２０】ＰＣＢ１２０は又、第２のレベルのマルチ
プレクサ１２７も含む。マルチプレクサ１２７は、ＰＣ
Ｂ１２０における集積回路（ＩＣ）ダイとして実現さ
れ、その８つの入力のどれでも、それの出力１２９、１
３０のいずれか一方、又は両方に接続できる。さらに、
プローブ・システム１００は、第２のレベルマルチプレ
クサ１２７、プローブ・ヘッド１０２〜１０４、及びポ
ッド１０９をプログラミングするためといった、制御信
号を入力するための手段１４０を含む。好適な実施例に
おいては、手段１４０は、ダイヤル１４１とキーボード
１４２を含むが、電気制御信号を発生するための機構は
ほとんどどのようなものでも使用できる。好適な実施例
においては、ダイヤル１４１は、論理アナライザー１３
３の前面に配置され、キーボードは、コンピュータ・ワ
−クステーション・キーボードである。しかし、簡略化
のために、それらは、共通の制御信号入力手段１４０に
示されている。好適な実施例においては、いくつかのダ
イヤル１４５は、チャンネル選択プログラマ１２１と一
緒に、プローブ入力１０５、１０８の１つ、及びプロー
ブ出力１２９、又は１３０の１つを選択するための選択
手段１４３を構成し、一方１つのダイヤル１４６は、チ
ャンネル選択プログラマ１２１と一緒に、前記選択され
た入力から前記出力へ通る信号に対して、複数の可能な
利得の１つを選択するための利得選択手段１４４を構成
する。

【００２１】プローブ・ヘッド１０２〜１０４、及びポ
ッド１０９の出力１１１、１１２は、標準５０オーム同
軸ケーブル１１５を介して、第２のレベルのマルチプレ
クサ１２７に接続される。第２のレベルのマルチプレク
サ１２７の出力１２９、１３０は、オシロスコープ１５
０などの試験計測器に、５０オーム同軸ケーブル１４９
を介して接続できる。制御ＰＣＢ１２０は、多線ケーブ
ル１６０を介して、プローブ・ヘッド１０２〜１０４、
ポッド１０９、及び第２のレベルのマルチプレクサ１２
７に接続される。多線ケーブル１６０は、通常の電力
線、データ線とクロック線を含む直列インタフェース、
及び他の線を含む。好適な実施例においては、同軸ケー
ブル１１５とケーブル１６０は、一緒に単一のケーブル
にまとめられる。

【００２２】プローブ・システムの以上の説明からわか
るように、プローブ・システムは、片手で保持可能な、
プローブヘッド１０３などの装置に入れられる、何百と
いうチャンネルを含む。チャンネルは、相互に物理的に
非常に接近させなければならないことは明らかである。
図３は、水平寸法が約１．５インチであるプローブ・ヘ
ッドの一部を示す。この部分は、集積回路チップ２０２
などの集積回路チップに接続される、約５０本のリード
３０２を含み、それらのリードは全て、プリント回路基
板３０６の上にある。本発明は、リード３０２、回路基
板３０６、及び集積回路チップの物理的設計、及び構造
を必然的に伴い、それにより、非常に多くのチャンネル
を非常に高密度で収めることが可能になり、同時に、計
測目的のために求められる高い信号保全性、及び帯域幅
が保持される。

【００２３】図２を参照すると、２０８ピンＰＱＦＰプ
ローブ１０１の半ブロック回路図が示されている。プロ
ーブ１０１は、プローブ・ヘッド１０３、及び同軸ケー
ブル１１５を含む。プローブ・ヘッド１０３は、メモリ
２０１、４つの特注集積回路チップ２０２〜２０５、２
０８個のプローブ入力１０５、抵抗２０９などの２０８
個の入力抵抗、抵抗２１０などの８個の出力抵抗と、５
０オームのマイクロストリップ「同軸」ケーブル２１
４、２１５、及びマイクロストリップ終端抵抗２１２、
２１３を含む。

【００２４】メモリ２０１は、ケーブル束１６０中の、
好ましくは直列インタフェース接続である、ワイヤケー
ブル２４０を介して、較正制御回路１２２（図１）に接
続される。集積回路チップ２０２は、ケーブル束１６０
中の、やはり好ましくは直列インタフェース接続であ
る、ケーブル２４２を介して、チャンネル選択プログラ
マ１２１に接続される。各チップ２０２〜２０５は、回
路接続２４３などの回路接続を介して、次のチップに直
列接続される。ケーブル２４２を介する接続、及び回路
接続２４３などの回路接続は、ＩＣ中のラッチ（図示せ
ず）を介して、データを順次転送し、どのプローブ・チ
ャンネルを能動にするか、すなわち、どのプローブ・チ
ャンネルが、信号を試験計測器１５０へ送るかをプログ
ラムする。各プローブ入力１０５は、抵抗２０９を介し
て、ＩＣ入力ピン２３０の１本に接続される。ＩＣチッ
プ２０２〜２０５の各々は、「Ａ」出力と「Ｂ」出力を
含む。各「Ａ」出力は、抵抗２１０とストリップ線２１
４を介して、プローブ・ヘッド出力１１１に接続され
る。各「Ｂ」出力は、抵抗２１１とストリップ線２１５
を介して、プローブ・ヘッド出力１１２に接続される。
各ストリップ線２１４と２１５は、終端抵抗２１２、２
１３をそれぞれ介して接地される。本開示において、グ
ランドが、三角形２２０などの三角形で示されることに
留意されたい。

【００２５】抵抗２０９は各々、プローブ・ヘッド１０
３のプリント回路基板３０６（図３）に埋め込まれてい
る、１５０オームの抵抗とすることが好ましい。抵抗２
１０、２１１、２１２、及び２１３は、５０オームであ
ることが好ましい。各ＩＣチップ２０２〜２０５は、同
一のものであって、以下で説明するように、特注の集積
回路チップである。

【００２６】図３を参照すると、プローブ・ヘッド１０
３の一部が示されている。プローブ・ヘッド１０３のこ
の部分は、詳細を示すために非常に拡大されている。す
なわち、図示のこの部分の実際の寸法は、約８分の３イ
ンチ×１．５インチであるが、種々の部品は正確な縮尺
率ではない。図３は、１つの集積回路チップ２０２と他
の集積回路チップの一部、リード３０２、グランド要素
３０４を示す。リード３０２は、好ましくはワイヤボン
ド３０５によって、チップ２０２の入力ピン２３０に接
続される。リード３０２は、チップ２０２を入力１０５
に接続する、入力リード３０８などの入力リード、及び
チップ２０２をグランド要素３０４に接続する、中間リ
ード３０９を含む。各入力リード３０８は、端子３１
０、埋め込まれた抵抗２０９、及びトレース部３１２を
含む。端子部３１０は、めっき貫通穴３１６の手段によ
って、ポッド・アレイ５２０（図５）に接続される。端
子３１０は、一対のジグザグ配置の列３２１と３２２に
ある。グランド要素３０４は、３２６などのめっき貫通
穴の手段により、底部のグランドプレーン４１２（図
４）に接続される。グランド要素３０４をグランドプレ
ーン４１２の延長と考えることができるように、そのよ
うな貫通穴３２６は十分に存在する。３２８などの絶縁
間隙が、入力リード３０８と中間リード３０９を分離す
る。入力リード３０８のうちの、３３８などの選択され
た入力リードに対して、間隙３２８は、３３２などの導
体により掛け渡され、それらの導体は、これら特定の入
力リード３３８をグランド要素３０４に接続する。これ
ら入力リード３３８をどのようにして選択するかを以下
に説明する。

【００２７】図３の線４−４に沿うプローブ・ヘッド１
０３の断面を図４に示す。この断面は、回路基板３０
６、及びこの基板上に形成されたトレース３１２を示
す。回路基板３０６は、頂部のグランドプレーン４１
０、底部のグランドプレーン４１２、及び４３０、４３
４などの種々の他の導通要素を含み、それらは、絶縁層
４２０、４２１、４２２、及び４２７によって分離され
る。導体２１４、２１５は出力信号を搬送する。導体４
３４は、チップ２０２、電源線等にデータ信号を搬送す
る、２４０、２４２（図２）などの線である。

【００２８】トレース３１２は、金めっきされた銅、又
は他の適当なトレース材料で製作され、その幅、すなわ
ち、図４で水平方向を１ミルと４ミルの間にし、その厚
さ、すなわち、図４で垂直方向を０．５ミルと３ミルの
間にすることが好ましい。最も好ましくは、トレース３
１２の幅は、１ミルと３ミルの間で、厚さは約１ミルで
ある。

【００２９】トレース３１２とグランドプレーン４１０
との間の誘電体層４２０は、薄いことが好ましい。ここ
にトレードオフが存在することが判明している。すなわ
ち、誘電体層４２０が薄くなると、トレースの間の結合
は小さくなるが、入力容量が大きくなる。厚さは４ミル
と６ミルの間が好ましい。厚さは最も好ましくは５ミル
である。誘電体層４２０の材料の誘電率は低く、好まし
くは０．５と５の間である。誘電率は、最も好ましくは
２．２である。誘電体４２０は、ポリテトラフルオロエ
チレンとすることが好ましく、Arlon Microwave Materi
als Divisionによって、商標DICLAD 880を付して販売さ
れている、ポリテトラフルオロエチレンとすることが最
も好ましいが、上記特性を有する他の材料を使用するこ
ともできる。

【００３０】埋め込まれた抵抗２０９の各々は、幅１３
ミル×長さ２０ミルであることが好ましく、面積抵抗率
が１００オームである、厚さが５マイクロインチの材料
で製造することが好ましく、抵抗値は１５０オームであ
ることが好ましい。埋め込まれた抵抗を用いることによ
り、入力制動抵抗を入力の非常に近くに配置可能にな
り、それによって、回路応答の制動が大幅に改善され
る。同時に、それによって、高密度の抵抗が可能にな
る。絶縁層４２７は、実際にはいくつかの層に形成され
るが、それらの層の詳細は、既に詳細を説明したために
冗長であるか、又は従来の材料、及び厚さに関連してい
るから、それらの層の詳細は示さない。絶縁層４２１、
４２２は、ＰＣ基板技術において周知のＦＲ４、又はそ
の他の慣用的なＰＣ基板材料で製作することが好まし
い。

【００３１】薄いトレース３１２と、このトレース３１
２とグランドプレーン４１０間の薄くて低誘電率分離と
の組合わせが、高密度チャンネルを有する、高い信号保
全性、及び広帯域幅のプローブを得るために重要であ
る。薄いトレース３０２と薄い誘電体材料４２０との組
合わせが、グランドを介するリード間の結合を低減する
ために重要である。低誘電率は、結果としてリード３０
２とグランド４１０間の低容量となる。

【００３２】回路基板３０６における回路の重要な特徴
は、１つおきのリード３０２が、接地される中間リード
となることである。従って、各入力リードは、グランド
によって１つおきの入力リードから分離される。この特
徴は、結合を大幅に低減し、かつ高い信号保全性、及び
広帯域幅を得るためにも重要である。

【００３３】図５は、ＰＱＦＰプローブ１０１とＰＱＦ
Ｐ５１０を示す。回路基板３０６は、プローブ本体５１
５に収められ、上記のように、めっき貫通穴の手段によ
って、ポッド・アレイ５２０に接触する。ポッド・アレ
イ５２０は、プローブ１０１に対する入力１０５を形成
する。それは、別の特許で開示されている特殊な設計の
ものである。それは、試験中の回路のノード間、すなわ
ち、ＰＱＦＰ５１０のピン５３０、５３８と、入力リー
ド３０９の端子３１０との間で、良好な電気接触をなす
ように設計される。

【００３４】プローブ１０１の重要な特徴は、そのプロ
ーブのグランド３０４と、試験中の回路５１０のグラン
ド５０４が、できるだけ近接できるように、そのプロー
ブが設計されることである。ＰＱＦＰ５１０のグランド
５０４は、フラット・パック構造内に配置されている、
図３の要素３０４に類似する要素であるのが通常である
から、そのグランド５０４を、図５に破線で全体的に示
しているだけである。プローブ・グランド要素３０４、
及び試験すべき回路５１０のグランド５０４の両方に接
続される、プローブ・リード３０２の数を最大にするこ
とによって、２つのグランド３０４と５０４はできるだ
け接近させられる。これは、プローブの使用者が、回路
５１０の接地すべきピン５３８を規定できるようにし、
次いで、試験中の回路５１０の接地されているピン５３
８に対応する、全てのプローブ入力リード３０９が、プ
ローブ・グランド要素３０４に接続されるように、プロ
ーブを設計することによって、容易にされる。すなわ
ち、使用者は、プローブ・システム１００を注文する場
合に、プローブ・ヘッド１０２、１０３等の数、各プロ
ーブ・ヘッドについて所望の入力１０５の数、及びプロ
ーブ・ヘッドを結合すべき、ＰＱＦＰなどの特定の回路
パッケージといった、ある希望の特徴を指定することに
なる。本発明によれば、使用者は又、パッケージ５１０
の選択したピン５３８のどれをグランドにするかも指示
する。次いで、プローブ・ヘッド１０２、１０３等を上
記のようにして製作し、又は予め製作されたプローブ・
ヘッドを在庫品から取出す。入力リード３０９の、３３
８などの選択したリードは、接地されているピン５３８
に対応する、すなわち、選択したリード３３８が、３３
９などの端子、３４０などの貫通穴、及びポッド・アレ
イ５２０の手段によって、接地されているピン５３８に
接続される。顧客へ出荷する前に、接地されているピン
５３８に対応する各入力リード３３８と、グランド要素
３０４の間で電気的接続を行う。この電気的接続は、リ
ード３３８の端子３３９と、グランド要素３０４の間
に、３３２に示すような、はんだ滴を適用するだけで行
うことが好ましい。このようにして、プローブ・ヘッド
１０３のグランドプレーン４１２が、次に試験中の回路
５１０のグランドに接続される。接地されているピン５
３８と、グランド要素３０４とに接続される、リード３
０９が多くなるにつれて、回路５１０のグランドとプロ
ーブ１０１の間の全抵抗値が低くなり、グランド電位が
一層接近する。今説明した本発明の製造方法によって、
プローブ・ヘッド１０３と回路５１０とのグランドを接
続する、入力リードの数が最大にされる。したがって、
不均一なグランドによって生ずる、信号歪み、及び他の
潜在的な諸問題が最小限にされる。

【００３５】以上の説明から、本発明の通常の応用にお
いて、中間リード３０８と、入力リードの選択したリー
ド３３８とが、グランド要素３０４に接続されることに
なることがわかる。接地されないが、試験中の回路５１
０の能動状態にある、すなわち、回路５１０のサイクル
のある点で信号を搬送する、ピン５３０に接続されてい
る、それらの入力リード３０９を本明細書において、
「能動リード」と呼ぶことにする。

【００３６】図７は、集積回路チップ２０２のブロック
回路図である。このチップ２０２は、「Ａ」チャンネル
ｍｕｘａｍｐ７０４とプログラム可能な出力段７０５、
及び「Ｂ」チャンネルｍｕｘａｍｐ７０６とプログラム
可能な出力段７０７を含む。「Ａ」、及び「Ｂ」チャン
ネルは同一であり、従って一方だけを説明する。ｍｕｘ
ａｍｐ「Ａ」７０４は、３つの１８：１のｍｕｘａｍｐ
７１０、７１１、７１２を含む５４：１のｍｕｘａｍｐ
である。やはり、これら３つのｍｕｘａｍｐの各々は同
一であり、従ってｍｕｘａｍｐ７１０のみを詳しく説明
する。ｍｕｘａｍｐ７１０は、１８：１のマルチプレク
サ７２０、帰還差動増幅器７２２、及び抵抗７５３、７
５５とコンデンサ７５２、７５４を含む、ケーブル補償
回路７５０からなると考えることができる。帰還増幅器
７２４は、プログラム可能な増幅器７２５、及び抵抗７
２６と７２８からなる帰還、及び分圧器回路を含む。

【００３７】ＩＣチップ２０２は、５４個の入力を含む
が、簡単にするために９個だけを示す。各入力は、７６
２などの１／２０入力分圧器に接続され、各入力分圧器
は、「Ａ」ｍｕｘａｍｐ７０４の１つの入力と、「Ｂ」
ｍｕｘａｍｐ７０６の１つの入力に接続される。ｍｕｘ
ａｍｐ７０４の出力７７０は、プログラム可能な出力段
７０５に接続され、プログラム可能な出力段の出力７７
２は、チップの「Ａ」チャンネル出力を供給する。この
チップが、プローブ・ヘッド内のチップ２０２などの最
初のチップである場合は、データ信号が、プログラマ１
２１から線７８０における最初の１８：１マルチプレク
サ７２０へ供給され、又はこのチップが、プローブ・ヘ
ッド内の最初のチップでない場合は、データ信号が、先
行するチップ内の最後のラッチ（不図示）からマルチプ
レクサ７２０へ供給される。データは、マルチプレクサ
７２０から、線７８１を介して、次のマルチプレクサ７
２１に供給され、次いで「Ａ」チャンネル中の次のマル
チプレクサに、線７８２を介して供給され、次いで線７
８３における「Ｂ」チャンネル中のマルチプレクサに供
給され、そこから線７８６を介して、「Ｂ」チャンネル
出力段７０７に供給され、その後、線７８７を介して、
「Ａ」チャンネル出力段に供給される。このＩＣチップ
は、日本国特許出願平７−３４０５３９号に更に十分に
記載されており、これを参照として、本明細書に取り込
む。

【００３８】図６は、入力分圧器７６２の詳細な回路図
を示す。この分圧器の重要な特徴は、それがＩＣチップ
２０２上にあり、それによって、小領域における多数の
高インピーダンス・ネットワークを可能にし、しかも低
い結合となる、ＩＣ幾何寸法を利用できるようにするこ
とである。入力分圧器７６２は、入力２３０、ＧｎｄＦ
グランド線６１２、ＧｎｄＳグランド線６１４、補償コ
ンデンサ６０２、及び抵抗６０４、６０６、６０８、６
１０を含む。ＧｎｄＳグランド線は、ＩＣが配置されて
いる、接合パッドの「センス」グランド、すなわち慣用
的なグランドであり、ＧｎｄＦグランド線は、パッドか
ら高周波電流を除去するための特殊な電流戻りグランド
である。分圧器ネットワーク内の実際の素子ではない
が、分圧器が所望通り機能するために考慮しなければな
らない、他の容量を図６に示す。それらは、チップが配
置されている接合パッドの正味の出力容量である、パッ
ド容量６３０と、入力分圧器２０２の出力７６３が接続
されるｍｕｘａｍｐの入力容量である、増幅器容量６４
０と、入力２３０とＧｎｄＦグランド６１２間の浮遊容
量である、浮遊容量６５１と、入力２３０とＧｎｄＳグ
ランド６１４間の浮遊容量である、浮遊容量６５２とを
含む。後の２つの容量が寄生容量であることを示すため
に、それらの容量への線を破線で示している。

【００３９】入力分圧器ネットワークは、入力２３０と
入力分圧器７６２の出力７６３との間の直列抵抗６０
４、６０６、及び６０８に、出力７６３とＧｎｄＳグラ
ンド６１４間に接続されている、抵抗６１０を加えたも
のからなる。コンデンサ６０２は、入力２３０とノード
６０３間の抵抗６０４、６０６と並列に接続される。こ
のコンデンサは、浮遊容量６５１と６５２、及び増幅器
容量６４０を補償する。パッド容量は、入力２３０とＧ
ｎｄＦグランド６１２間に生じ、浮遊容量６５１が、ノ
ード６０１とＧｎｄＦグランド６１２間に示され、浮遊
容量６５２が、ノード６０３とＧｎｄＳグランド６１４
の間に示されている。増幅器容量は、出力７６３とＧｎ
ｄＳグランド間に生じる。

【００４０】容量６０２は７０フェムトファラッド、抵
抗６０４、６０６、６０８、及び６１０はそれぞれ７．
６キロオーム、３．８キロオーム、７．６キロオーム、
１キロオームであることが好ましい。好適な実施例で
は、パッド容量６３０は１２５フェムトファラッド、浮
遊容量６５１は２０フェムトファラッド、浮遊容量６５
２は１０フェムトファラッド、増幅器容量６４０は１２
０フェムトファラッドである。

【００４１】入力分圧器回路７６２の全入力インピーダ
ンスは、４つの抵抗６０４、６０６、６０８、及び６１
０の全抵抗値の総和で、合計２０キロオームとなる。高
入力インピーダンスは、プローブ回路が、試験中の回路
と相互作用するのを阻止するので、アナログ・プローブ
において重要である。しかし、より高い入力インピーダ
ンスを達成するために、入力分圧比を高くしすぎると、
良好な信号保全性を維持するには、信号が小さすぎる点
にまで入力信号を減衰することになる。さらに、非常に
多くの入力が、かかる小領域にある場合、すなわち、入
力の密度が非常に高い場合は、チャンネル間の低い結合
と共に、高入力インピーダンスをもたらすことは困難で
ある。１００個より多くの入力の各々に対して、高入力
インピーダンスと高い信号保全性を組合わせることが、
本発明の重要な特徴である。

【００４２】何百というプローブ・チャンネルの選択の
可能性を提供し、同時に、高い信号保全性と広帯域幅を
もたらし、かつ他の多くの利点を有する、新規なアナロ
グ信号試験プローブについて説明した。本発明を完全に
開示したので、ここに当業者は、本発明の概念から逸脱
することなしに、本発明を数多くの用途に使用でき、か
つ説明した特定の実施例を変更できることは明白であ
る。たとえば、数百ものチャンネルを有し、同時に、か
かるプローブに求められる広帯域幅、及び高い信号保全
性をもたらす、アナログ信号プローブを設計するため
に、何が重要な因子であるかが理解されるので、多種多
様のアナログ・プローブを設計、及び製造するために、
本教示が利用可能である。又は、説明した種々の部品、
及び回路を、等価な部品、又は回路で置き換えることが
できる。更なる特徴を付加することもできる。より多く
の部品、又はより少ない部品を使用することもできる。
したがって、本発明は、説明した試験プローブに存在
し、及び／又はそのプローブにより所有される、新規な
特徴、及び新規な組合わせの各々、及び全てを包含する
ものと解釈すべきである。以下に、本発明の実施態様を
列挙する。

【００４３】１．入力と、出力と、前記入力と前記出力
間に接続可能なアナログ増幅器と、グランドプレーンを
含むプローブ・グランドを有する回路基板とを備えるア
ナログ電圧プローブであって、前記増幅器が、集積回路
の一部であり、前記入力が、複数の集積回路入力の１つ
であることと、前記プローブがさらに、複数の入力リー
ドを備え、各リードの一方の端部が、前記集積回路入力
の１つに接続され、他方の端部が、試験中の回路に接続
されるように適応され、各リードが、前記回路基板上の
トレースからなり、各トレースの幅が０．５ミルから５
ミルであることと、前記回路基板がさらに、前記グラン
ドプレーンと前記トレース間に誘電体材料を含み、前記
誘電体材料の誘電率が５以下であることを特徴とするア
ナログ電圧プローブ。

【００４４】２．複数の中間リードをさらに備え、各中
間リードが、前記入力リードの隣接する対の間に配置さ
れ、前記中間リードの各々が、前記プローブ・グランド
に接続され、それにより前記入力リードの各々が、接地
されている中間リードによって、隣接する入力リードか
ら分離されることを特徴とする、前項１に記載のアナロ
グ試験プローブ。

【００４５】３．前記入力リードの各々が、前記回路基
板に埋め込まれた抵抗をさらに備えることを特徴とす
る、前項１に記載のアナログ試験プローブ。

【００４６】４．複数のチップ搭載の入力分圧器ネット
ワークをさらに備え、前記ネットワークの各々が、前記
入力リードの１本に接続されることを特徴とする、前項
１に記載のアナログ試験プローブ。

【００４７】５．前記入力リードのうちの選択されたリ
ードが、前記プローブ・グランドに接続されることを特
徴とする、前項１に記載のアナログ電圧プローブ。

【００４８】６．前記プローブ・グランドが、プローブ
回路から高周波電流を除去するために、電流戻りグラン
ドを含むことを特徴とする、前項１に記載のアナログ試
験プローブ。

【００４９】７．プローブ・グランドを含む回路基板を
含み、回路グランドと複数の回路ノードを有する試験す
べき回路に接続可能な型式の、アナログ電圧プローブを
製作する方法であって、前記回路基板上のトレースから
各々がなり、前記回路ノードの特定の１つに各々が接続
されるように適応される、複数の入力リードを設けるス
テップと、前記回路ノードの選択されたノードに対応す
る前記入力リードの各々を、前記プローブ・グランドに
接続するステップと、を含むことを特徴とする方法。

【００５０】８．前記接続ステップが、前記回路ノード
のどれが回路グランドに接続されるかを選択するステッ
プと、回路グランドに接続すべく選択された前記回路ノ
ードに対応する前記入力リードの各々を、プローブ・グ
ランドに接続するステップと、を含むことを特徴とす
る、前項７に記載の方法。

【００５１】９．前記選択ステップが、前記回路の使用
者により実行されることを特徴とする、前項７に記載の
方法。

【００５２】１０．前記接続ステップが、選択された前
記回路ノードの数を最大にし、したがって、前記回路グ
ランドと前記プローブ・グランド間の接続の数を最大に
するステップを含むことを特徴とする、前項７に記載の
方法。

【００５３】

【発明の効果】本発明は上述のように、回路リードを、
好ましくは約３ミルの極めて細いトレースで製造した。
誘電率が非常に低く、薄い層に製造可能である、新しい
回路基板材料を用いて、トレースとグランドプレーンを
分離した。さらに、全ての能動リードが、グランドプレ
ーンに接続されているリードによって他の全ての能動リ
ードから分離され、それによって能動リード間の結合が
低減される。回路基板における埋め込み抵抗、集積回路
チップにおける増幅器の実施、及びチップ搭載の入力分
圧器ネットワークの使用も又、隣接プローブ・チャンネ
ル間の結合の低減に寄与する。また、プローブのグラン
ド、及び試験中の回路のグランドが、できるだけ接近す
るように、プローブが設計される。これは、プローブの
グランド、及び試験中の回路のグランドの両方に接続さ
れる、プローブ・リードの数を最大にすることによって
行われる。プローブの使用者が、試験中の回路の接地す
べきピンを規定可能なようにし、次に、試験中の回路の
接地されたピンに対応する全てのプローブ・リードが、
プローブのグランドに接続される。

【００５４】これによって、ノイズ、結合、及びグラン
ドを介しての帰還がほとんど解消され、高密度チャンネ
ルと共に、高い信号保全性、及び広帯域幅を有するアナ
ログ電圧プローブを提供することが可能となる。

【図面の簡単な説明】

【図１】本発明による電子プローブ・システムの好適な
実施例のブロック回路図である。

【図２】図１のプローブ・システムの典型的な高密度プ
ラスチック・クワッド・フラット・パック（ＰＱＦＰ）
プローブ・ヘッドのブロック回路図である。

【図３】リード、及び集積回路チップを含む回路の構
造、及び配列を示す図２のプローブ・ヘッドの詳細であ
る。

【図４】図３の線４−４に沿う断面図である。

【図５】プローブ・ヘッドをＰＱＦＰにどのようにして
取り付けるかを示す、本発明によるプローブ・ヘッド、
及びＰＱＦＰの斜視図である。

【図６】図７の集積回路の、入力分圧器ネットワークを
含む、入力回路の回路図である。

【図７】図３の集積回路チップのブロック回路図であ
る。

【符号の説明】

１０３アナログ電圧プローブ１１１出力２０２集積回路２３０入力３０２入力リード３０４プローブ・グランド３０６回路基板３１２トレース４１０、４１２グランドプレーン４２０誘電体材料７１０アナログ増幅器

フロントページの続き (72)発明者キース・シー・グリッグスアメリカ合衆国コロラド州80907コロラド・スプリングス，ピー・オー・ボックス・2197

Claims

【特許請求の範囲】

【請求項１】入力と、出力と、前記入力と前記出力間
に接続可能なアナログ増幅器と、グランドプレーンを含
むプローブ・グランドを有する回路基板とを備えるアナ
ログ電圧プローブであって、前記増幅器が、集積回路の一部であり、前記入力が、複
数の集積回路入力の１つであることと、前記プローブがさらに、複数の入力リードを備え、各リ
ードの一方の端部が、前記集積回路入力の１つに接続さ
れ、他方の端部が、試験中の回路に接続されるように適
応され、各リードが、前記回路基板上のトレースからな
り、各トレースの幅が０．５ミルから５ミルであること
と、前記回路基板がさらに、前記グランドプレーンと前記ト
レース間に誘電体材料を含み、前記誘電体材料の誘電率
が５以下であることを特徴とするアナログ電圧プロー
ブ。