JP5528539B2 - 内蔵型直列絶縁抵抗器を有する試験信号伝達チャネルを利用した自動試験装置 - Google Patents

Description

半導体メモリなどの電子デバイスの試験において、比較的多数の「負荷」（試験中のデバイス（ＤＵＴ）の端子）を駆動するために、単一の自動試験装置（ＡＴＥ）信号チャネルを使用することが望ましい場合がある。パッケージ及び記憶デバイスのダイの寄生容量が、信号伝達エッチにおける反射を生じる場合があり、これが低い信号品質を生じ、適切な試験機能を損なう恐れがある。試験速度が高くなり、周波数が高くなると（例えば、１．３３Ｇｂ／ｓ）、反射によって信号品質が更に低下する場合がある。この問題に対処するため、各ＤＵＴの入力端子に直列抵抗器が配置されて、各負荷からの負荷影響を分離することができる。しかしながら、一般的なディスクリート表面実装抵抗器の使用は効果的に機能しないことがありこれは、これらが比較的大きく、ＤＵＴ入力ピンから比較的遠く配置される必要があり、追加的なスタブ長さ及び更なる反射を生じるためである。最も効率的にするため、直列抵抗器は入力ピンに非常に近くあるべきである。インターフェースプリント回路基盤（ＰＣＢ）に内蔵される薄膜抵抗器の使用は、この近い配置を可能にする。これらの抵抗器には直流電流がほとんど又は全く存在せず、電力消散が最小であるため、これらは非常に小さく、高ピン密度のＤＵＴのピン配列パターン（例えば、ボールグリッドアレイ、すなわちＢＧＡ）に適合することができる。これは、単独のテスタチャネルが、いくつかのＤＵＴ負荷、例えば８つの高速記憶デバイスのアドレスピン又はコマンドピンを駆動できる点まで、反射を低減させることができ、これは、所定量のテスタチャネルカードリソースにおいて、並列でより多くのＤＵＴを試験することを可能にし、多量試験（volume testing）用途において装置当たりの試験コストを低減する。

貼付の図面に例示されるように、前述の及び他の目的、特徴及び利点が以下の本発明の特定の実施形態の説明から明らかとなるが、ここで同様の参照符合は、異なる図を通じて同じ部分を指す。図面は必ずしも縮尺通りではなく、むしろ本発明の様々な実施形態の原理を例示することに重点が置かれる。
集積回路試験システムのブロック図。 複数の試験中のデバイス（ＤＵＴ）への接続を示すブロック図。 コンタクタボード上の試験信号伝達チャネルの概略図。 試験信号伝達チャネルの物理的配置を表す配置図。 絶縁抵抗器の形成方法の図。 絶縁抵抗器の形成方法の図。 主要試験信号エッチからＤＵＴの個別端子への経路の概略図。 内蔵型絶縁抵抗器の使用法を示す、ＤＵＴと接触するためのコンタクタボードの一部の配置図。 図７のコンタクタボードの一部の拡大図。 試験信号の波形図。 試験信号の波形図。

図１は、試験中のデバイス（ＤＵＴ）１２として示される、高速同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などの集積回路を試験するための試験システム１０を示す。試験システム１０は、少なくとも試験ヘッド１４、支援装置（ＳＵＰＰ ＥＱＵＩＰ）１６及び、他の試験関連装置と通信するためにネットワーク２０と接続され得るホストコンピューター（ＨＯＳＴ）１８を含み得る。示されるように、支援装置１６は、ホスト１８の高レベルの制御下で、試験ヘッド１４に／試験ヘッド１４の、電力（ＰＷＲ）、冷却（ＣＯＯＬ）及び機能モニタリング（ＭＯＮ）を含む様々な一般的な資源を提供し得る。試験ヘッド１４は、複数のテスタチャネル回路モジュール（ＴＣＣＭ）２２、ＤＵＴコンタクタボード（又はコンタクタボード）２４、インタポーザ２６及び支援回路（ＳＵＰＰ ＣＫＴ）２８を含む。ＤＵＴ １２は、例えばコンタクタボード２４に取り付けられた集積回路（ＩＣ）ソケットの中に配置することによって、コンタクタボード２４と物理的及び電気的に接触する。各ＴＣＣＭ ２２は、複数のテスタチャネル回路（ＴＣＣ）を含み、これらはそれぞれ、単一の高速試験信号を生成する。

支援回路２８の制御下において、各ＴＣＣＭ ２２のＴＣＣはＤＵＴ １２に適用するための高速試験信号を生成し、ＴＣＣＭ ２２はまた、ＤＵＴ １２によって生成される信号を受信及びサンプリングする。信号は、インタポーザ２６及びコンタクタボード２４によって提供される相互接続により伝達される。一実施形態において、インタポーザ２６は、ＴＣＣ ２２とコンタクタボード２４を接続するために、各端部に好適なコネクタを有する複数の同軸ケーブルを含んでもよい。

ＤＵＴ １２は、各パッケージ化されたＩＣデバイスが半導体ＩＣ及び半導体ＩＣの機械的実装及び外部接続の両方を提供するパッケージを含むように、パッケージ化された集積回路（ＩＣ）デバイスである。パッケージのための一般的な材料としては、当該技術分野において既知であるように、プラスチック及びセラミックスが挙げられる。外部接続としては、それぞれパッケージ寄生リアクタンス（外部端子からＩＣのＩ／Ｏパッドへの接続に関連する少量の静電容量及びインダクタンス）を呈する信号入力端子が挙げられる。十分に高い試験速度においては、このパッケージ寄生リアクタンスは信号品質に影響する場合があるため、これは信号品質の観点から考慮されるべきである。

図２は、図１のＴＣＣ ２２とＤＵＴ １２との間の接続の論理図又は機能図を示す。例示される実施形態において、ＤＵＴ １２は、アドレス端子（ＡＤＤＲ）、制御端子（ＣＮＴＬ）及びデータ端子（ＤＡＴＡ）を含む、様々な電気インターフェース端子をそれぞれ有するＳＤＲＡＭデバイスである。典型的にはアドレス端子及び少なくともいくつかの制御端子は入力専用（すなわち、ＳＤＲＡＭ １２への外部デバイスドライブアドレス信号及び制御信号）であるが、異なる種類のデバイスにおいては、データ端子は双方向性（入力及び出力の両方に使用される）であり得るか又は別個の入力データ端子及び出力データ端子が存在し得る。ＤＵＴ １２の様々な端子が、ＴＣＣ ２２からの対応する高速試験信号を受信するために接続される。例示される配置において、試験信号は、アドレスがＡＤＤＲ、制御がＣＮＴＬ ｎかつ各ＤＵＴ １２からの／ＤＵＴ １２へのデータがＤＡＴＡ ｎと標識される。アドレス試験信号ＡＤＤＲが各ＤＵＴ １２に供給され、制御試験信号ＣＮＴＬ ｎ及びデータ試験信号ＤＡＴＡ ｎの各組は、対応する単一のＤＵＴ １２にのみ特定的である（すなわち、ＤＡＴＡ １は、ＤＵＴ １２−１に特定的であるなど）。

試験動作中、ＤＵＴ １２は、並列試験動作において同時に試験される。いずれかの所定の信号間隔において、全てのＤＵＴ １２は、それらのアドレス端子に同じアドレス信号を受信する。同じ又は異なるデータのいずれかが、制御信号の制御下においてデータ端子を介して、ＤＵＴ １２に書き込まれるか又はこれから読み取られ得る。この並列動作は、ＤＵＴ １２が連続的にのみ試験されるか又はより小さい並列グループにおいてのみ試験され得る場合におけるよりも、高い試験効率を提供する。しかしながら、並列動作は一般的に、より多数の同時的に生じる試験信号を伴うために、トレードオフが存在する。いくつかの種類のＤＵＴにおいて、より高度な並列試験がある程度可能であるが、これは一因として全てのＤＵＴ間で信号（例えば、アドレス信号）を同時に共有する能力による。例示される配置において、例えば各ＤＵＴ １２について１組を使用するのではなく、単一の組のアドレス試験信号が全てのＤＵＴ １２間で供給される。いくつかのＤＵＴ １２で試験信号を共有することにより、所定の数のＤＵＴ １２を試験するためにより少ない数のテスタチャネルが使用され得、試験効率を向上させる。

上記にもかかわらず、所定の試験信号は一般的に、任意の多数のＤＵＴ １２と供給され得るわけではない。最新のデバイスは、非常に高速で動作し、およそ１Ｇｂ／ｓ以上の通信速度及び１００ピコ秒（ｐｓ）未満の「エッジレート」又は信号遷移時間を有する試験信号を必要とする。これらの通信速度及びエッジレートにおいて、数平方インチ超の面積にわたり分布する多数の負荷に単一の試験信号を分配することが課題となるがこれは、反射などの伝送線効果が信号に実質的なノイズを生じ、試験の一部として生じる必要のある正確なタイミング及び信号レベル測定と干渉し得るためである。例として、適切な試験動作の適切な信号品質を維持するために、１つの市販のテスタにおいて、４つのＤＵＴ １２のみが、単一の高速試験信号を共有できる。実質的に４つを超えるＤＵＴ １２が並列で試験される場合、多数のテスタチャネルが４つのＤＵＴ １２の各組に割り当てられなくてはならず、並列試験動作に多数のチャネルを必要とする。

図３は、高速試験信号を共有する一方で適切な試験動作のための適切な信号品質を維持することができる、ＤＵＴ １２の数を増加させるために使用され得る配置を示す。図３の概略図は、「Ａ０」として特定されるアドレス信号などの、単一の試験信号のための回路を示す。回路はコンタクタボード２４に含まれる。この回路は、並列な所定の数のＤＵＴ １２を試験するために必要とされるテスタチャネル回路の数を最小化するために、テスタシステムのより多数の試験信号の多く／全てにおいて反復されることが認識される。図２に関連する例として、この回路は好ましくは、少なくとも各アドレス試験信号ＡＤＤＲにおいて反復される。

図３を再び参照し、インタポーザ２６（図１）の対応する伝導体／端子が接続される、接続点又は接触子３０で、高速試験信号が受信される。導電性エッチ３２（示されるように、区分３２−１、３２−２などを有する）は、接触子３０に、各直列絶縁抵抗器３４−ｎを介して各ＤＵＴ １２−ｎに接続される。接触子３０、エッチ３２及び直列絶縁抵抗器３４は、全てのＤＵＴ １２に高速試験信号を伝達する高速信号伝達チャネルを形成する。エッチ３２は、一端において終端抵抗器３５により終端し、終端抵抗器３５の抵抗は好ましくは、エッチ３２及びエッチ３２の関連する負荷の実効インピーダンスと等しい値であるように選択される。

各直列絶縁抵抗器３４は好ましくは、対応するＤＵＴ １２に可能な限り近く、特に対応するＤＵＴ １２の特定の端子（例えば、Ａ０）に可能な限り近く位置する。加えて、最新のＤＵＴ １２の端子の高い計数及び狭い間隔を考慮すると、直列抵抗器３４が可能な限り小さいことが重要である。この理由のため、これらは好ましくは所謂「内蔵型」抵抗器として形成され、これらは例えば、その製造中に、コンタクタボード２４の内側層上に形成される抵抗性材料の非常に小さな区分として実現され得る。内蔵型抵抗器に関する更なる情報が以下に提供される。一実施形態において、好適な大きさの内蔵型レジスタが、例えば、２０〜３０オームの範囲内、より一般的には５０オーム未満の抵抗値を有するものとして作製され得る。絶縁抵抗器３４は、望ましくない反射を著しく低減し、それによってより多くのＤＵＴ １２が単一の高速試験信号を共有するために値が十分に高いが、絶縁されたＤＵＴ １２へとこれらを通じて直接供給される信号に悪影響を与えないよう、十分に値が低い。全ての絶縁抵抗器３４が同じ値である必要はない。例えば、接触子３０により近い直列絶縁抵抗器３４が、接触子３０からより遠く離れて位置するものよりも高い値を有することが望ましい場合がある。性能の改善の例として、その特徴が４つのＤＵＴ １２と、導電性エッチ３２のみを使用する単一の試験信号（直列絶縁抵抗器なし）との接続のみを可能にするシステムにおいて、内蔵型直列絶縁抵抗器３４の追加は、単一の試験信号が、８つ以上のＤＵＴ １２に共有されることを可能にし、多数のＤＵＴ １２の並列試験の効率を著しく増加させる。

図４は、図３に示される種類の回路の物理的配置の例を例示する。接触子３０は、図１のインタポーザ２６が接続されるコネクタ３６の部分として示される。エッチ３２は、各８つのＤＵＴ １２−１〜１２−８を通る経路に、ほぼ線形の様式で経路付けされる。各ＤＵＴ １２において、エッチ３２は、各直列絶縁抵抗器３４が形成される、「絶縁領域」と称される各領域３８（例えば、３８−１、３８−２など）に経路付けされる。各絶縁領域３８は、理想的には、信号が伝達される各ＤＵＴ １２の端子（例えば、図３に示される各ＤＵＴ １２のアドレス端子Ａ０）に可能な限り近い。エッチの小さな追加的な部分が、エッチ絶縁領域３８を各端子と接続する。絶縁領域３８の構成は、以下で図６に関連して記載される。例示される実施形態において、隣接するＤＵＴ １２の間の距離は、１〜２インチ（２．５〜５．１ｃｍ）であり、したがってエッチ３２の全長は、およそ１２インチ（３０．５ｃｍ）以上である。このようなエッチの長さは、信号遷移時間よりも大きな間隔を有するＤＵＴ １２からの信号反射によって生じる効果が、１Ｇｂ／ｓ以上の通信速度で感知可能なノイズを生じるほど十分に長いことが理解される。ＤＵＴ １２の一連の繋がりは、異なるＤＵＴ位置での、異なる時間における反射の総和（存在するＤＵＴ負荷全てからの）を有する。直列抵抗器３４の使用は、ＤＵＴ １２の端子からの信号反射がエッチ３２へと戻るのを低減することにより、このようなノイズを著しく低減する。一連の繋がりにおける最後のＤＵＴ １２（例えば、示されるように１２−８）の後、エッチ３２は終端抵抗器３５に接続する。

開示される試験システムの１つの特徴は、一般的に各試験信号に極僅かな直流電流（ＤＣ）成分のみが存在し、したがって各直列絶縁抵抗器３４において非常に少量の電力のみが消散することである。結果として、抵抗器３４は、非常に小さく作製され、一般的にコンタクタボード２４上の各ＤＵＴ １２の外形内に非常に高密度で配置され得る。図４の単純化した図では、絶縁領域３８は、ＤＵＴ １２の外形の外側に示されているが、これは単に例示の簡易化のためであり、最新の配置及び回路基板製造技術は、ＤＵＴ １２の外形内に十分に小さい内蔵型抵抗器３８を配置することを容易に可能にすることが理解される。具体的な例が以下に提供される。直列絶縁抵抗器３４とＤＵＴ １２の各端子との間の狭い間隔は、良好な試験信号品質を得るために非常に望ましい。

図５（ａ）及び図５（ｂ）は、絶縁抵抗器３４がコンタクタボード２４の絶縁領域３８内に形成され得る様式を表す。図５（ａ）は平面図を示す一方で、図５（ｂ）は正面図を示す。絶縁層４０及び４１、抵抗層４２並びに導電性層４４を含む、いくつかの回路基板層が示される。直列絶縁抵抗器３４は、抵抗層４２の一部である。様々な抵抗材料及び形成プロセスが利用され得る。一実施形態において、抵抗器３４は、多工程エッチングプロセスによって形成される「ニクロム」（ＮｉＣｒ）と称される金属薄膜材料で形成される。各エッチ区分４５−ａ及び４５−ｂは、導電性層４４の一部として形成される。直列絶縁抵抗器３４はエッチ区分４５−ａの端部とエッチ区分４５−ｂの端部との間の間隙にわたって延びる抵抗層４２の一部により形成される。一方のエッチ区分（例えば、４５−ａ）は抵抗器３４を各ＤＵＴ １２に接続する一方で、他方（例えば、４５−ｂ）は主要エッチ３２を接触子３０（図４）に接続する。

図６は、一実施形態において、絶縁領域３８の詳細及びコンタクタボード２４がエッチ３２からＤＵＴ １２の対応する端子４６に接続を提供する様式を例示する。コンタクタボード２４は、多層プリント回路基板であり、図６は上層４８−１及び下層４８−２加えて２つの内部層４８−３及び４８−４を示す。示されるように、第１ビア５０、第１配線区分５２、絶縁抵抗器３４、第２配線区分５４及びＤＵＴ １２の端子４６との接触を形成する上層４８−１上の接触子５８で終端する第２ビア５６を含む。例示される配置において、第１ビア５０は、コンタクタボード２４にわたって完全に延びる貫通孔ビアである。製造中、第１ビア５０は、領域５０−１及び／又は５０−２の不必要なビア金属化を排除するために、上部及び／又は下部から「バックドリル加工」され、残部５０−３を残して層４８−３と層４８−４との間の接続を提供する。第２ビア５６は、所謂「ブラインド」ビアであり、これは、層４８−３から上層４８−１までのみ延びる。

本明細書において開示される技術の１つの重要な態様は、エッチ３２（全てのＤＵＴ １２に経路付けされる）と各ＤＵＴ １２の端子４６との間の非常に短い通路の必要性である。図６の実施例において、この経路はビア部分５０−３、第１配線区分５２、絶縁抵抗器３４、第２配線区分５４及び第２ビア５６を含む。最高の性能及び許容可能な低いノイズのために、各ＤＵＴ １２のこの経路が可能な限り短いことが望ましい。いずれかの特定の実施形態において、コンタクトボード２４の導電路に沿った電気信号の固有の伝搬速度が存在することが理解される。例えば、コンタクタボード２４は、１６０ｐｓ／インチ（６３ｐｓ／ｃｍ）の特徴的な伝搬遅延を呈する場合があり、これは１インチ／１６０ｐｓ（２．５ｃｍ／１６０ｐｓ）の伝搬速度となる。ビア（例えば、５０、５８）、配線（例えば、５２及び５６）及び絶縁抵抗器３４を含む、主要エッチ３２と、ＤＵＴ １２の各信号端子４６との間の各最短経路の望ましい最大長さは、この伝搬速度及び試験信号のエッジレート又は信号遷移時間両方の関数である。既定の伝搬寸法は、電気試験信号の信号遷移時間とコンタクタボード２４の信号伝搬速度の積として定義され得る。各絶縁領域３８に関し、エッチ３２から絶縁抵抗器３４を通じて各信号入力端子４６までの短い経路の長さは、この既定の伝搬寸法の１／４未満であることが所望される。

前述の一実施例として、信号エッジレートが８０ｐｓであり、伝搬速度が１インチ／１６０ｐｓ（２．５ｃｍ／１６０ｐｓ）であると想定される場合、既定の伝搬寸法は０．５インチ（１．３ｃｍ）、経路長さにおける所望の限度はこの値の１／４、すなわち１／８インチ（０．３２ｃｍ）である。一般的にパッケージ化デバイス（例えば、記憶デバイス）の高速試験における試験信号は、２００ｐｓ未満のエッジレートを有し、これは一般的に経路長さにおける非常に厳しい制限となる。これはひいては、密な構成要素の配置及びＤＵＴ端子４６に近いエッチ経路付けを必要とする。

図７及び図８は、ＤＵＴ １２の付近のコンタクタボード２４の内部層の配置の描写であり、これは内蔵型絶縁抵抗器３４の使用を示す。これらの両方の図において、小さな中実の矩形は、絶縁抵抗器３４を表し、大きい方の円形は、上記の第１ビア５０などの貫通ビアを表す（これらはまた、電源若しくは接地又はＤＵＴ １２の他の信号端子への接続を形成するビアを含み得る）。小さい方の円形は、各絶縁抵抗器３４を各ＤＵＴ信号端子４６へと接続する「ブラインド」ビア５６を表す。

図７及び図８の配置は、特定の種類のＤＵＴ １２、すなわちＤＤＲ３半導体記憶デバイスの実施例であり、これは、当該技術分野で既知であるように、０．８ｍｍのＩ／Ｏ端子間隔を有する。図７は、各３つの縦列６０の２組６０−１、６０−２として配置される、６つのビアの縦列６０の部分を示す。これらはＤＵＴビアであり、すなわちＤＵＴ端子４６が、縦列６０のビア５０、５６の真上に位置する。縦列６０にない他の貫通ビア５０（例えば、左側のビア５０−１及び２つの組６０−１と６０−２との間に位置するビア５０−２）は、エッチ３２などの各試験信号配線（別の層上に経路付けされるものと想定され、図７又は図８には示されない）と、各絶縁抵抗器３４との間に接続を提供する、ビアの例である。ブラインドビア５６は、各絶縁抵抗器３４とＤＵＴ １２の各端子４６との間の接続を提供する。これらの図から、上記のように、絶縁抵抗器３４が、各試験信号の主要エッチ３２への接続の長さを最小化するために、ＤＵＴ端子の付近へと、いかに密に配置されるかが理解され得る。

上記は、平面的又は水平な内蔵型絶縁抵抗器３４の使用を示すが、別の手法において、絶縁抵抗器は、コンタクタボードの異なる層を相互接続するビア内において垂直に形成され得る。この手法において、抵抗性材料が両表面及びビア内にめっきされ、その後ビア内にのみ抵抗性材料を残して表面から材料を取り除く（例えば、研磨により）。ビアが良好な銅めっきを受容するように従来的な非抵抗性ビアがドリル加工される前にこのような抵抗性ビアを作製することが好ましい。また、抵抗性ビアは、抵抗性ビアが銅めっきで覆われないように、後の非抵抗性ビアのめっき中にマスクされる。抵抗性ビアの使用が、エッチ３２と各ＤＵＴ信号端子との間のより短い経路を提供し得ることが理解される。

図９（ａ）及び図９（ｂ）は、本明細書において記載される種類の構成を使用して得ることができる、信号品質の改善を例示する。これらの結果は、回路モデルのコンピュータ・シミュレーションによって得られ、単一の高速試験信号を受信する８つのＤＵＴの各端子における信号の所謂「アイダイアグラム」を表す。これらの図の波形の数字は、一連の繋がりにおけるＤＵＴ １２の位置に対応する（図４参照）。図９（ａ）は、図３及び図４のものと同様の構成におけるこのような信号のアイダイアグラムを示すが、内蔵型直列絶縁抵抗器３４を有さない（すなわち、エッチ３２は各ＤＵＴ １２の各端子と直接接続されている）。図９（ｂ）は、内蔵型直列絶縁抵抗器３４を含む、図３及び図４と同様の構成におけるこのような信号のアイダイアグラムを示す。

アイダイアグラムに表される信号の全体的品質は、試験方法によって形成される目のようなパターンの垂直方向及び水平方向の開口部（信号が存在しない領域）の大きさの関数である。双方の寸法においてより大きな開口部が良い。図９（ａ）の信号は、電圧レベル及び信号間隔の描写の遥かにきれいな分離を呈する図９（ｂ）に示される信号と比較して、より閉じたアイパターンに反映されるように、顕著なノイズを含むことが観察される。図９（ａ）は、図（９ｂ）と比較し、目の、水平方向の開口の顕著な低減、加えて垂直方向の開口の顕著な低減を示す。特に、図９（ａ）の信号の多くが信号振幅の１／４超のノイズ振幅を呈し、信号番号５に関しては、ノイズが信号振幅の半分に近付いている。図９（ｂ）の信号に関し、ノイズ振幅は遥かに低く、信号振幅の１／４未満であり、場合によっては信号振幅のおよそ１／１０以下である。したがって、直列絶縁抵抗器の使用は、他の点においては同様のテスタチャネルよりも、１／２以上ノイズを低減した。

本発明の様々な実施形態が具体的に示され、記載されてきたが、当業者らは、貼付の特許請求によって定義される本発明の趣旨及び範囲から逸脱することなく、形態及び詳細における様々な変更をこれに加えることができることを理解する。

例えば、異なる実施形態において、内蔵型直列絶縁抵抗器３８の抵抗値の正確性のために、所謂「トリミング」を使用すること又は使用しないことのいずれかが望ましい場合がある。多くの用途において、エッチ／堆積プロセスによって形成される抵抗器３８は所望の結果を達成するために十分に正確であることがあり、そのような場合においては、別個のトリミング操作は必要ではない。他の用途において、各抵抗器３８を所望の値に近付けるために、トリミング工程を利用することが所望され得る。このようなトリミング技術は、一般的に既知であり、ここでは詳細に記載しない。

直列絶縁抵抗器３４は、かつＤＵＴ １２上に形成されうる保護回路（抵抗器を含む）などの他の回路素子と別個で、かつこれと共に又はこれなしで使用され得ることに留意するべきである。

技術は、ＤＵＴとして特にＳＤＲＡＭで使用されるものとして開示されるが、当業者らは、これは試験信号をＤＵＴ間で共有することが可能な他の種類のＤＵＴで使用され得ることを理解する。また、任意の所定の用途において、単一の試験信号によって駆動されるＤＵＴの正確な数は、多くの変数の関数であり、上記の特定の実施例に限定されない。

図３及び図４は、エッチ３２が、全てのＤＵＴ １２がそれに沿って連続的な様式で配置される比較的長い単一の経路を形成することを提示するが、別の実施形態において、信号経路付け要件及び良好な信号品質の実施と適合する他の構成を使用することが所望されることがある。本明細書において記載される詳細からの他の逸脱も、請求される発明の範囲内において可能である。

Claims (20)

1. パッケージ化集積回路（ＩＣ）デバイスの高速試験のための自動試験装置であって、前記各パッケージ化ＩＣデバイスは半導体ＩＣ、並びに前記半導体ＩＣの機械的実装及び外部接続を提供するパッケージを含み、前記外部接続はパッケージ寄生リアクタンスを有する各信号入力端子を含み、
   前記パッケージ化ＩＣそれぞれの前記信号入力端子に適用される電気試験信号を生成するように動作可能なテスタチャネル回路であって、前記電気試験信号は２００ｐｓ未満の信号遷移時間を有する、テスタチャネル回路と、
   前記パッケージ化ＩＣデバイスと物理的及び電気的接触を形成するように構成されたコンタクタボードであって、前記コンタクタボードは特徴的な信号伝搬速度を有し、前記コンタクタボードは、（１）前記電気試験信号が受信される電気接触子、（２）前記電気接触子から複数の絶縁領域に延びる導電性エッチであって、前記絶縁領域の各々は前記パッケージ化ＩＣデバイスの各１つの前記信号入力端子に隣接する、導電性エッチ、及び（３）前記コンタクタボード内で前記各絶縁領域にそれぞれ形成され、前記導電性エッチと前記隣接する信号入力端子との間で接続される、複数の内蔵型直列絶縁抵抗器、を含む信号伝達チャネルを有し、既定の伝搬寸法は、前記電気試験信号の前記信号遷移時間と前記コンタクタボードの前記信号伝搬速度の積として定義され、各絶縁領域において、前記導電性エッチから前記絶縁抵抗器、前記絶縁抵抗器を通じ、ひいては前記信号入力端子までの各信号経路の長さは、前記既定の伝搬寸法の１／４未満である、コンタクタボードとを含む、自動試験装置。
2. 前記直列絶縁抵抗器のそれぞれが、前記コンタクタボードの内部層として形成される平面的な抵抗層の一部を含み、前記一部は、前記一部と接触する導電性エッチの区分の各端部の間の間隙にわたって延びる、請求項１に記載の自動試験装置。
3. 前記直列絶縁抵抗器のそれぞれが、前記コンタクタボードの異なる層を相互接続する各抵抗性ビアの内部に垂直に形成され、各抵抗性ビアは、前記ビア内に配置された抵抗性材料を含む、請求項１に記載の自動試験装置。
   
4. 前記直列絶縁抵抗器の存在が、前記直列絶縁抵抗器がない、その他の点においては同一の信号伝達チャネルに対して、前記信号伝達チャネルのノイズを少なくとも１／２低減することに寄与する、請求項１〜３のいずれか一項に記載の自動試験装置。
5. 前記導電性エッチが、前記導電性エッチ及び前記導電性エッチに取り付けられた関連する負荷の実効インピーダンスと同等の抵抗を有する終端抵抗器によって一端で終端し、前記関連する負荷は前記直列絶縁抵抗器及び前記導電性エッチに接続されるエッチパッケージ化ＩＣデバイスの前記信号入力端子の前記パッケージ寄生リアクタンスを含む、請求項１〜４のいずれか一項に記載の自動試験装置。
6. 前記直列絶縁抵抗器の前記抵抗が５０オーム未満である、請求項１〜５のいずれか一項に記載の自動試験装置。
7. 前記直列絶縁抵抗器の少なくともいくつかが、不均一な抵抗値を有する、請求項１〜６のいずれか一項に記載の自動試験装置。
8. 前記電気試験信号が受信される前記電気接触子のより近くに位置するこれらの直列絶縁抵抗器の前記抵抗が、前記電気試験信号が受信される前記電気接触子からより遠くに位置するこれらの直列絶縁抵抗器の抵抗よりも大きい、請求項７に記載の自動試験装置。
9. 前記導電性エッチが、全ての前記絶縁領域を相互接続する線形通路に沿って経路付けされる、請求項１〜８のいずれか一項に記載の自動試験装置。
10. 前記直列絶縁抵抗器が、トリミングプロセスにおいてトリミングされて、前記トリミングプロセスの前の元の抵抗値よりも正確な最終抵抗値を提供するように構成される、請求項１〜９のいずれか一項に記載の自動試験装置。
11. パッケージ化集積回路（ＩＣ）デバイスの高速試験において使用するためのコンタクタボードであって、各パッケージ化ＩＣデバイスは半導体ＩＣ、並びに前記半導体ＩＣの機械的実装及び外部接続を提供するパッケージを含み、前記外部接続はパッケージ寄生リアクタンスを有する各信号入力端子を含み、前記高速試験は前記パッケージ化ＩＣそれぞれの前記信号入力端子に適用される電気試験信号の使用を含み、前記電気試験信号は２００ｐｓ未満の信号遷移時間を有し、
    前記パッケージ化ＩＣデバイスと物理的及び電気的接触を形成するように構成された電気接触子と、
    （１）前記電気試験信号が受信される電気接触子、（２）前記電気接触子から複数の絶縁領域に延びる導電性エッチであって、前記各絶縁領域は前記パッケージ化ＩＣデバイスの各１つの前記信号入力端子に隣接する、導電性エッチ、及び（３）コンタクタボード内で前記各絶縁領域にそれぞれ形成され、前記導電性エッチと前記隣接する信号入力端子との間で接続される、複数の内蔵型直列絶縁抵抗器、を含む、信号伝達チャネルであって、前記コンタクタボードは特徴的な信号伝搬速度を有し、既定の伝搬寸法は、前記電気試験信号の前記信号遷移時間と前記コンタクタボードの前記信号伝搬速度の積として定義され、前記各絶縁領域において、前記導電性エッチから前記絶縁抵抗器を通じ、前記信号入力端子までの各信号経路の長さは、前記既定の伝搬寸法の１／４未満である、信号伝達チャネルとを含む、コンタクタボード。
12. 前記直列絶縁抵抗器のそれぞれが、前記コンタクタボードの内部層として形成される平面的な抵抗層の一部を含み、前記部分は、前記部分と接触する導電性エッチの区分の各端部の間の間隙にわたって延びる、請求項１１に記載のコンタクタボード。
13. 前記直列絶縁抵抗器のそれぞれが、前記コンタクタボードの異なる層を相互接続する各抵抗性ビア内に垂直に形成され、各抵抗性ビアが前記ビア内に配置された抵抗性材料を含む、請求項１１に記載のコンタクタボード。
    
14. 前記直列絶縁抵抗器の存在が、前記直列絶縁抵抗器がない、その他の点においては同一の信号伝達チャネルに対して、前記信号伝達チャネルのノイズを少なくとも１／２低減することに寄与する、請求項１１〜１３のいずれか一項に記載のコンタクトボード。
15. 前記導電性エッチが、前記導電性エッチ及び前記導電性エッチに取り付けられた関連する負荷の実効インピーダンスと同等の抵抗を有する終端抵抗器によって一端で終端し、前記関連する負荷は前記直列絶縁抵抗器及び前記導電性エッチに接続されるエッチパッケージ化ＩＣデバイスの前記信号入力端子の前記パッケージ寄生リアクタンスを含む、請求項１１〜１４のいずれか一項に記載のコンタクタボード。
16. 前記直列絶縁抵抗器の前記抵抗が５０オーム未満である、請求項１１〜１５のいずれか一項に記載のコンタクタボード。
17. 前記直列絶縁抵抗器の少なくともいくつかが、不均一な抵抗値を有する、請求項１１〜１６のいずれか一項に記載のコンタクタボード。
18. 前記電気試験信号が受信される前記電気接触子のより近くに位置するこれらの直列絶縁抵抗器の前記抵抗が、前記電気試験信号が受信される前記電気接触子からより遠くに位置するこれらの直列絶縁抵抗器の抵抗よりも大きい、請求項１７に記載のコンタクタボード。
19. 前記導電性エッチが、全ての前記絶縁領域を相互接続する線形通路に沿って経路付けされる、請求項１１〜１８のいずれか一項に記載のコンタクタボード。
20. 前記直列絶縁抵抗器が、トリミングプロセスにおいてトリミングされて前記トリミングプロセスの前の元の抵抗値よりも正確な最終抵抗値を提供するように構成される、請求項１１〜１９のいずれか一項に記載のコンタクタボード。

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