JPH05136160A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05136160A JPH05136160A JP29590091A JP29590091A JPH05136160A JP H05136160 A JPH05136160 A JP H05136160A JP 29590091 A JP29590091 A JP 29590091A JP 29590091 A JP29590091 A JP 29590091A JP H05136160 A JPH05136160 A JP H05136160A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- type
- layer
- conductivity type
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 アルミ配線の容易な半導体装置を得る。
【構成】 ｐ型シリコン基板１上に形成されたｎ+ 型エ
ピタキシャル層２及びｎ型エピタキシャル層３と、ｎ型
エピタキシャル層３上に形成されたｐ+ 型シリコンゲル
マニウム層４と、このｐ+ 型シリコンゲルマニウム層４
上に形成されたｐ型エピタキシャル層１３と、ｎ型エピ
タキシャル層３上に形成されたｎ型エピタキシャル層１
４と、ｐ型エピタキシャル層１３とｎ型エピタキシャル
層１４上に夫々形成されたｎ型エピタキシャル層５，１
５と、ｎ型エピタキシャル層５，１５の表面に夫々形成
されたｎ+型の高濃度の不純物領域７，８と、ｎ型エピ
タキシャル層５を貫通してｐ型エピタキシャル層１３上
に形成されたｐ+ 型の高濃度の不純物領域９と、これ等
の各不純物領域に形成された電極１０，１１，１２とで
構成される。 【効果】 ウエハの表面が平坦化され、アルミニウム配
線の形成が容易となり、生産効率及び歩留り等が向上さ
れる。
ピタキシャル層２及びｎ型エピタキシャル層３と、ｎ型
エピタキシャル層３上に形成されたｐ+ 型シリコンゲル
マニウム層４と、このｐ+ 型シリコンゲルマニウム層４
上に形成されたｐ型エピタキシャル層１３と、ｎ型エピ
タキシャル層３上に形成されたｎ型エピタキシャル層１
４と、ｐ型エピタキシャル層１３とｎ型エピタキシャル
層１４上に夫々形成されたｎ型エピタキシャル層５，１
５と、ｎ型エピタキシャル層５，１５の表面に夫々形成
されたｎ+型の高濃度の不純物領域７，８と、ｎ型エピ
タキシャル層５を貫通してｐ型エピタキシャル層１３上
に形成されたｐ+ 型の高濃度の不純物領域９と、これ等
の各不純物領域に形成された電極１０，１１，１２とで
構成される。 【効果】 ウエハの表面が平坦化され、アルミニウム配
線の形成が容易となり、生産効率及び歩留り等が向上さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特に例えばヘテロ接合バイポーラトラ
ンジスタのような半導体装置及びその製造方法に関する
ものである。
製造方法に関し、特に例えばヘテロ接合バイポーラトラ
ンジスタのような半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】図４は従来の半導体装置、例えばヘテロ
接合バイポーラトランジスタの構造を示す断面図であ
る。図において、１はｐ型シリコン基板、２はｐ型シリ
コン基板１上に形成されたコレクタ領域となるｎ+ 型エ
ピタキシャル層、３はｎ+ 型エピタキシャル層２上に形
成されたコレクタ領域となるｎ型エピタキシャル層、４
はｎ型エピタキシャル層３上に形成されたベース領域と
なるｐ+ 型シリコンゲルマニウム（Ｓｉ1-x／Ｇｅｘ）
層、５はｐ+ 型シリコンゲルマニウム層４上に形成され
たエミッタ領域となるｎ型エピタキシャル層、６はｎ型
エピタキシャル層３及び５を覆うように形成されたシリ
コン酸化膜、７，８は夫々エミッタ領域であるｎ型エピ
タキシャル層５とコレクタ領域であるｎ型エピタキシャ
ル層３中に設けられたｎ+ 型の高濃度の不純物領域、９
はｎ型エピタキシャル層５中にｐ+ 型シリコンゲルマニ
ウム層４に達するように設けられたｐ+ 型の高濃度の不
純物領域、１０，１１及び１２は夫々不純物領域７，８
及び９と接続された電極としてのアルミ配線である。つ
まり、アルミ配線１０，１１及び１２は夫々エミッタ電
極、コレクタ電極及びベース電極を構成する。なお、こ
の場合、ｎ+ 型の高濃度の不純物領域７に注入された半
導体不純物は砒素、ｐ+ 型の高濃度の不純物領域８に注
入された半導体不純物はボロンである。
接合バイポーラトランジスタの構造を示す断面図であ
る。図において、１はｐ型シリコン基板、２はｐ型シリ
コン基板１上に形成されたコレクタ領域となるｎ+ 型エ
ピタキシャル層、３はｎ+ 型エピタキシャル層２上に形
成されたコレクタ領域となるｎ型エピタキシャル層、４
はｎ型エピタキシャル層３上に形成されたベース領域と
なるｐ+ 型シリコンゲルマニウム（Ｓｉ1-x／Ｇｅｘ）
層、５はｐ+ 型シリコンゲルマニウム層４上に形成され
たエミッタ領域となるｎ型エピタキシャル層、６はｎ型
エピタキシャル層３及び５を覆うように形成されたシリ
コン酸化膜、７，８は夫々エミッタ領域であるｎ型エピ
タキシャル層５とコレクタ領域であるｎ型エピタキシャ
ル層３中に設けられたｎ+ 型の高濃度の不純物領域、９
はｎ型エピタキシャル層５中にｐ+ 型シリコンゲルマニ
ウム層４に達するように設けられたｐ+ 型の高濃度の不
純物領域、１０，１１及び１２は夫々不純物領域７，８
及び９と接続された電極としてのアルミ配線である。つ
まり、アルミ配線１０，１１及び１２は夫々エミッタ電
極、コレクタ電極及びベース電極を構成する。なお、こ
の場合、ｎ+ 型の高濃度の不純物領域７に注入された半
導体不純物は砒素、ｐ+ 型の高濃度の不純物領域８に注
入された半導体不純物はボロンである。
【０００３】次に上述のように構成されているヘテロ接
合バイポーラトランジスタの製造方法を図５及び図６を
参照し乍ら説明する。まず、図５（ａ）に示すように、
ｐ型シリコン基板１上にｎ+ エピタキシャル層２を堆積
し、その上にｎ型エピタキシャル層３を堆積する。次
に、図５（ｂ）に示すように、ｎ型エピタキシャル層３
の上に、ｐ+ 型シリコンゲルマニウム層４を堆積させ、
その上にｎ型エピタキシャル層５を堆積する。次に、図
５（ｃ）に示すように、図５（ｂ）までの工程で形成さ
れたウエハ上に、エミッタ領域，ベース領域を形成する
ために写真製版技術によってパターニングを行ない、ｎ
型エピタキシャル層５と、ｐ+ 型シリコンゲルマニウム
層４をエッチングする。次に、図６（ａ）に示すよう
に、図５（ｃ）までの工程で形成されたウエハ上に、シ
リコン酸化膜６を形成し、エミッタ領域とコレクタ領域
の電極取り出し口を夫々形成し、これ等の電極取り出し
口を通して不純物の砒素を夫々ｎ型エピタキシャル層
５，３に注入し、ｎ+ 型の高濃度の不純物領域７，８を
形成する。続いて図６（ｂ）に示すように、図６（ａ）
までの工程で形成されたウエハ上に、ベース領域の電極
取り出し口を形成し、この電極取り出し口を通して半導
体不純物のボロンをｎ型エピタキシャル層５を貫通して
ｐ+ 型シリコンゲルマニウム層４に達するまで注入し、
ｐ+ 型の高濃度の不純物領域９を形成する。そして、最
後に、図６（ｃ）に示すように、図６（ｂ）までの工程
で形成されたウエハ上に、アルミニウム膜を堆積し、写
真製版技術によってパターニングを行ない、そして、ア
ルミニウム膜をエッチングして夫々不純物領域７，８及
び９に接続された電極としてのアルミ配線１０，１１及
び１２を形成する。
合バイポーラトランジスタの製造方法を図５及び図６を
参照し乍ら説明する。まず、図５（ａ）に示すように、
ｐ型シリコン基板１上にｎ+ エピタキシャル層２を堆積
し、その上にｎ型エピタキシャル層３を堆積する。次
に、図５（ｂ）に示すように、ｎ型エピタキシャル層３
の上に、ｐ+ 型シリコンゲルマニウム層４を堆積させ、
その上にｎ型エピタキシャル層５を堆積する。次に、図
５（ｃ）に示すように、図５（ｂ）までの工程で形成さ
れたウエハ上に、エミッタ領域，ベース領域を形成する
ために写真製版技術によってパターニングを行ない、ｎ
型エピタキシャル層５と、ｐ+ 型シリコンゲルマニウム
層４をエッチングする。次に、図６（ａ）に示すよう
に、図５（ｃ）までの工程で形成されたウエハ上に、シ
リコン酸化膜６を形成し、エミッタ領域とコレクタ領域
の電極取り出し口を夫々形成し、これ等の電極取り出し
口を通して不純物の砒素を夫々ｎ型エピタキシャル層
５，３に注入し、ｎ+ 型の高濃度の不純物領域７，８を
形成する。続いて図６（ｂ）に示すように、図６（ａ）
までの工程で形成されたウエハ上に、ベース領域の電極
取り出し口を形成し、この電極取り出し口を通して半導
体不純物のボロンをｎ型エピタキシャル層５を貫通して
ｐ+ 型シリコンゲルマニウム層４に達するまで注入し、
ｐ+ 型の高濃度の不純物領域９を形成する。そして、最
後に、図６（ｃ）に示すように、図６（ｂ）までの工程
で形成されたウエハ上に、アルミニウム膜を堆積し、写
真製版技術によってパターニングを行ない、そして、ア
ルミニウム膜をエッチングして夫々不純物領域７，８及
び９に接続された電極としてのアルミ配線１０，１１及
び１２を形成する。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成され、コレクタ領域の電極がエミッタ領
域の電極とベース領域の電極より下にあり、エミッタ領
域、ベース領域とコレクタ領域の段差が大きい構造にな
っているので、電極としてのアルミ配線を形成するのが
困難で、場合によってはアルミ配線が断線し、歩留りが
低下する等の問題点があった。
上のように構成され、コレクタ領域の電極がエミッタ領
域の電極とベース領域の電極より下にあり、エミッタ領
域、ベース領域とコレクタ領域の段差が大きい構造にな
っているので、電極としてのアルミ配線を形成するのが
困難で、場合によってはアルミ配線が断線し、歩留りが
低下する等の問題点があった。
【０００５】この発明は、このような問題点を解決する
ためになされたもので、表面を平坦化することで容易に
アルミ配線を形成することができる半導体装置及びその
製造方法を得ることを目的とする。
ためになされたもので、表面を平坦化することで容易に
アルミ配線を形成することができる半導体装置及びその
製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成された第１導電型の第１のエ
ピタキシャル層と、該第１のエピタキシャル層上に形成
された第２導電型の混晶層と、該第２導電型の混晶層上
に形成された第２導電型の第２のエピタキシャル層と、
上記第１のエピタキシャル層上に形成された第１導電型
の第３のエピタキシャル層と、上記第２のエピタキシャ
ル層及び上記第３のエピタキシャル層上に夫々形成され
た第１導電型の第４及び第５のエピタキシャル層と、該
第４及び第５のエピタキシャル層の表面に夫々形成され
た第１導電型の高濃度の第１及び第２の不純物領域と、
上記第４のエピタキシャル層を貫通して上記第２のエピ
タキシャル層上に形成された第２導電型の高濃度の第３
の不純物領域と、上記第１の不純物領域、上記第２の不
純物領域及び上記第３の不純物領域に夫々接続された第
１の電極、第２の電極及び第３の電極とを備え、上記第
１の電極及び第３の電極と上記第２の電極が同一の高さ
に配置されたものである。
置は、半導体基板上に形成された第１導電型の第１のエ
ピタキシャル層と、該第１のエピタキシャル層上に形成
された第２導電型の混晶層と、該第２導電型の混晶層上
に形成された第２導電型の第２のエピタキシャル層と、
上記第１のエピタキシャル層上に形成された第１導電型
の第３のエピタキシャル層と、上記第２のエピタキシャ
ル層及び上記第３のエピタキシャル層上に夫々形成され
た第１導電型の第４及び第５のエピタキシャル層と、該
第４及び第５のエピタキシャル層の表面に夫々形成され
た第１導電型の高濃度の第１及び第２の不純物領域と、
上記第４のエピタキシャル層を貫通して上記第２のエピ
タキシャル層上に形成された第２導電型の高濃度の第３
の不純物領域と、上記第１の不純物領域、上記第２の不
純物領域及び上記第３の不純物領域に夫々接続された第
１の電極、第２の電極及び第３の電極とを備え、上記第
１の電極及び第３の電極と上記第２の電極が同一の高さ
に配置されたものである。
【０００７】この発明に係る半導体装置の製造方法は、
半導体基板上に第１導電型の第１のエピタキシャル層を
形成する工程と、該第１のエピタキシャル層上に第２導
電型の混晶層及び第２導電型の第２のエピタキシャル層
を順次形成する工程と、上記第１のエピタキシャル層、
上記第２導電型の混晶層及び上記第２のエピタキシャル
層をエッチングし、更に上記第２導電型の混晶層及び上
記第２のエピタキシャル層をエッチングした後上記第１
のエピタキシャル層上に第１導電型の第３のエピタキシ
ャル層を選択成長させる工程と、上記第２のエピタキシ
ャル層及び上記第３のエピタキシャル層上に夫々第１導
電型の第４及び第５のエピタキシャル層を選択成長させ
る工程と、該第４及び第５のエピタキシャル層に不純物
を注入して夫々第１導電型の高濃度の第１及び第２の不
純物領域を形成する工程と、上記第４のエピタキシャル
層を貫通して上記第２のエピタキシャル層に達するまで
不純物を注入し、該第２のエピタキシャル層上に第２導
電型の高濃度の第３の不純物領域を形成する工程と、上
記第１の不純物領域、上記第２の不純物領域及び上記第
３の不純物領域に夫々接続される第１の電極、第２の電
極及び第３の電極を形成する工程とを含むものである。
半導体基板上に第１導電型の第１のエピタキシャル層を
形成する工程と、該第１のエピタキシャル層上に第２導
電型の混晶層及び第２導電型の第２のエピタキシャル層
を順次形成する工程と、上記第１のエピタキシャル層、
上記第２導電型の混晶層及び上記第２のエピタキシャル
層をエッチングし、更に上記第２導電型の混晶層及び上
記第２のエピタキシャル層をエッチングした後上記第１
のエピタキシャル層上に第１導電型の第３のエピタキシ
ャル層を選択成長させる工程と、上記第２のエピタキシ
ャル層及び上記第３のエピタキシャル層上に夫々第１導
電型の第４及び第５のエピタキシャル層を選択成長させ
る工程と、該第４及び第５のエピタキシャル層に不純物
を注入して夫々第１導電型の高濃度の第１及び第２の不
純物領域を形成する工程と、上記第４のエピタキシャル
層を貫通して上記第２のエピタキシャル層に達するまで
不純物を注入し、該第２のエピタキシャル層上に第２導
電型の高濃度の第３の不純物領域を形成する工程と、上
記第１の不純物領域、上記第２の不純物領域及び上記第
３の不純物領域に夫々接続される第１の電極、第２の電
極及び第３の電極を形成する工程とを含むものである。
【０００８】
【作用】この発明においては、エミッタ電極である第１
の電極及びベース領域である第３の電極とコレクタ電極
である第２の電極が同一の高さに配置される。これによ
り、ウエハの表面を平坦化することができ、アルミ配線
を容易に形成できる。
の電極及びベース領域である第３の電極とコレクタ電極
である第２の電極が同一の高さに配置される。これによ
り、ウエハの表面を平坦化することができ、アルミ配線
を容易に形成できる。
【０００９】また、この発明においては、エミッタ領域
である第１の不純物領域及びベース領域である第３の不
純物領域とコレクタ領域である第２の不純物領域が段差
のない構造で形成される。これによりウエハの表面を平
坦化することができ、アルミ配線を容易に形成できる。
である第１の不純物領域及びベース領域である第３の不
純物領域とコレクタ領域である第２の不純物領域が段差
のない構造で形成される。これによりウエハの表面を平
坦化することができ、アルミ配線を容易に形成できる。
【００１０】
【実施例】実施例１．以下、この発明の一実施例を半導
体装置として例えばヘテロ接合バイポーラトランジスタ
の場合を例にとり、図について説明する。なお、図１〜
図３において図４〜図６と対応する部分には同一符号を
付し、その重複説明を省略する。図１はこの発明の一実
施例より得られたヘテロ接合バイポーラトランジスタを
示す断面図である。図１において、１３はｐ+ 型シリコ
ンゲルマニウム層４上に形成されたｐ型エピタキシャル
層、１４はｎ型エピタキシャル層３上に形成されたｎ型
エピタキシャル層、１５はｎ型エピタキシャル層１４上
に形成されたｎ型エピタキシャル層である。
体装置として例えばヘテロ接合バイポーラトランジスタ
の場合を例にとり、図について説明する。なお、図１〜
図３において図４〜図６と対応する部分には同一符号を
付し、その重複説明を省略する。図１はこの発明の一実
施例より得られたヘテロ接合バイポーラトランジスタを
示す断面図である。図１において、１３はｐ+ 型シリコ
ンゲルマニウム層４上に形成されたｐ型エピタキシャル
層、１４はｎ型エピタキシャル層３上に形成されたｎ型
エピタキシャル層、１５はｎ型エピタキシャル層１４上
に形成されたｎ型エピタキシャル層である。
【００１１】上述のようにして構成されるヘテロ接合バ
イポーラトランジスタの製造方法を図２及び図３を参照
し乍ら説明する。まず、図２（ａ）に示すように、ｐ型
シリコン基板１上に第１のエピタキシャル層としてのｎ
+ エピタキシャル層２を堆積し、その上に同じく第１の
エピタキシャル層としてのｎ型エピタキシャル層３を堆
積する。次に、図２（ｂ）に示すように、ｎ型エピタキ
シャル層３の上に、混晶層例えばｐ+ 型シリコンゲルマ
ニウム層４を堆積させ、その上に第２のエピタキシャル
層としてのｐ型エピタキシャル層１３を堆積する。次
に、図２（ｃ）に示すように、図２（ｂ）までの工程で
形成されたウエハ上に、写真製版技術によってパターニ
ングを行ない、ｐ型エピタキシャル層１３、ｐ+ 型シリ
コンゲルマニウム層４，ｎ型エピタキシャル層３、ｎ+
型エピタキシャル層２をエッチングし、さらにエミッタ
領域、ベース領域を形成するために写真製版技術によっ
てパターニングを行ない、ｐ型エピタキシャル層１３、
ｐ+ 型シリコンゲルマニウム層４をエッチングする。次
に、図２（ｄ）に示すように、図２（ｃ）までの工程で
形成されたウエハ上に、酸化膜例えばシリコン酸化膜６
を成長させる。そして、図２（ｅ）に示すように、図２
（ｄ）までの工程で形成されたウエハ上を写真製版技術
によってパターニングを行ない、シリコン酸化膜６をエ
ッチングし、ｎ型エピタキシャル層３のコレクタ領域の
電極の取り出し口となる部分に第３のエピタキシャル層
としてのｎ型エピタキシャル層１４を選択成長させる。
次に、図２（ｆ）に示すように、図２（ｅ）までの工程
で形成されたウエハ上に、酸化膜６を成長させ、エッチ
ングを行ない、ｐ型エピタキシャル層１３とｎ型エピタ
キシャル層１４を露出させる。そして、ｐ型エピタキシ
ャル層１３及びｎ型エピタキシャル層１４上に夫々第４
及び第５のエピタキシャル層としてのｎ型エピタキシャ
ル５及び１５を同時に選択成長させる。次に図３（ａ）
に示すように、図２（ｆ）までの工程で形成されたウエ
ハ上に、シリコン酸化膜６を成長させる。そして、この
シリコン酸化膜６をエッチングしてｎ型エピタキシャル
層５及び１５を露出させた後、そのウエハ上に図３
（ｂ）に示すように、薄い酸化膜６を成長させる。続い
て、図３（ｃ）に示すように、図３（ｂ）までの工程で
形成されたウエハ上に、エミッタ領域とコレクタ領域の
電極取り出し口を夫々形成し、これ等の電極取り出し口
を通して不純物の砒素をｎ型エピタキシャル層５及び１
５に注入し、夫々第１及び第２の不純物領域としてのｎ
+ 型の高濃度の不純物領域７及び８を形成する。次に、
図３（ｄ）に示すように、図３（ｃ）までの工程で形成
されたウエハ上に、ベース領域の電極取り出し口を形成
し、この電極取り出し口を通して不純物のボロンをｎ型
エピタキシャル層５を貫通してｐ+ 型シリコンゲルマニ
ウム層４に達するまで注入し、第３の不純物領域として
のｐ+ 型の高濃度の不純物領域９を形成する。そして、
最後に、図３（ｅ）に示すように、図３（ｄ）までの工
程で形成されたウエハ上に、アルミニウム膜を堆積し、
写真製版技術によって、パターニングを行ない、そして
アルミニウム膜をエッチングして、夫々不純物領域７，
８及び９に接続された第１の電極、第２の電極及び第３
の電極としてのアルミ配線１０，１１及び１２を形成す
る。なお、上記実施例では、半導体装置としてヘテロ接
合バイポーラトランジスタの場合に付いて説明したが、
同様の構造を有するその他の半導体装置にも適用でき、
同様の効果を奏する。
イポーラトランジスタの製造方法を図２及び図３を参照
し乍ら説明する。まず、図２（ａ）に示すように、ｐ型
シリコン基板１上に第１のエピタキシャル層としてのｎ
+ エピタキシャル層２を堆積し、その上に同じく第１の
エピタキシャル層としてのｎ型エピタキシャル層３を堆
積する。次に、図２（ｂ）に示すように、ｎ型エピタキ
シャル層３の上に、混晶層例えばｐ+ 型シリコンゲルマ
ニウム層４を堆積させ、その上に第２のエピタキシャル
層としてのｐ型エピタキシャル層１３を堆積する。次
に、図２（ｃ）に示すように、図２（ｂ）までの工程で
形成されたウエハ上に、写真製版技術によってパターニ
ングを行ない、ｐ型エピタキシャル層１３、ｐ+ 型シリ
コンゲルマニウム層４，ｎ型エピタキシャル層３、ｎ+
型エピタキシャル層２をエッチングし、さらにエミッタ
領域、ベース領域を形成するために写真製版技術によっ
てパターニングを行ない、ｐ型エピタキシャル層１３、
ｐ+ 型シリコンゲルマニウム層４をエッチングする。次
に、図２（ｄ）に示すように、図２（ｃ）までの工程で
形成されたウエハ上に、酸化膜例えばシリコン酸化膜６
を成長させる。そして、図２（ｅ）に示すように、図２
（ｄ）までの工程で形成されたウエハ上を写真製版技術
によってパターニングを行ない、シリコン酸化膜６をエ
ッチングし、ｎ型エピタキシャル層３のコレクタ領域の
電極の取り出し口となる部分に第３のエピタキシャル層
としてのｎ型エピタキシャル層１４を選択成長させる。
次に、図２（ｆ）に示すように、図２（ｅ）までの工程
で形成されたウエハ上に、酸化膜６を成長させ、エッチ
ングを行ない、ｐ型エピタキシャル層１３とｎ型エピタ
キシャル層１４を露出させる。そして、ｐ型エピタキシ
ャル層１３及びｎ型エピタキシャル層１４上に夫々第４
及び第５のエピタキシャル層としてのｎ型エピタキシャ
ル５及び１５を同時に選択成長させる。次に図３（ａ）
に示すように、図２（ｆ）までの工程で形成されたウエ
ハ上に、シリコン酸化膜６を成長させる。そして、この
シリコン酸化膜６をエッチングしてｎ型エピタキシャル
層５及び１５を露出させた後、そのウエハ上に図３
（ｂ）に示すように、薄い酸化膜６を成長させる。続い
て、図３（ｃ）に示すように、図３（ｂ）までの工程で
形成されたウエハ上に、エミッタ領域とコレクタ領域の
電極取り出し口を夫々形成し、これ等の電極取り出し口
を通して不純物の砒素をｎ型エピタキシャル層５及び１
５に注入し、夫々第１及び第２の不純物領域としてのｎ
+ 型の高濃度の不純物領域７及び８を形成する。次に、
図３（ｄ）に示すように、図３（ｃ）までの工程で形成
されたウエハ上に、ベース領域の電極取り出し口を形成
し、この電極取り出し口を通して不純物のボロンをｎ型
エピタキシャル層５を貫通してｐ+ 型シリコンゲルマニ
ウム層４に達するまで注入し、第３の不純物領域として
のｐ+ 型の高濃度の不純物領域９を形成する。そして、
最後に、図３（ｅ）に示すように、図３（ｄ）までの工
程で形成されたウエハ上に、アルミニウム膜を堆積し、
写真製版技術によって、パターニングを行ない、そして
アルミニウム膜をエッチングして、夫々不純物領域７，
８及び９に接続された第１の電極、第２の電極及び第３
の電極としてのアルミ配線１０，１１及び１２を形成す
る。なお、上記実施例では、半導体装置としてヘテロ接
合バイポーラトランジスタの場合に付いて説明したが、
同様の構造を有するその他の半導体装置にも適用でき、
同様の効果を奏する。
【００１２】
【発明の効果】以上のように、この発明によれば、半導
体基板上に形成された第１導電型の第１のエピタキシャ
ル層と、該第１のエピタキシャル層上に形成された第２
導電型の混晶層と、該第２導電型の混晶層上に形成され
た第２導電型の第２のエピタキシャル層と、上記第１の
エピタキシャル層上に形成された第１導電型の第３のエ
ピタキシャル層と、上記第２のエピタキシャル層及び上
記第３のエピタキシャル層上に夫々形成された第１導電
型の第４及び第５のエピタキシャル層と、該第４及び第
５のエピタキシャル層の表面に夫々形成された第１導電
型の高濃度の第１及び第２の不純物領域と、上記第４の
エピタキシャル層を貫通して上記第２のエピタキシャル
層上に形成された第２導電型の高濃度の第３の不純物領
域と、上記第１の不純物領域、上記第２の不純物領域及
び上記第３の不純物領域に夫々接続された第１の電極、
第２の電極及び第３の電極とを備え、上記第１の電極及
び第３の電極と上記第２の電極が同一の高さに配置され
たので、ウエハの表面を平坦化することができ、アルミ
配線の形成が容易となり、生産効率及び歩留り等が向上
するという効果を奏する。
体基板上に形成された第１導電型の第１のエピタキシャ
ル層と、該第１のエピタキシャル層上に形成された第２
導電型の混晶層と、該第２導電型の混晶層上に形成され
た第２導電型の第２のエピタキシャル層と、上記第１の
エピタキシャル層上に形成された第１導電型の第３のエ
ピタキシャル層と、上記第２のエピタキシャル層及び上
記第３のエピタキシャル層上に夫々形成された第１導電
型の第４及び第５のエピタキシャル層と、該第４及び第
５のエピタキシャル層の表面に夫々形成された第１導電
型の高濃度の第１及び第２の不純物領域と、上記第４の
エピタキシャル層を貫通して上記第２のエピタキシャル
層上に形成された第２導電型の高濃度の第３の不純物領
域と、上記第１の不純物領域、上記第２の不純物領域及
び上記第３の不純物領域に夫々接続された第１の電極、
第２の電極及び第３の電極とを備え、上記第１の電極及
び第３の電極と上記第２の電極が同一の高さに配置され
たので、ウエハの表面を平坦化することができ、アルミ
配線の形成が容易となり、生産効率及び歩留り等が向上
するという効果を奏する。
【００１３】また、半導体基板上に第１導電型の第１の
エピタキシャル層を形成する工程と、該第１のエピタキ
シャル層上に第２導電型の混晶層及び第２導電型の第２
のエピタキシャル層を順次形成する工程と、上記第１の
エピタキシャル層、上記第２導電型の混晶層及び上記第
２のエピタキシャル層をエッチングし、更に上記第２導
電型の混晶層及び上記第２のエピタキシャル層をエッチ
ングした後上記第１のエピタキシャル層上に第１導電型
の第３のエピタキシャル層を選択成長させる工程と、上
記第２のエピタキシャル層及び上記第３のエピタキシャ
ル層上に夫々第１導電型の第４及び第５のエピタキシャ
ル層を選択成長させる工程と、該第４及び第５のエピタ
キシャル層に不純物を注入して夫々第１導電型の高濃度
の第１及び第２の不純物領域を形成する工程と、上記第
４のエピタキシャル層を貫通して上記第２のエピタキシ
ャル層に達するまで不純物を注入し、該第２のエピタキ
シャル層上に第２導電型の高濃度の第３の不純物領域を
形成する工程と、上記第１の不純物領域、上記第２の不
純物領域及び上記第３の不純物領域に夫々接続される第
１の電極、第２の電極及び第３の電極を形成する工程と
を含むので、エミッタ領域である第１の不純物領域及び
ベース領域である第３の不純物領域とコレクタ領域であ
る第２の不純物領域が段差のない構造となり、これ等の
各不純物領域に夫々電極として接続される配線の形成が
容易となり、生産効率及び歩留り等が向上するという効
果を奏する。
エピタキシャル層を形成する工程と、該第１のエピタキ
シャル層上に第２導電型の混晶層及び第２導電型の第２
のエピタキシャル層を順次形成する工程と、上記第１の
エピタキシャル層、上記第２導電型の混晶層及び上記第
２のエピタキシャル層をエッチングし、更に上記第２導
電型の混晶層及び上記第２のエピタキシャル層をエッチ
ングした後上記第１のエピタキシャル層上に第１導電型
の第３のエピタキシャル層を選択成長させる工程と、上
記第２のエピタキシャル層及び上記第３のエピタキシャ
ル層上に夫々第１導電型の第４及び第５のエピタキシャ
ル層を選択成長させる工程と、該第４及び第５のエピタ
キシャル層に不純物を注入して夫々第１導電型の高濃度
の第１及び第２の不純物領域を形成する工程と、上記第
４のエピタキシャル層を貫通して上記第２のエピタキシ
ャル層に達するまで不純物を注入し、該第２のエピタキ
シャル層上に第２導電型の高濃度の第３の不純物領域を
形成する工程と、上記第１の不純物領域、上記第２の不
純物領域及び上記第３の不純物領域に夫々接続される第
１の電極、第２の電極及び第３の電極を形成する工程と
を含むので、エミッタ領域である第１の不純物領域及び
ベース領域である第３の不純物領域とコレクタ領域であ
る第２の不純物領域が段差のない構造となり、これ等の
各不純物領域に夫々電極として接続される配線の形成が
容易となり、生産効率及び歩留り等が向上するという効
果を奏する。
【図１】この発明の一実施例を示す断面図である。
【図２】この発明の一実施例を製造工程順に示す断面図
である。
である。
【図３】この発明の他の一実施例を製造工程順に示す断
面図である。
面図である。
【図４】従来の半導体装置を示す断面図である。
【図５】従来の半導体装置の製造方法を製造工程順に示
す断面図である。
す断面図である。
【図６】従来の半導体装置の製造方法を製造工程順に示
す断面図である。
す断面図である。
１ ｐ型シリコン基板 ２ ｎ+ 型エピタキシャル層 ３，５，１４，１５ ｎ型エピタキシャル層 ４ ｐ型+ シリコンゲルマニウム層 ７，８ ｎ+ 型高濃度不純物領域 ９ ｐ+ 型高濃度不純物領域 １０，１１，１２ アルミ配線 １３ ｐ型エピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｃ 7353−4Ｍ
Claims (2)
- 【請求項１】 半導体基板上に形成された第１導電型の
第１のエピタキシャル層と、 該第１のエピタキシャル層上に形成された第２導電型の
混晶層と、 該第２導電型の混晶層上に形成された第２導電型の第２
のエピタキシャル層と、 上記第１のエピタキシャル層上に形成された第１導電型
の第３のエピタキシャル層と、 上記第２のエピタキシャル層及び上記第３のエピタキシ
ャル層上に夫々形成された第１導電型の第４及び第５の
エピタキシャル層と、 該第４及び第５のエピタキシャル層の表面に夫々形成さ
れた第１導電型の高濃度の第１及び第２の不純物領域
と、 上記第４のエピタキシャル層を貫通して上記第２のエピ
タキシャル層上に形成された第２導電型の高濃度の第３
の不純物領域と、 上記第１の不純物領域、上記第２の不純物領域及び上記
第３の不純物領域に夫々接続された第１の電極、第２の
電極及び第３の電極とを備え、上記第１の電極及び第３
の電極と上記第２の電極が同一の高さに配置されたこと
を特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１導電型の第１のエピ
タキシャル層を形成する工程と、 該第１のエピタキシャル層上に第２導電型の混晶層及び
第２導電型の第２のエピタキシャル層を順次形成する工
程と、 上記第１のエピタキシャル層、上記第２導電型の混晶層
及び上記第２のエピタキシャル層をエッチングし、更に
上記第２導電型の混晶層及び上記第２のエピタキシャル
層をエッチングした後上記第１のエピタキシャル層上に
第１導電型の第３のエピタキシャル層を選択成長させる
工程と、 上記第２のエピタキシャル層及び上記第３のエピタキシ
ャル層上に夫々第１導電型の第４及び第５のエピタキシ
ャル層を選択成長させる工程と、 該第４及び第５のエピタキシャル層に不純物を注入して
夫々第１導電型の高濃度の第１及び第２の不純物領域を
形成する工程と、 上記第４のエピタキシャル層を貫通して上記第２のエピ
タキシャル層に達するまで不純物を注入し、該第２のエ
ピタキシャル層上に第２導電型の高濃度の第３の不純物
領域を形成する工程と、 上記第１の不純物領域、上記第２の不純物領域及び上記
第３の不純物領域に夫々接続される第１の電極、第２の
電極及び第３の電極を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590091A JPH05136160A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29590091A JPH05136160A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136160A true JPH05136160A (ja) | 1993-06-01 |
Family
ID=17826611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29590091A Pending JPH05136160A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998053502A1 (fr) * | 1997-05-22 | 1998-11-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de fabrication |
-
1991
- 1991-11-12 JP JP29590091A patent/JPH05136160A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998053502A1 (fr) * | 1997-05-22 | 1998-11-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de fabrication |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| JPH03225870A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3172031B2 (ja) | 半導体装置の製造方法 | |
| JPH05136160A (ja) | 半導体装置及びその製造方法 | |
| JP2869653B2 (ja) | 半導体装置およびその製造方法 | |
| JP2613029B2 (ja) | 超自己整合垂直構造バイポーラトランジスターの製造方法 | |
| JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
| JP3168622B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6286860A (ja) | 多結晶側壁接触トランジスタ並びに集積回路及びその製造方法 | |
| JP2764988B2 (ja) | 半導体装置 | |
| JP3356857B2 (ja) | 半導体装置およびその製造方法 | |
| JP3707978B2 (ja) | 半導体集積回路とその製造方法 | |
| JP2575206B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| JPH05129323A (ja) | 半導体装置の製造方法 | |
| JPH05175327A (ja) | 半導体装置およびその製法 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH0669218A (ja) | トランジスタの製造方法 | |
| JPH0897143A (ja) | Ｓｏｉ型半導体装置の製造方法 | |
| JPH0620072B2 (ja) | 半導体装置の製造方法 | |
| JPS639150A (ja) | 半導体装置の製造方法 | |
| JPS60207374A (ja) | バイポ−ラトランジスタ及びその製造方法 | |
| JPH04137734A (ja) | 半導体装置の製造方法 | |
| JPH02184036A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH01228172A (ja) | 半導体装置の製造方法 |