JPH08222568A - 銅配線製造方法、半導体装置、及び銅配線製造装置 - Google Patents

銅配線製造方法、半導体装置、及び銅配線製造装置

Info

Publication number
JPH08222568A
JPH08222568A JP4632295A JP4632295A JPH08222568A JP H08222568 A JPH08222568 A JP H08222568A JP 4632295 A JP4632295 A JP 4632295A JP 4632295 A JP4632295 A JP 4632295A JP H08222568 A JPH08222568 A JP H08222568A
Authority
JP
Japan
Prior art keywords
copper
thin film
wiring
groove
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4632295A
Other languages
English (en)
Inventor
誠一 ▲高▼橋
Seiichi Takahashi
Toshio Kusumoto
淑郎 楠本
Masayuki Takahashi
正行 高橋
Masaaki Murata
真朗 村田
Shinken Riyuu
身健 劉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Priority to JP4632295A priority Critical patent/JPH08222568A/ja
Publication of JPH08222568A publication Critical patent/JPH08222568A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Chemical Vapour Deposition (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 ウェット工程を用いることなく、簡単な工程
で銅配線を形成する。 【構成】 基板2,12上に成膜され、溝4,14が設けられた
絶縁膜3,13表面にバリア層5,15と銅薄膜6,16とをこの順
で成膜し、前記溝4,14内を銅で充填した後、前記銅薄膜
6,16表面に、正2価の銅有機錯体ガスと電子供与性中性
配位子ガスとを供給すると、前記銅薄膜6,16表面の銅は
正1価の銅有機錯体に転換され、真空排気で除去される
ので、前記溝4,14内には銅薄膜配線6',16'が残る。前記
溝4,14は微細幅に形成できるので、この銅薄膜配線6',1
6'も微細化できる。更に、前記銅薄膜配線6'16'上にキ
ャップ層7',17'を設けると、カプセル化された銅配線9,
19ができ、銅が腐食したり絶縁膜中を拡散したりしなく
なる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、微細な銅配線を製造す
る技術、その製造に用いることができる銅配線製造装
置、及び、その技術で製造された銅配線を有する半導体
装置にかかり、特に、製造工程が簡単で、一貫して真空
雰囲気中で処理できる銅配線製造方法、銅配線製造装
置、及びその銅配線を有する半導体装置に関する。
【0002】
【従来の技術】現在、半導体集積回路内の素子間を結ぶ
配線には、加工の容易性等から、アルミニウム(Al)を
主材料とするものが使用されている。
【0003】しかし、アルミニウムで作った配線は、エ
レクトロマイグレーションやストレスマイグレーション
に対する耐性が弱いため、配線の微細化が進むに従って
頻繁に断線し、大きな問題となっている。
【0004】この対策として、アルミニウム配線に比
べ、エレクトロマイグレーションやストレスマイグレー
ションに対する耐性が高いタングステン(W)やモリブデ
ン(Mo)を材料として配線を作ることも提案されている
が、アルミニウムに比較して抵抗値が大きいため、これ
らを微細な配線パターンに適用した場合には、その配線
によって生じる電圧降下が大きくなりすぎ、配線での発
熱の問題を生じ、また、抵抗値が大きいことは信号伝達
の遅延に結びつく等、新たな問題が発生していた。
【0005】そこで、抵抗値が小さく、しかもエレクト
ロマイグレーション耐性やストレスマイグレーション耐
性等の物性に優れた銅(Cu)を配線材料として用いるこ
とが検討され始めている。
【0006】しかしながら物性として優れた銅も、LS
I配線に用いようとすると、次のような不都合があり、
半導体集積回路の配線材料として実用化するのが困難視
されていた。
【0007】 シリコンやシリコン酸化膜中において
拡散が速い。 シリコン酸化膜との密着性が悪い。 酸化、腐食がされやすい。 銅のハロゲン化合物の蒸気圧が低いため、従来のア
ルミニウム配線をエッチングできたエッチングガスが使
用できず、異方性ドライエッチングによる、微細加工が
行えない。
【0008】ところが近年では、例えば窒化チタン(T
iN)薄膜やチタンタングステン(TiW)薄膜などのバ
リア層を下地薄膜として成膜しておき、そのバリア層上
に銅薄膜を成膜すると、該バリア層が基板中への銅の拡
散を防止すると共に密着性を向上させることが見出さ
れ、また、このようなバリア層を銅薄膜上にも成膜して
おくと、銅配線の耐腐食性も向上することから、上記
、、の問題点については解決の目途がついてい
る。
【0009】残る上記の、銅の微細加工の問題に関し
ては、例えば、基板表面に全面成膜された銅薄膜上に耐
熱性の無機レジスト等を用いて配線パターンを形成し、
250℃〜300℃の高温にてドライエッチングを行う
という解決策が提案されているが、工程が複雑になり、
更には解像性が悪かったり、銅配線にダメージが加えら
れる等、問題が多い。
【0010】また、銅による配線の形成に関しては、半
導体基板上に銅薄膜を全面成膜し、次いで従来使用され
ているのと同様のレジストを塗布・パターンニングした
後、銅を堆積させるCVD反応とは逆の化学反応による
エッチングを行い、基板上に銅配線を形成する方法も提
案されている。この方法によれば、200℃以下の比較
的低温状態でエッチングを行えるという利点はあるが、
CVDの逆反応によるエッチングは等方的なため、数μ
m以下の微細化加工が困難であり、未だ実用化には至っ
ていない。
【0011】一方、従来のエッチング技術に代る技術と
して、化学的機械研磨法(以下、CMP法と呼ぶ。)を用
いて微細な銅配線を形成する方法も提案されている。こ
の方法は伝統工芸分野における象眼細工と同じ発想であ
り、該CMP法を図面を用いて簡単に説明する。
【0012】図5(a)を参照し、102はシリコン基板
であり、シリコン熱酸化膜から成る絶縁膜103を有し
ている。該絶縁膜103には溝104が設けられ、表面
にバリア層105が成膜され、更に該バリア層105上
に銅薄膜106が、CVD法によりコンフォーマルに成
膜されている。
【0013】この基板表面を、研磨液にて研磨する(C
MP)と、図5(b)に示すように、前記銅薄膜106と
前記バリア層105のうち、前記絶縁膜103表面にあ
ったものは研磨除去され、前記溝104の内部に充填さ
れていたものだけが残るので、銅配線薄膜106’と、
該銅配線薄膜106’の周面、及び底面の下地バリア層
105’とが前記溝104内に残される。
【0014】この基板表面に、図5(c)のように、前記
バリア層105と同じ組成の保護膜107を全面成膜
し、次いで、図5(d)のように、前記銅配線薄膜10
6’上の前記保護膜107が除去されないようにレジス
ト膜108を設けてエッチングすると、前記保護膜10
7の不要部分が除去されてキャップ層107’が形成さ
れるので、このCMP法によれば、図5(e)で示すよう
に、溝内に充填された前記銅配線薄膜106’が、前記
下地バリア層105’と前記キャップ層107’とでカ
プセル化された銅配線109ができあがる。
【0015】そして、該銅配線109の幅は、前記溝1
04の幅と等しくできるので、異方性エッチングによっ
て溝幅を微細化すれば、銅配線109も微細化ができ
る。
【0016】このように、電気特性に優れた銅配線を半
導体集積回路の配線材料として使いこなすためには、そ
の微細加工技術が非常に重要となってくるが、現状のア
ルミ加工プロセスで使用されているドライエッチング技
術が適用できないために、現状では上述したCMP法の
ようなウェット研磨技術が有望視されるに至っている。
【0017】
【発明が解決しようとする課題】しかしながら、上記C
MP法は研磨液の使用を前提とするウェット加工であ
る。このようなウェット加工は、清浄雰囲気中で基板処
理が行える真空プロセスとは異なり、研磨時にダストが
生じ、基板に付着することが避けられず、歩留りや信頼
性が大きく低下する等、様々な問題が新たに発生してい
る。
【0018】そこで本発明は、ウェット工程を用いない
清浄な雰囲気のプロセスで製造できる微細な銅配線を有
する半導体装置、その銅配線を製造する製造方法、及
び、その方法に用いることができる製造装置に関する技
術を提供することにある。
【0019】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明方法は、基板上に成膜され、溝
が設けられた絶縁膜表面にバリア層を成膜するバリア層
成膜工程と、前記バリア層表面に銅薄膜を成膜して前記
溝内を銅で充填する銅充填工程と、前記溝内に充填され
た銅を残して前記銅薄膜を除去し、該溝内に銅配線を形
成する配線形成工程とを有する銅配線製造方法であっ
て、前記配線形成工程は、前記銅薄膜表面に、正2価の
銅有機錯体ガスと電子供与性中性配位子ガスとを供給
し、前記銅薄膜を正1価の銅有機錯体にして除去するエ
ッチバック工程を有することを特徴とし、
【0020】請求項2記載の発明方法は、請求項1記載
の銅配線製造方法であって、前記配線形成工程は、前記
溝内に残された銅表面にキャップ層を形成するキャップ
層形成工程を有することを特徴とし、
【0021】請求項3記載の発明装置は、基板上に成膜
された絶縁膜と、該絶縁膜に設けられた溝と、該溝内に
成膜されたバリア層と、該バリア層上に成膜され前記溝
内を充填して成る銅薄膜とを有する半導体装置であっ
て、前記銅薄膜のうち、前記溝外の銅薄膜は、正2価の
銅有機錯体ガスと電子供与性中性配位子ガスによって正
1価の銅有機錯体に転換除去されて、前記溝内に銅配線
が形成されていることを特徴とし、
【0022】請求項4記載の発明装置は、請求項3記載
の半導体装置であって、前記銅配線上にキャップ層が設
けられていることを特徴とし、
【0023】請求項5記載の発明装置は、バリア層を成
膜するバリア層成膜室と、銅薄膜を成膜する銅薄膜成膜
室と、銅薄膜を除去するエッチバック室とを有し、前記
各室が、基板搬送ロボットが置かれた基板搬送室周囲に
配置された銅配線製造装置において、前記各室は真空排
気され、前記基板搬送ロボットで基板を搬送して前記各
室で処理する際に前記基板は大気に曝されないように構
成され、前記エッチバック室は、基板上に成膜された銅
薄膜表面に、正2価の銅有機錯体ガスと電子供与性中性
配位子ガスとを供給し、前記銅薄膜を正1価の銅有機錯
体にし、前記基板表面の前記銅薄膜の不要部分が均一に
除去されるように構成されたことを特徴とする。
【0024】
【作用】まず、本発明の基礎である銅薄膜を成膜するC
VD法の反応機構について説明する。銅薄膜を堆積させ
るCVD法には、正1価銅有機錯体ガスを原料にする方
法と、正2価銅有機錯体ガスを原料にする方法とがあ
り、それらの反応機構は、一般には次の化学反応による
ものと考えられている。
【0025】 正1価銅有機錯体ガスを用いる方法 正1価銅有機錯体(Cu+1錯体)としては、次の(1)式、
【0026】
【化1】
【0027】で示される、1,5−シクロオクタジエン
(C812 以下、「COD」と略記する)と、次式、
【0028】
【化2】
【0029】で示される、ヘキサフルオロアセチルアセ
トン(CF3COCHCOCF3 以下、「HFA」と略
記する)とを有するCOD−Cu+1−HFAや、前記H
FAと、次式(以下、メチル基は「Me」と略記する。
また、エチル基は「Et」と略記する。)、
【0030】
【化3】
【0031】で示される、ビニルトリメチルシラン(S
i(Me)3−CHCH2 以下、「VTMS」と略記す
る)とを有するVTMS−Cu+1−HFA等が原料ガス
に用いられている。
【0032】前記COD−Cu+1−HFAを前駆物質と
して用いる場合を説明すると、まず、真空槽内に基板を
置き、COD−Cu+1−HFAガスを導入すると、該C
OD−Cu+1−HFAは基板表面で解離反応を起す。こ
のとき、Cu+1−HFA中間体が基板表面に吸着すると
ともに、2COD↑が気相中に脱離する。
【0033】次に、表面に吸着したCu+1−HFA中間
体2分子の不均化(Disproportionation)反応により、表
面に1原子の金属Cu0が生成するとともに、正2価銅
有機錯体であるCu+2(HFA)2↑が気相中に脱離す
る。
【0034】これらの反応をまとめると、次式のように
なる。 2(COD−Cu+1−HFA) → Cu0+Cu+2(HFA)2↑+2COD↑ …… (4)
【0035】 正2価銅有機錯体を用いる方法 正2価銅有機錯体(Cu+2錯体)として、例えば、Cu+2
(HFA)2を前駆物質に用いる場合を説明する。真空槽
内にCu+2(HFA)2ガスとH2ガスとを導入すると、C
+2(HFA)2が基板表面上で解離反応を起こし、Cu
+1−HFA、及びHFA中間体が基板表面に吸着する。
【0036】次に、H2による還元反応が起こり、前記
HFA中間体は揮発性のHFA−H↑となって気相中に
脱離し、基板表面には1原子の金属Cu0が生成する。
【0037】これらの反応をまとめると次式のようにな
る。 Cu+2(HFA)2+H2 → Cu0+2HFA−H↑ …… (5)
【0038】以上説明した、上記、のいずれの場合
でも、銅薄膜の生成は、基板表面に吸着したCu+1中間
体がCu0に変化することで行われる。
【0039】この場合、基板表面に下地金属薄膜が成膜
されていれば、該下地金属薄膜は前記Cu+1中間体に自
由電子を供与できるので、Cu0が生成され、銅薄膜が
成長するが、基板表面のうち、下地金属薄膜がなく、S
iO2等の絶縁膜が露出している部分では、絶縁膜は供
与できる自由電子を持たないため、Cu0が生成され
ず、反応が進行しない。その結果、絶縁膜上には銅薄膜
は成長せず、前記下地金属薄膜上にのみ銅が成膜される
選択成長を行うことが可能となる。
【0040】ところで上述の銅薄膜の成膜とは逆に、既
に成膜されている銅薄膜表面に、例えばCu(HFA)2
ガス等の正2価銅有機錯体と、例えばVTMS等の電子
供与性中性配位子ガスとを、化学量論的には1:2モル
の割合で供給すると、前記正2価銅有機錯体と前記電子
供与性中性配位子とが銅薄膜表面のCu0を取込み、正
2価有機銅錯体が、正1価有機銅錯体に転換される、次
の(6)式の化学反応が生じる。 Cu0+Cu+2(HFA)2+2VTMS → 2Cu+1(HFA) VTMS …… (6)
【0041】上式右辺のCu+1(HFA) VTMSは比
較的蒸気圧が高く、容易に基板表面より除去できるの
で、上述のCVD法による銅薄膜生成とは逆に、銅薄膜
のエッチングを行うことが可能となる。
【0042】なお、前記Cu+1(HFA) VTMSの構
造を次式に示しておく。
【0043】
【化4】
【0044】ところが、このエッチングは異方性でなく
等方的であり、レジストをマスクとして銅薄膜をエッチ
ングする場合には、配線幅を微細化できない。しかし、
微細幅の溝が設けられた絶縁膜表面にバリア層を介して
銅薄膜をコンフォーマルに成膜すれば、溝内が銅で充填
されて厚くなり、また、溝以外の部分の銅薄膜は薄く、
表面が平坦になる。従って、等方的なエッチングによっ
ても、溝内の銅のみを残し、他の部分の薄い銅薄膜を除
去できるので、これにより配線間の絶縁が達成でき、微
細幅の銅配線を作ることができる。
【0045】なお、上記(6)式の左辺のVTMSは、電
子供与性中性配位子であればよく、例えばSi(Me)3
C≡CSi(Me)3 等を用いてもよい。
【0046】
【実施例】本発明の実施例を図面を用いて説明する。図
1(a)〜(f)は、微細幅の銅薄膜配線を製造する、本発
明方法の一実施例を説明するための工程図である。
【0047】図1(a)を参照し、21はウェハーであ
り、シリコン単結晶から成る基板2上に成膜された膜厚
1.0μmのシリコン酸化膜から成る絶縁膜3を有して
いる。該絶縁膜3上にはフォトリソグラフィーとドライ
エッチングにより、幅0.35μm、深さ0.7μm
(アスペクト比 = 2)の溝4がラインアンドスペースを
構成するように複数設けられている。
【0048】図2に示した半導体製造装置30は、本発
明装置の一実施例の銅配線製造装置であり、前記ウェハ
ー21のプロセス処理を一貫して真空中で行い、銅配線
を形成するものであり、該半導体製造装置30は、基板
搬送ロボット39が設けられた基板搬送室31を有して
おり、該基板搬送室31を中心として、カセット室3
2、ドライエッチング室33、バリア層成膜室34、銅
薄膜成膜室35、エッチバック室36とが、図面反時計
回りの方向にこの順で配置されて、図示しない真空ポン
プによって各室は高真空状態に置かれている。
【0049】前記カセット室32以外の各室を高真空に
保った状態で、前記ウェハー21を前記カセット室32
内に置き、該カセット室32を真空状態にした後、前記
基板搬送ロボット39により、前記ウェハー21を前記
バリア層成膜室34に搬入する。
【0050】該バリア層成膜室34は、搬入された前記
ウェハー21を350℃に加熱し、Ti(NMe2)4
ス、及びNH3ガスを導入し、次のCVD反応により、
600Åの厚みのTiN薄膜から成るバリア層5を成膜
した。 6Ti(NMe2)4(g)+8NH3(g) → 6TiN(s)+24NHMe2(g)+N2(g)
【0051】上式のCVD反応は反応律速で進行し、T
iN薄膜はコンフォーマルに成長するので、図1(b)に
示すような、カバレッジの良いウェハー22が得られ
た。
【0052】次いで、前記ウェハー22を、前記バリア
層成膜室34から前記銅薄膜成膜室35に搬入し、該ウ
ェハー22の温度を170℃にし、液体原料のCu H
FAVTMSを用いた熱CVD法により、前記バリア層
5上に銅薄膜6をブランケット成膜し、図1(c)に示す
ようなウェハー23を得た。この熱CVD法によれば、
反応律速状態で銅薄膜が成膜されるので、銅薄膜はコン
フォーマル成長し、前記ウェハー23の表面は平坦にな
る。
【0053】次に、このウェハー23を前記エッチバッ
ク室36へ搬入し、基板温度を130℃にして、正2価
の銅有機錯体ガスであるCu+2(HFA)2と、電子供与
性中性配位子ガスであるSi(Me)3C≡CSi(Me)3
との混合ガスを真空排気を行いながら導入し、100P
aの圧力に保持すると、前記銅薄膜6表面では上記(6)
式と同様の原理でCVD成膜の逆反応が起き、前記銅薄
膜6表面の銅原子Cu0は、正1価の銅有機錯体であ
る、Cu+1(HFA) Si(Me)3C≡CSi(Me)3
転換される。このとき、実験場においては、前記正2価
銅有機錯体ガスと前記電子供与性中性配位子ガスとの体
積比は、上述の(6)式の比(1対2)ではなく前記電子供
与性中性配位子が過剰になるように供給した。
【0054】前記正1価銅有機錯体は蒸気圧が高く、真
空排気により容易に除去されるので、Cu0金属は、C
+1の有機錯体に連続的に転換され、前記銅薄膜6のエ
ッチングは徐々に進行し、前記溝4ないに銅薄膜配線
6’を残し、前記溝4以外の前記絶縁膜3表面の前記バ
リア層5を露出させるエッチバックを行うことができ
る。
【0055】この銅薄膜6のエッチングをジャストエッ
チで止めるのは困難なので、オーバーエッチを行ったと
ころ、図1(d)のウェハー24に示すように、前記溝4
内に残された前記銅薄膜配線6’の表面の高さは、前記
絶縁膜3表面の高さよりも低くなった。
【0056】このオーバーエッチを行った場合でも、前
記バリア層5は、前記正2価銅有機錯体ガスと電子供与
性中性配位子ガスとの混合ガスではエッチングされず、
いわば選択性が無限大と言える程大きいので、露出した
前記バリア層5や前記溝4内の前記バリア層5が浸食さ
れることはない。なお、このときのエッチング速度は6
0nm/minであった。
【0057】このエッチバック終了後、前記ウェハー2
4を前記バリア層成膜室34内に再度搬入し、図1(e)
に示すように、TiN薄膜から成る保護膜7を、前記バ
リア層5と同じ成膜条件でコンフォーマルに成膜し、ウ
ェハー25を得た。
【0058】次いで、前記ウェハー25をドライエッチ
ング室33に搬入し、アルゴンガスをキャリアガス、C
4ガスをエッチングガスとして前記ウェハー25表面
に供給し、前記保護膜7と前記バリア層5とをこの順で
エッチングした。
【0059】その際、前記銅薄膜配線6’表面の高さは
前記絶縁膜3表面の高さよりも低いので、前記絶縁膜3
表面の前記保護膜7と前記バリア層5だけが除去され、
前記銅薄膜配線6’上には前記保護膜7で構成されるキ
ャップ層7’が残される。また、前記銅薄膜配線6’周
囲と底面には前記バリア層5で構成される下地バリア層
5’が残される。かくて、前記下地バリア層5’と前記
キャップ層7’とで前記銅配線6’がカプセル化された
銅配線9が得られた。
【0060】このように銅配線9を形成すると、前記銅
配線9の幅と溝幅とは同じ幅になるので、前記溝4を微
細化すれば前記銅配線9も微細化できる。また、前記銅
薄膜配線6’の形成にはプラズマを用いていないので、
銅配線やウェハーにダメージが与えられることはなく、
更に、銅薄膜のエッチバック工程は低温で行えるので、
上記実施例は多層配線にも適用できる。更にまた、ウェ
ットエッチは行わず、清浄雰囲気で処理でき、また、前
記銅配線はカプセル化されているので腐食にも強く、歩
留り、信頼性も高い。
【0061】次に、本発明の他の実施例を説明する。図
4を参照し、40は本発明の一実施例の半導体製造装置
であり、前記ウェハー21と同様のウェハーを一貫した
真空雰囲気中でプロセス処理し、銅配線を形成するもの
であり、この半導体製造装置40を本発明方法の他の実
施例と共に説明する。
【0062】前記半導体製造装置40は、基板搬送ロボ
ット49が配置された基板搬送室41を有しており、該
基板搬送室41を中心として、カセット室42、バリア
層成膜室44、銅薄膜成膜室45、エッチバック室46
とが、図面反時計回りの方向にこの順で配置され、図示
しない真空ポンプによって各室は高真空状態に置かれて
いる。
【0063】図3(a)に示したウェハー31は、前記ウ
ェハー21と同様に、シリコン単結晶から成る基板12
上に成膜された膜厚1μmのシリコン酸化膜から成る絶
縁膜13を有しており、該絶縁膜13には、幅0.35
μm、深さ0.7μmの溝14が複数設けられている。
【0064】前記ウェハー31を前記カセット室42に
置き、真空排気した後、前記基板搬送ロボット39で前
記バリア層成膜室44に搬送する。
【0065】前記バリア層成膜室44は、搬入されたウ
ェハーと300mmの距離になるようにTiNターゲッ
トが配置されており、該バリア層成膜室44内にアルゴ
ンガスを導入し、通常よりも一桁低い、0.35×10
-2Paの圧力を保って前記TiNターゲットのスパッタ
リングを行ったところ、図3(b)に示すように、600
Åの厚みのTiN薄膜から成るバリア層15が、前記溝
14内にカバレッジ良く成膜され、ウェハー32が得ら
れた。
【0066】このウェハー32を前記銅薄膜成膜室45
に搬入し、前記銅薄膜成膜室35と同じ成膜条件のCV
D反応により、前記バリア層15上にコンフォーマルに
銅薄膜16を成長させ、図3(c)に示すように、表面の
平坦なウェハー33を作った。
【0067】次いで、前記ウェハー33を前記エッチバ
ック室46に搬送し、基板温度130℃で、正2価の銅
有機錯体ガスであるCu+2(HFA)2と、電子供与性中
性配位子ガスである過剰なSi(Me)3C≡CSi(M
e)3ガスとの混合ガスを導入し、圧力100Paの状態
に保ち、前記銅薄膜16表面のCu0を正1価の銅有機
錯体に転換除去し、図3(d)に示すように、前記溝14
内にだけ銅薄膜配線16’が残されたウェハー34を得
た。
【0068】該ウェハー34を前記バリア層成膜室44
に再度搬入し、前記バリア層15の成膜条件と同じ条件
でTiNターゲットのスパッタリングを行ったところ、
図3(e)に示すように、該ウェハー34表面にTiN薄
膜から成る保護膜17がカバレッジ良く成膜され、ウェ
ハー35が得られた。
【0069】該ウェハー35を前記カセット室42から
取出し、図3(f)に示すように、前記銅配線薄膜16’
上の前記保護膜17が除去されないようにレジスト膜1
8を設けてドライエッチングを行い、前記バリア層15
と前記保護膜17の不要部分を除去して下地バリア層1
5’とキャップ層17’を形成し、前記溝14内の前記
銅薄膜配線16’をカプセル化した銅配線19を得た。
このとき、前記溝14以外のところもレジスト膜で保護
しておけば、所望領域に前記下地バリア層15’とキャ
ップ層17’とを形成できる。
【0070】なお、前記バリア層5や前記キャップ層7
に用いたTiN薄膜をCVD法で成膜する際、Ti(N
Me2)4に替えてTi(NEt2)4を用いたり、また、N
3ガスに替えてヒドラジン(N24)ガスやメチルヒド
ラジン(N23CH3)ガスを用いたり、更に、TiCl4
/NH3系の原料ガスや、その他Ti含有有機金属系ガ
スを原料ガスとすることも可能である。
【0071】また、前記バリア層5、15、及び前記保
護膜7、17に用いることができる薄膜はTiN薄膜に
限定されるものではなく、TiW、Ta、Mo、W等の
高融点金属や高融点金属化合物であって、ドライエッチ
ングにより容易にエッチング除去できる薄膜であれば本
発明に適用することができる。
【0072】また、銅薄膜を正1価銅有機錯体に転換し
てエッチバックする際、上記各実施例では基板温度を1
30℃に保ったが、70℃〜200℃の温度範囲でエッ
チバックが可能である。但し、低温側ではエッチング速
度が遅くなり、高温側では生成された正1価の有機錯体
が再分解してCu0の再生成が行われるので、結果的に
エッチング速度が低下する。実験的に確認した限りで
は、基板温度を120℃〜160℃の範囲に保つのが望
ましい。
【0073】更に、前記銅薄膜のエッチバックの際、1
00Paの圧力にしたが、10Pa〜200Paの圧力
範囲を用いることができる。但し、このときの圧力値
は、ドライエッチングガス濃度と等価なので、圧力が低
い場合は反応速度が遅くなり、高い場合は周辺部のエッ
チングが進行しすぎてウェハー面内のエッチング分布が
悪化する。実験的に確認された範囲では、50Pa〜1
50Paが実用に適した圧力範囲であると考えられる。
【0074】なお、銅薄膜のエッチバックの際、本実施
例ではキャリアガスを用いなかったが、大面積のウェハ
ー表面の銅薄膜をエッチバックする場合には、正2価銅
有機錯体ガスと電子供与性中性配位子ガスに加え、アル
ゴンガスや、場合によりアルゴンガスにH2ガスを添加
した混合ガスをキャリアガスとして用いることが、面内
エッチング分布の改善のためには望ましい。
【0075】
【発明の効果】本発明によれば、銅薄膜のエッチバック
にプラズマを用いなくて済み、また低温で行うことがで
きるので、素子に対してダメージを与えない。また、こ
のエッチバックの際の銅薄膜と下地のバリア層との選択
性が非常に大きいので、溝内のバリア層までエッチング
されてしまうということはない。
【0076】また本発明によれば、減圧雰囲気で処理
し、ウェット処理を必要としないので、歩留り、信頼性
が向上し、また、工程が簡略化されるので、スループッ
トが向上する。
【図面の簡単な説明】
【図1】 本発明方法の実施例を説明するための工程図
【図2】 その方法の実施に用いることができる半導体
製造装置の一例
【図3】 本発明方法の他の実施例を説明するための工
程図
【図4】 その方法の実施に用いることができる半導体
製造装置の一例
【図5】 CMP法を説明するための工程図
【符号の説明】
2、12……基板 4、14……溝 3、13…
…絶縁膜 5、15……バリア層 6、16……銅薄膜 9、
19……銅配線 7’、17’……キャップ層 34、44、……バリア層成膜室 35、45……
銅薄膜成膜室 36、46……エッチバック室 31、41……
基板搬送室 39、49……基板搬送ロボット 30、40……
銅配線製造装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 M (72)発明者 村田 真朗 神奈川県茅ヶ崎市萩園2500番地 日本真空 技術株式会社内 (72)発明者 劉 身健 神奈川県茅ヶ崎市萩園2500番地 日本真空 技術株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】基板上に成膜され、溝が設けられた絶縁膜
    表面にバリア層を成膜するバリア層成膜工程と、 前記バリア層表面に銅薄膜を成膜して前記溝内を銅で充
    填する銅充填工程と、 前記溝内に充填された銅を残して前記銅薄膜を除去し、
    該溝内に銅配線を形成する配線形成工程とを有する銅配
    線製造方法であって、 前記配線形成工程は、前記銅薄膜表面に、正2価の銅有
    機錯体ガスと電子供与性中性配位子ガスとを供給し、前
    記銅薄膜を正1価の銅有機錯体にして除去するエッチバ
    ック工程を有することを特徴とする銅配線製造方法。
  2. 【請求項2】前記配線形成工程は、前記溝内に残された
    銅表面にキャップ層を形成するキャップ層形成工程を有
    することを特徴とする請求項1記載の銅配線製造方法。
  3. 【請求項3】基板上に成膜された絶縁膜と、 該絶縁膜に設けられた溝と、 該溝内に成膜されたバリア層と、該バリア層上に成膜さ
    れ前記溝内を充填して成る銅薄膜とを有する半導体装置
    であって、 前記銅薄膜のうち、前記溝外の銅薄膜は、正2価の銅有
    機錯体ガスと電子供与性中性配位子ガスによって正1価
    の銅有機錯体に転換除去されて、前記溝内に銅配線が形
    成されていることを特徴とする半導体装置。
  4. 【請求項4】前記銅配線上にキャップ層が設けられてい
    ることを特徴とする請求項3記載の半導体装置。
  5. 【請求項5】バリア層を成膜するバリア層成膜室と、 銅薄膜を成膜する銅薄膜成膜室と、 銅薄膜を除去するエッチバック室とを有し、 前記各室が、基板搬送ロボットが置かれた基板搬送室周
    囲に配置された銅配線製造装置において、前記各室は真
    空排気され、前記基板搬送ロボットで基板を搬送して前
    記各室で処理する際に前記基板は大気に曝されないよう
    に構成され、前記エッチバック室は、基板上に成膜され
    た銅薄膜表面に、正2価の銅有機錯体ガスと電子供与性
    中性配位子ガスとを供給し、前記銅薄膜を正1価の銅有
    機錯体にし、前記基板表面の前記銅薄膜の不要部分が均
    一に除去されるように構成されたことを特徴とする銅配
    線製造装置。
JP4632295A 1995-02-10 1995-02-10 銅配線製造方法、半導体装置、及び銅配線製造装置 Pending JPH08222568A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4632295A JPH08222568A (ja) 1995-02-10 1995-02-10 銅配線製造方法、半導体装置、及び銅配線製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4632295A JPH08222568A (ja) 1995-02-10 1995-02-10 銅配線製造方法、半導体装置、及び銅配線製造装置

Publications (1)

Publication Number Publication Date
JPH08222568A true JPH08222568A (ja) 1996-08-30

Family

ID=12743932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4632295A Pending JPH08222568A (ja) 1995-02-10 1995-02-10 銅配線製造方法、半導体装置、及び銅配線製造装置

Country Status (1)

Country Link
JP (1) JPH08222568A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195864A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置およびその製造方法
JP2001274159A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置の製造方法
JP2002026018A (ja) * 2000-05-09 2002-01-25 Internatl Business Mach Corp <Ibm> 半導体装置用のカプセル化金属構造および同構造を含むmimキャパシタ
US6475912B1 (en) 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
WO2006035591A1 (ja) * 2004-09-27 2006-04-06 Ulvac, Inc. 銅配線の形成方法
US7321171B2 (en) 2000-05-08 2008-01-22 Renesas Technology Corp. Semiconductor integrated circuit device
KR101069440B1 (ko) * 2010-04-16 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 금속 패턴 및 그 형성방법
CN113451412A (zh) * 2020-04-01 2021-09-28 重庆康佳光电技术研究院有限公司 一种tft及其制作方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475912B1 (en) 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
US6906420B2 (en) 1998-06-01 2005-06-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6683381B2 (en) 1998-06-01 2004-01-27 Matsushita Electric Industrsial Co., Ltd. Semiconductor device having a copper interconnect layer
US7045898B2 (en) 1998-12-25 2006-05-16 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
US6589863B1 (en) 1998-12-25 2003-07-08 Nec Electronics Corp. Semiconductor device and manufacturing method thereof
KR100346004B1 (ko) * 1998-12-25 2002-07-26 닛본 덴기 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP2000195864A (ja) * 1998-12-25 2000-07-14 Nec Corp 半導体装置およびその製造方法
JP2001274159A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置の製造方法
US7321171B2 (en) 2000-05-08 2008-01-22 Renesas Technology Corp. Semiconductor integrated circuit device
US7642652B2 (en) 2000-05-08 2010-01-05 Renesas Technology Corp. Semiconductor integrated circuit device and a method of manufacturing the same
JP2002026018A (ja) * 2000-05-09 2002-01-25 Internatl Business Mach Corp <Ibm> 半導体装置用のカプセル化金属構造および同構造を含むmimキャパシタ
WO2006035591A1 (ja) * 2004-09-27 2006-04-06 Ulvac, Inc. 銅配線の形成方法
JP2006093552A (ja) * 2004-09-27 2006-04-06 Ulvac Japan Ltd 銅配線の形成方法
KR100934888B1 (ko) * 2004-09-27 2010-01-06 가부시키가이샤 알박 구리 배선의 형성 방법
US8034403B2 (en) 2004-09-27 2011-10-11 Ulvac, Inc. Method for forming copper distributing wires
DE112005002353B4 (de) * 2004-09-27 2012-06-14 Ulvac, Inc. Verfahren zur Herstellung von Sammelleitungen aus Kupfer
DE112005002353B8 (de) * 2004-09-27 2012-12-20 Ulvac, Inc. Verfahren zur Herstellung von Sammelleitungen aus Kupfer
KR101069440B1 (ko) * 2010-04-16 2011-09-30 주식회사 하이닉스반도체 반도체 소자의 금속 패턴 및 그 형성방법
CN113451412A (zh) * 2020-04-01 2021-09-28 重庆康佳光电技术研究院有限公司 一种tft及其制作方法
CN113451412B (zh) * 2020-04-01 2023-08-29 重庆康佳光电科技有限公司 一种tft及其制作方法

Similar Documents

Publication Publication Date Title
JP2828540B2 (ja) シリコン半導体ウエハのための低抵抗かつ低欠陥密度のタングステンコンタクトを形成する方法
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
US7709376B2 (en) Method for fabricating semiconductor device and semiconductor device
JPH08148563A (ja) 半導体装置の多層配線構造体の形成方法
JP3957380B2 (ja) 半導体素子の金属配線形成方法
JP3373320B2 (ja) 銅配線製造方法
JPH10214896A (ja) 半導体装置の製造方法及び製造装置
JPH09321045A (ja) 半導体装置およびその製造方法
JPH08222568A (ja) 銅配線製造方法、半導体装置、及び銅配線製造装置
JPS62105422A (ja) 半導体装置の製造方法
JP2573621B2 (ja) 電気的相互接続部の製造方法
JP2019062190A (ja) 銅配線のためのシード層
JP4155372B2 (ja) 配線膜形成方法
JP3151002B2 (ja) 半導体装置および製造方法
JP2001007049A (ja) 半導体集積回路装置の製造方法およびその製造装置
KR100218729B1 (ko) 반도체 소자의 콘택 형성방법
JP3471266B2 (ja) 半導体装置の製造方法および半導体装置
JPH0765179B2 (ja) 化学的気相成長方法
JP3401322B2 (ja) 絶縁膜を有する半導体装置の製造方法
JP3192903B2 (ja) 半導体装置の製造方法および半導体製造装置
TWI817900B (zh) 具有複合接觸結構的半導體元件
JP3263611B2 (ja) 銅薄膜製造方法、銅配線製造方法
JP4207284B2 (ja) 半導体装置の製造方法
JPH07201821A (ja) アルミ合金配線の形成方法
JPS6138264B2 (ja)