JP3957380B2 - 半導体素子の金属配線形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の多層配線に係り、特に、工程を単純化し、接続ホール内に形成されるプラグを低抵抗として、配線の信頼性を向上させるようにした半導体素子の金属配線形成方法に関する。
【0002】
【従来の技術】
一般に、アルミニウムとその合金薄膜は、電気伝導度が高く、乾式エッチングによるパターン形成が容易で、シリコン酸化膜との接着性に優れるとともに、比較的に低コストであるため、半導体回路の配線材料として広く使われてきた。しかし、集積回路の集積度が増加するに伴い、素子のサイズが減少し、配線が微細化・多層化されると、段差を有する部分や、コンタクトホール、バイアなどの接続ホール内部のステップカバレージに問題が生じる。
金属配線形成方法としてスパッタリングを用いると、前記のように段差を有する部分ではシャドウ効果により部分的に配線膜の厚さが薄くなり、特に縦横比が1以上である接続ホールでより一層ひどくなる。
従って、このような物理的堆積方法の代わりに、均一な厚さに配線膜を堆積できるCVD法が導入され、低圧CVD法でタングステン膜を形成することによりステップカバレージを改善する研究が進んできた。しかし、タングステン配線膜はアルミニウム配線膜に比べて比抵抗が2倍以上であるため、低抵抗とする必要がある配線膜として使用するには問題がある。
【0003】
多層配線層とするためには、接続ホールにプラグを形成しなければならない。そのプラグは、選択CVD法を用いて接続ホール内に露出された基板を介して選択的にタングステン膜を成長させることにより形成する。また、ホール内にプラグを形成するための他の方法としては、ホールを形成させた後、ホールを含む全面にバリヤ金属膜や接着層を形成した後、タングステン膜を堆積し、その堆積した厚さ以上にエッチバックすることにより形成する方法もある。
【0004】
しかし、選択成長法においては絶縁膜上に成長せず、ホールだけに成長させることは困難であり、さらに、全面に堆積した後にエッチバックする方法においては、高い縦横比を有する接続ホールに信頼性あるバリヤ層や接着層を形成しなければならない。そのためには、コリメータやCVD法を利用して、接続ホールの底面や側壁にタングステンの核生成が生じ得る最小の厚以上にバリヤ層や接着をを形成することが大切である。一方、接続ホールの深さは絶縁膜の平坦化の程度に従って変わるため、接続ホールの表面とプラグの表面とは同じにならない。実質的にはプラグの表面がもっと低くなる。
【0005】
さらにプラグを形成させる他の方法として、アルミニウムリフロー技術がある。このアルミニウムリフロー技術は、アルミニウムをスパッタリングで堆積した後、基板の温度を500℃程度に上昇させることによりアルミニウム粒子の流動性を増加させて接続ホールに流れ込むようにする技術である。そのため、熱処理したり、高温でスパッタリングする必要がある。
しかし、この場合には、アルミニウムを堆積する前に、アルミニウムの接着性を高めるための下部層としてTi、又はTiN、又はこれらの積層膜を形成させる必要があるが、これらの下部層はステップカバレージが悪く、その表面状態が不良となることがある。これが原因になって、接続ホール内にボイドが発生したり、接続ホールの側面で断線が発生したりする。
【0006】
金属配線を形成する他の方法として、低抵抗の導電性膜をCVD工程を用いて堆積する方法がある。それによって、接続ホールにおけるステップカバレージを改善できる。即ち、Al、Cu、Agなどの低抵抗物質を使用する。アルミニウムの場合にはDMAH(Dimethylalumiumhydride)やDMEAA(Dimethylethylaminalane)のソースを用い、Cuの場合には(hafc)Cu(TMVS)などのソースを用いる。しかし、上記の金属配線形成方法においては、CVD薄膜の表面の粗さが一般的に大きいため、0.5μm以下の細い線幅に加工する場合には電導線の反射率が低いので非常に不利であり、エレクトロ・マイグレーションなどの信頼性が低下する。
【0007】
以下、添付図面に基づいて従来の技術の半導体素子の金属配線について説明する。
図1は従来の半導体素子の金属配線の工程断面図であり、図2は従来の他の金属配線の工程断面図である。
図1は、下層配線の上に絶縁層を形成させ、その絶縁層の上に設ける上層配線を下層配線と連結した構造をうるための工程である。
まず、図1(a)に示すように、半導体基板1上に下部絶縁膜2を形成してその上に下層配線3を形成する。次いで、下層配線3を含む全面に上部絶縁膜4を形成し、その上部絶縁膜4を下層配線3が露出するように選択的にエッチングして接続ホール5を形成する。
【0008】
さらに、図1(b)に示すように、上記露出した下層配線3の表面及び接続ホール5の側面を含む全面にバリヤ層6を形成する。次いで、バリヤ層6上に第1導電性物質層7を形成し、その第1導電性物質層7及びバリヤ層6をエッチバックして前記接続ホール5内にプラグ8を形成する(図1c)。上記したプラグ8を形成するための第1導電性物質層7のエッチバック工程は、段差が発生する領域で残留する物質を完全に除去するために、図示のようにオーバーエッチングをする。
【0009】
最後に、図1(d)に示すように、プラグ8の形成された接続ホール5を含む全面に第2導電性物質層9を形成し、パターニングして上層配線を形成する。かくして、下層配線3と上層配線9とがプラグ8を介して連結される。
【0010】
そして、図2は、プラグの比抵抗を低くするために、プラグを形成しないで、上層配線を形成するときに同時に接続ホール内部を埋めるようにしたものである。
図2(a)に示すように、半導体基板1上に下部絶縁膜2を形成し、その上に下層配線3を形成する。次いで、下層配線3を含む全面に上部絶縁膜4を形成してその上部絶縁膜4を下層配線3が露出するように選択的にエッチングして接続ホール5を形成する。
【0011】
そして、図2(b)に示すように、露出した下層配線3の表面及び接続ホール5の側面を含む全面にバリヤ層6を形成する。次いで、バリヤ層6上に接続ホール5を埋るように導電性物質層7をCVD法で堆積し、パターニングして上層配線を形成する。したがって、プラグを形成しないで、CVD工程で接続ホールを埋めると同時に上層配線を形成するので、工程を単純化できる。
【0012】
【発明が解決しようとする課題】
このような従来の技術の半導体素子の金属配線の形成工程においては、次のような問題点があった。
接続ホール部分での導電性物質層のステップカバレージを改善するために、タングステンの選択堆積又は全面堆積に続いてエッチバックしてプラグを形成する従来の技術の金属配線形成工程においては次のような問題点があった。
第1に、プラグの比抵抗が5μΩ/cm以上と高いので、全面に核生成のためにTi、TiN、TiWなどのようなバリヤ層または接着層を形成しなければならない。
第2に、そのバリヤ層を形成するためには、接続ホールの底面や側面にタングステンの核生成が生じ得る最小の厚さにすべきであるため、コリメータやCVD工程を必要とする。
【0013】
そして、図2に示すように、接続ホール内における比抵抗を低くするためにプラグを用いずに上層配線を形成するとき同時に接続ホールを埋める場合においては、CVD工程で接続ホールの埋込と電導線の形成とを同時にするが、この場合においては電導線の表面が粗くなり、配線の信頼線を低下させる。
本発明は、上記のような従来の技術の金属配線の問題点を解決するために案出したもので、工程を単純化し、接続ホール内に形成されるプラグを低抵抗とし、配線の信頼性を向上させることができる半導体素子の金属配線形成方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明は、下層配線層の上に形成させた絶縁層に接続ホールを形成させ、その接続ホールに直接第1導電性物質層からなるプラグを形成させ、そのプラグに低抵抗処理を施し、その上に第2導電層からなる上層配線を形成させたことを特徴とするものである。
プラグは、プラズマを利用して第1導電性物質を堆積し、その後異方性乾式エッチング工程でエッチバックしてプラグを形成するか、プラズマを利用して第1導電性物質を堆積した後シリカなどの研磨剤とHNO3 、HOClなどの添加剤とを含むスラリを利用してCMP工程で形成する。
プラグの低抵抗処理工程は、水素、酸素、又はこれらの混合ガスを利用して300〜500℃の温度での熱処理又はプラズマ処理工程で行うか、H4O2をソースガスとして水素キャリヤガスを利用してMOCVD装置内に導入させ、圧力を0.5〜5Torr、流量を100〜1000sccm、温度を130〜170℃として実施する。
第2導電性物質層は、スパッタリングなどの物理的堆積法で形成する。
さらに、プラグと第2導電性物質層との間に2つの物質層の反応を押さえるためにバリヤ層を形成することが望ましい。
【0015】
【発明の実施の形態】
以下、添付図面に基づき本発明実施形態の半導体素子の金属配線形成方法について詳細に説明する。
図3、4は、本実施形態の半導体素子の金属配線の工程断面図である。
本実施形態は、高い縦横比を有する接続ホールに導電性物質のプラグを形成する工程において、ステップカバレージを改善し、工程を単純化し、プラグの比抵抗を低くしたものである。
まず、図3(a)に示すように、素子領域等を形成した半導体基板30上に下部絶縁膜31を形成し、その上に下層配線32を形成する。次いで、下層配線32を含む全面に上部絶縁膜33を形成し、下層配線32の一部が露出するように選択的にエッチングして接続ホール34を形成する。
【0016】
そして、図3(b)に示すように、接続ホール34で露出した下層配線32を含む全面にプラズマを用いて第1導電性物質層35aを形成する。この際、プラズマ電圧は5〜15Wになるようにし、プラズマはキャリヤガスのプラズマまたはソースガスのプラズマを利用する。この第1導電性物質層35aとしてAlを使用する場合には、MOCVD装置を利用してCVD工程で接続ホール34内および上部絶縁膜33の上にAl膜を形成する。その際、DMAHまたはDMEAAなどの有機金属化合物ソースを使用する。好ましくは、DMEAA(Dimethylethylamine alane)、即ち[(CH3)2(CH3CH2)N]AlH3をバブラ(bubbler)による水素キャリヤガスを利用してMOCVD装置内に導入させ、圧力を0.5〜5Torr、流量を100〜1000sccm、温度を130〜170℃として形成する。
一方、第1導電性物質層35aを形成するための物質層としてCuを使用する場合には、ソースガスに(hfac)Cu(TMVS)(hexafluroacetylacetonate Cu trimethylvinylsilane)のような液体ソースやCu(hfac)2などのような固体ソースを利用して、MOCVDで形成する。この際、堆積する温度は100〜200℃とし、その厚さは1000〜2000Åとする。
【0017】
次いで、図4(c)に示すように、上記第1導電性物質層35aをエッチバックして接続ホール34を実質的に埋めるプラグ35bを形成する。このとき、第1導電性物質層35aの主成分がアルミニウムの場合には、Cl2 などを含んだガスのプラズマを用いて異方性乾式エッチング工程でエッチバックする。プラグ35bで発生するリセスを防止するために化学機械的研磨(CMP)工程を利用してもよい。CMP工程を利用する場合は、シリカなどの研磨剤や、HNO3 、HOClなどの添加剤を含むスラリを使用する。
【0018】
次いで、プラグ35bの比抵抗をより低くするために、主要不純物の炭素を除去する。そのために反応性雰囲気、即ち水素、酸素、またはこれらの混合ガスを利用して300〜500℃の温度で熱処理またはプラズマ処理をする。プラズマ処理する際には、H4O2をソースガスとし、水素キャリアガスを利用してMOCVD装置内に導入して、圧力を0.5〜5Torr、流量を100〜1000sccm、温度を130〜170℃として、図4(d)に矢印で示すように実施する。上記のような低抵抗処理を施して比抵抗を減少させたプラグを図4(d)では35cとして示してある。その比抵抗は4μΩ/cm以下となる。このようなプラグ35cの低抵抗処理工程は、プラグ35bを形成するに前に、第1導電性物質層35aの形成が終わった後に実施してもよい。
【0019】
次いで、図4(e)に示すように、上記のように低抵抗処理工程が終わったプラグ35cを含む全面にスパッタリングなどのように得られる膜の表面の平坦性が優れている物理的堆積法で第2導電性物質層36を形成する。この第2導電性物質層36はAl又はCu、Agを主成分とする金属物質を利用して3000〜5000Åの厚さに形成する。そして、この第2導電性物質層36をパターニングして上層配線を形成する。
上記本実施形態の半導体素子の金属配線の形成工程においては、第1導電性物質層35aと第2導電性物質層36の主成分が互いに異なり、2つの物質間の反応性が高い場合には、その反応を抑制するために、それらの層間に相互の反応を押さえるためのバリヤ層を更に形成する。そのバリヤ層の構成物質としては、Ti、又はTiN、Ti/TiN積層膜、WN、Taなどの高融点を有する電導性物質を使用し、これをスパッタリングなどの物理的堆積法で300〜500Åの厚さに形成する。
【0020】
配線の抵抗を低くするために、第1導電性物質層35aをアルミニウムで形成し、第2導電性物質層36をCuなどのようにアルミニウムとの反応性が高い物質を使用して形成する場合には、上記のようなバリヤ層を構成することにより2つの物質層の反応を効果的に防止できる。また、200Å以下の厚さにバリヤ層を薄く形成すると、第2導電性物質層36bのCuの原子が、後続の熱処理工程により第1導電性物質層35aとして使用されたアルミニウム内に適度の濃度で拡散する。したがって、アルミニウムをCuイオンの含有された合金に変化させ得るので、プラグのアルミニウムのEM特性を改善でき、半導体基板との反応量も減少させ得る。
【0021】
【発明の効果】
上記のような本発明の半導体素子の金属配線形成方法は、下層配線層と電気的に接続される上層配線層を形成させる際に、第1導電性物質層からなるプラグを直接形成させ、そのプラグに低抵抗処理を施して、その低抵抗とされたプラグの上に第2導電性物質層からなる上層配線層を形成させたので、プラグの形成に従来のような接着層を形成させる必要がなくなり、工程を単純化させることができる。また、プラグに低抵抗処理を施しているので、配線の特性を向上させることができる。さらに、プラグの上に第2導電性物質層からなる上層配線を形成させているのでステップカバレージを改善することができ、しかも上層配線層の表面を改善することができる。
特に、主配線として使用される上層配線層を物理的堆積法を使用して形成すると、配線層の表面の粗さが改善され、金属配線層の平坦性を改善することができる。
さらに、プラグと第2導電層との間にバリヤ層を形成させると、第1、第2導電性物質層を反応性の高い物質で構成しても、2つの物質層の反応を効果的に抑制することができる。
【図面の簡単な説明】
【図1】 従来の技術の半導体素子の金属配線の工程断面図。
【図2】 従来の技術の半導体素子の他の金属配線の工程断面図。
【図3】 本発明実施形態の半導体素子の金属配線の工程断面図。
【図4】 本発明実施形態の半導体素子の金属配線の工程断面図。
【符号の説明】
30 半導体基板
31 下部絶縁膜
32 下層配線
33 上部絶縁膜
34 接続ホール
35a 第1導電性物質層
35b プラグ
35c 低抵抗プラグ
36 第2導電性物質層
Claims (7)
- 下層配線を形成させた半導体基板上に絶縁膜層を形成する工程と、
下層配線が部分的に露出されるように前記絶縁膜を選択的に除去して接続ホールを形成する工程と、
前記接続ホールを含む絶縁膜上に第1導電性物質層を形成する工程と、
前記第1導電性物質層を接続ホール内にのみ残るように除去してプラグを形成する工程と、
前記プラグに含まれている不純物が除去されるように酸素を含むガス雰囲気中で低抵抗処理を施す工程と、
前記プラグを含む絶縁膜層上に第2導電性物質層を形成して上層配線を形成する工程と、
を備えることを特徴とする半導体素子の金属配線形成方法。 - プラグを接続ホールと絶縁層上に第1導電性物質を堆積し、その後異方性乾式エッチング工程でエッチバックして形成することを特徴とする請求項1に記載の半導体素子の金属配線形成方法、
- プラグを接続ホールと絶縁層上に第1導電性物質を堆積し、その後シリカなどの研磨剤とHNO3 、HOClなどの添加剤とを含むスラリを利用してCMP工程で形成することを特徴とする請求項1に記載の半導体素子の金属配線形成方法。
- プラグの低抵抗処理工程は、水素、酸素、又はこれらの混合ガスを利用して300〜500℃の温度での熱処理又はプラズマ処理工程で行うことを特徴とする請求項1に記載の半導体素子の金属配線形成方法。
- プラズマ処理は、H4O2をソースガスとして水素キャリヤガスを利用してMOCVD装置内に導入させ、圧力を0.5〜5Torr、流量を100〜1000sccm、温度を130〜170℃として実施することを特徴とする請求項4に記載の半導体素子の金属配線形成方法。
- 第2導電性物質層は、スパッタリングなどの物理的堆積法で形成することを特徴とする請求項1に記載の半導体素子の金属配線形成方法。
- プラグと第2導電性物質層との間に2つの物質層の反応を押さえるためにバリヤ層を形成する工程を更に含むことを特徴とする請求項1に記載の半導体素子の金属配線形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960071464A KR100226742B1 (ko) | 1996-12-24 | 1996-12-24 | 반도체 소자의 금속배선 형성 방법 |
KR71464/1996 | 1996-12-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10189734A JPH10189734A (ja) | 1998-07-21 |
JP3957380B2 true JP3957380B2 (ja) | 2007-08-15 |
Family
ID=19490701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34761697A Expired - Fee Related JP3957380B2 (ja) | 1996-12-24 | 1997-12-17 | 半導体素子の金属配線形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6043149A (ja) |
JP (1) | JP3957380B2 (ja) |
KR (1) | KR100226742B1 (ja) |
DE (1) | DE19752637B4 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1996
- 1996-12-24 KR KR1019960071464A patent/KR100226742B1/ko not_active IP Right Cessation
-
1997
- 1997-07-23 US US08/899,210 patent/US6043149A/en not_active Expired - Lifetime
- 1997-11-27 DE DE19752637A patent/DE19752637B4/de not_active Expired - Fee Related
- 1997-12-17 JP JP34761697A patent/JP3957380B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE19752637A1 (de) | 1998-07-02 |
KR100226742B1 (ko) | 1999-10-15 |
US6043149A (en) | 2000-03-28 |
DE19752637B4 (de) | 2005-12-29 |
JPH10189734A (ja) | 1998-07-21 |
KR19980052475A (ko) | 1998-09-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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