JPH08211363A - アクティブマトリックスパネル - Google Patents
アクティブマトリックスパネルInfo
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- JPH08211363A JPH08211363A JP28449795A JP28449795A JPH08211363A JP H08211363 A JPH08211363 A JP H08211363A JP 28449795 A JP28449795 A JP 28449795A JP 28449795 A JP28449795 A JP 28449795A JP H08211363 A JPH08211363 A JP H08211363A
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Abstract
(57)【要約】
【目的】 ＭＰＵに負担をかけずに画像処理、特に雑音
除去の処理等を行い、装置の小型化、高速化を実現す
る。 【構成】 複数のゲイト線と、複数のソース線と、薄膜
トランジスタが接続され、マトリックス状に配置された
画素を有する第１の透明基板と、第１の透明基板に対向
配置された第２の透明基板と、第１及び第２の透明基板
間に介設された液晶と、相補型又はＰ型又はＮ型の薄膜
トランジスタにより成る、ゲイト線ドライバ回路又はソ
ース線ドライバ回路の少なくとも一方の回路を備え、Ｐ
型又はＮ型又は相補型の薄膜トランジスタより成り、ソ
ース線に供給する画素データを処理する処理回路を有す
る。
除去の処理等を行い、装置の小型化、高速化を実現す
る。 【構成】 複数のゲイト線と、複数のソース線と、薄膜
トランジスタが接続され、マトリックス状に配置された
画素を有する第１の透明基板と、第１の透明基板に対向
配置された第２の透明基板と、第１及び第２の透明基板
間に介設された液晶と、相補型又はＰ型又はＮ型の薄膜
トランジスタにより成る、ゲイト線ドライバ回路又はソ
ース線ドライバ回路の少なくとも一方の回路を備え、Ｐ
型又はＮ型又は相補型の薄膜トランジスタより成り、ソ
ース線に供給する画素データを処理する処理回路を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタを用
いたアクティブマトリックスパネルに関するものであ
る。
いたアクティブマトリックスパネルに関するものであ
る。
【０００２】
【従来の技術】図１２に従来例の液晶表示装置の構成図
を示す。特開平１─２８９９１７に開示されているよう
に、アクティブマトリックスパネル１１において、ソー
ス線ドライバ回路１２、ゲイト線ドライバ回路１３、及
び画素マトリックス１４が同一の基板上に形成されてい
る。
を示す。特開平１─２８９９１７に開示されているよう
に、アクティブマトリックスパネル１１において、ソー
ス線ドライバ回路１２、ゲイト線ドライバ回路１３、及
び画素マトリックス１４が同一の基板上に形成されてい
る。
【０００３】ソース線ドライバ回路１２はシフトレジス
タ１５と、薄膜トランジスタより成るサンプルホールド
回路１６により構成され、ソース線１７により画素マト
リックス１４に接続されている。ゲイト線ドライバ回路
１３はシフトレジスタ１８とバッファ回路１９とで構成
され、ゲイト線２０により画素マトリックス１４に接続
されている。画素マトリックス１４には、ソース線１７
とゲイト線２０との交点にそれぞれ画素２２が形成さ
れ、画素２２は薄膜トランジスタ２３と液晶セル２４と
により構成されている。
タ１５と、薄膜トランジスタより成るサンプルホールド
回路１６により構成され、ソース線１７により画素マト
リックス１４に接続されている。ゲイト線ドライバ回路
１３はシフトレジスタ１８とバッファ回路１９とで構成
され、ゲイト線２０により画素マトリックス１４に接続
されている。画素マトリックス１４には、ソース線１７
とゲイト線２０との交点にそれぞれ画素２２が形成さ
れ、画素２２は薄膜トランジスタ２３と液晶セル２４と
により構成されている。
【０００４】図１３は従来例の液晶表示装置の画像デー
タ処理のシステムブロック図であり、マイコン（超小型
演算処理装置）により、ソフトウエアを用いて、記憶装
置（Random-Access-Memory）に保持していた画像データ
のデータ処理を行うシステムを示す。図１３に示すよう
に液晶表示装置３１には、ＤＡ変換回路３２を介して、
データバス３５により、画像データを記憶する記憶装置
３３と、マイコンを含む画像処理システム３４とが入出
力可能に接続されている。更に、液晶表示装置３１、Ｄ
Ａ変換回路３２には、画像処理システム３４から制御信
号が制御信号線３８を経て入力される。更に、画像処理
システム３４の出力は、アドレスバス３６、制御信号線
３７それぞれにより記憶装置３３に接続されている。
タ処理のシステムブロック図であり、マイコン（超小型
演算処理装置）により、ソフトウエアを用いて、記憶装
置（Random-Access-Memory）に保持していた画像データ
のデータ処理を行うシステムを示す。図１３に示すよう
に液晶表示装置３１には、ＤＡ変換回路３２を介して、
データバス３５により、画像データを記憶する記憶装置
３３と、マイコンを含む画像処理システム３４とが入出
力可能に接続されている。更に、液晶表示装置３１、Ｄ
Ａ変換回路３２には、画像処理システム３４から制御信
号が制御信号線３８を経て入力される。更に、画像処理
システム３４の出力は、アドレスバス３６、制御信号線
３７それぞれにより記憶装置３３に接続されている。
【０００５】画像を表示する際には、予め画像処理内容
をＣ言語等によりプログラムを作成し、画像処理システ
ム３４おいて、そのプログラムをコンパイルし、その内
容に基づいて記憶装置３３を制御して、記憶されている
画像データを読みだして、画像処理をする。そして、処
理された画像データをを記憶装置３３に再度書き込む。
あるいはＤＡ変換回路３２を介して、液晶表示装置３１
に出力して、表示させる。即ち、アクティブマトリック
型の液晶表示装置は、表示機能のみを備えている。
をＣ言語等によりプログラムを作成し、画像処理システ
ム３４おいて、そのプログラムをコンパイルし、その内
容に基づいて記憶装置３３を制御して、記憶されている
画像データを読みだして、画像処理をする。そして、処
理された画像データをを記憶装置３３に再度書き込む。
あるいはＤＡ変換回路３２を介して、液晶表示装置３１
に出力して、表示させる。即ち、アクティブマトリック
型の液晶表示装置は、表示機能のみを備えている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリックスパネルは、単に画像データを表
示する機能しか備えていないため、以下のような問題が
生ずる。 （１）表示装置及びシステムの小型化が妨げられてい
る。 従来は、図１２のようにアクティブマトリックスパネル
は画素マトリックスの各画素を駆動する回路しかなく、
画素マトリックスを表示するための回路、特に画像処理
の演算システムへのアクセスするための回路は、アクテ
ィブマトリックスパネルの外付けになっている。近年画
像データの膨大化及び複雑なデータ処理を行うため、外
部での演算も多量になってきており、ＭＰＵの演算能力
では追従することが困難である。従ってＭＰＵの負荷を
減らすために外部演算装置を専用に半導体集積回路に組
み込んで、問題を解決している。しかしながら、画像処
理を含んだ画像表示装置の部品点数が増えてしまうた
め、システムの小型化が妨げられる。
アクティブマトリックスパネルは、単に画像データを表
示する機能しか備えていないため、以下のような問題が
生ずる。 （１）表示装置及びシステムの小型化が妨げられてい
る。 従来は、図１２のようにアクティブマトリックスパネル
は画素マトリックスの各画素を駆動する回路しかなく、
画素マトリックスを表示するための回路、特に画像処理
の演算システムへのアクセスするための回路は、アクテ
ィブマトリックスパネルの外付けになっている。近年画
像データの膨大化及び複雑なデータ処理を行うため、外
部での演算も多量になってきており、ＭＰＵの演算能力
では追従することが困難である。従ってＭＰＵの負荷を
減らすために外部演算装置を専用に半導体集積回路に組
み込んで、問題を解決している。しかしながら、画像処
理を含んだ画像表示装置の部品点数が増えてしまうた
め、システムの小型化が妨げられる。
【０００７】（２）また、パネル上に無駄な領域があ
る。 従来のアクティブマトリックスパネルには、画素及びゲ
イト線、ソース線のドライバ回路により構成されていた
ので、パネル上に空領域がある。その空き領域に外付け
の部品をいれることが、可能ならば表示システムのを構
成している物理的空間を小型化に更に貢献できる。
る。 従来のアクティブマトリックスパネルには、画素及びゲ
イト線、ソース線のドライバ回路により構成されていた
ので、パネル上に空領域がある。その空き領域に外付け
の部品をいれることが、可能ならば表示システムのを構
成している物理的空間を小型化に更に貢献できる。
【０００８】（３）画像処理を行うシステムの高速動作
を妨げている。 画素を制御するためにパネル以外のシステムのＭＰＵ
（超小型演算処理装置）を動作させることが必要である
が、年々画像処理技術が複雑になり、そのためのソフト
ウエアも複雑膨大になってきた。そのために、ＭＰＵの
データの処理時間も多くなっているが、記憶装置へのア
クセスしている時間も多い。なぜなら、特にＭＰＵが記
憶装置にアクセスするのに、データバスを占有するため
である。それを解決するために、専用のハードウエアを
用意して、並列処理を行うことが有効であるが、部品点
数が多くなってしまう。そのため、並列処理システムを
設けるよりも、部品点数を少なくすることを優先する
と、システムの高速動作を犠牲になると共に、ＭＰＵに
負担を強いることになる。本発明の目的は、上述の問題
点（１）〜（３）を解決して、画像処理を高速化し、か
つ装置の小型化を図り得るアクティブマトリックスパネ
ルを提供することにある。
を妨げている。 画素を制御するためにパネル以外のシステムのＭＰＵ
（超小型演算処理装置）を動作させることが必要である
が、年々画像処理技術が複雑になり、そのためのソフト
ウエアも複雑膨大になってきた。そのために、ＭＰＵの
データの処理時間も多くなっているが、記憶装置へのア
クセスしている時間も多い。なぜなら、特にＭＰＵが記
憶装置にアクセスするのに、データバスを占有するため
である。それを解決するために、専用のハードウエアを
用意して、並列処理を行うことが有効であるが、部品点
数が多くなってしまう。そのため、並列処理システムを
設けるよりも、部品点数を少なくすることを優先する
と、システムの高速動作を犠牲になると共に、ＭＰＵに
負担を強いることになる。本発明の目的は、上述の問題
点（１）〜（３）を解決して、画像処理を高速化し、か
つ装置の小型化を図り得るアクティブマトリックスパネ
ルを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るアクティブマリトリックスパネル
は、複数のゲイト線と、複数のソース線と、薄膜トラン
ジスタが接続され、マトリックス状に配置された画素と
を有する第１の透明基板と、該第１の透明基板に対向配
置された第２の透明基板と、前記第１の透明基板と前記
第２の透明基板の間に介設された液晶と、Ｐ型あるいは
Ｎ型あるいは相補型の薄膜トランジスタより成る、ゲイ
ト線ドライバ回路又はソース線ドライバ回路の少なくと
も一方の回路と、を有するアクティブマトリックスパネ
ルにおいて、Ｐ型あるいはＮ型あるいは相補型の薄膜ト
ランジスタより成り、前記ソース線に供給する画像デー
タを処理する処理回路を有し、 （１）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る基準クロック発生回路 （２）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るカウンタ回路 （３）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る分周回路 （４）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る外部からアクティブマトリックスパネルに
信号を伝達する伝達回路 （５）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るアクティブマトリックスパネルから外部へ
信号を伝達する伝達回路 （６）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るアクティブマトリックスパネルから外部
へ、かつ外部からアクティブマトリックスパネル内部へ
信号を伝達する双方向伝達回路 該処理回路は、上記の回路（１）〜（６）の少なくとも
２つ以上の回路を有する。
めに、本発明に係るアクティブマリトリックスパネル
は、複数のゲイト線と、複数のソース線と、薄膜トラン
ジスタが接続され、マトリックス状に配置された画素と
を有する第１の透明基板と、該第１の透明基板に対向配
置された第２の透明基板と、前記第１の透明基板と前記
第２の透明基板の間に介設された液晶と、Ｐ型あるいは
Ｎ型あるいは相補型の薄膜トランジスタより成る、ゲイ
ト線ドライバ回路又はソース線ドライバ回路の少なくと
も一方の回路と、を有するアクティブマトリックスパネ
ルにおいて、Ｐ型あるいはＮ型あるいは相補型の薄膜ト
ランジスタより成り、前記ソース線に供給する画像デー
タを処理する処理回路を有し、 （１）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る基準クロック発生回路 （２）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るカウンタ回路 （３）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る分周回路 （４）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る外部からアクティブマトリックスパネルに
信号を伝達する伝達回路 （５）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るアクティブマトリックスパネルから外部へ
信号を伝達する伝達回路 （６）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るアクティブマトリックスパネルから外部
へ、かつ外部からアクティブマトリックスパネル内部へ
信号を伝達する双方向伝達回路 該処理回路は、上記の回路（１）〜（６）の少なくとも
２つ以上の回路を有する。
【００１０】上記の構成において、回路を構成する薄膜
トランジスタは、例えば珪素薄膜を使用したＭＯＳトラ
ンジスタとすればよい。
トランジスタは、例えば珪素薄膜を使用したＭＯＳトラ
ンジスタとすればよい。
【００１１】
【作用】上記の構成を有する本発明に係るアクティブマ
リトリックスパネルは、処理回路において、画像データ
を記憶している複数の外部の記憶装置から、画像データ
の読み出して、演算処理し、処理された画像データを画
素に伝達して、表示させる。すなわち、本発明に係るア
クティブマリトリックスパネルは、画素マトリックスを
駆動するのみでなく、演算を実行して、外部へ信号を伝
達し、記憶装置等の外部装置の制御も行う。このように
して、特にＭＰＵに頼ること無しに、画像データの演算
をし、複数の記憶装置に直接アクセスして、画素マトリ
ックスに表示させるデータ処理をできるだけ少ない部品
で行うことを可能にする。
リトリックスパネルは、処理回路において、画像データ
を記憶している複数の外部の記憶装置から、画像データ
の読み出して、演算処理し、処理された画像データを画
素に伝達して、表示させる。すなわち、本発明に係るア
クティブマリトリックスパネルは、画素マトリックスを
駆動するのみでなく、演算を実行して、外部へ信号を伝
達し、記憶装置等の外部装置の制御も行う。このように
して、特にＭＰＵに頼ること無しに、画像データの演算
をし、複数の記憶装置に直接アクセスして、画素マトリ
ックスに表示させるデータ処理をできるだけ少ない部品
で行うことを可能にする。
【００１２】
【実施例】本発明を、以下に図示する実施例に基づいて
詳細に説明する。 〔実施例１〕実施例１は具体的な画像処理としてマスク
処理（画面のノイズの減少）の方法を取り上げる。この
マスク処理は例えば画像読み取り装置（ハンディスキャ
ナ等）から画像データを生成した時、その画像の修正と
くに孤立点雑音の除去に必要な処理である。
詳細に説明する。 〔実施例１〕実施例１は具体的な画像処理としてマスク
処理（画面のノイズの減少）の方法を取り上げる。この
マスク処理は例えば画像読み取り装置（ハンディスキャ
ナ等）から画像データを生成した時、その画像の修正と
くに孤立点雑音の除去に必要な処理である。
【００１３】図１は実施例１のアクティブマトリックス
パネルの構成図であり、以下に示す回路は同一の透明基
板上に作成されている。アクティブマトリックスパネル
１０１において、Ｎ本のソース線１０２とＭ本のゲイト
線１０３が格子状に配置され、画素１０４がソース線１
０２とゲイト線１０３の交点にそれぞれ接続されてい
る。この状態で、画素１０４は水平方向に（Ｘ軸方向
に）Ｎ個配置され、垂直方向に（Ｙ軸方向に）Ｍ個配置
されて、Ｎ×Ｍのマトリックスを成しているため、アド
レスＡ（ｘ、ｙ）を指定することにより、任意の画素１
０４を指定することができる。
パネルの構成図であり、以下に示す回路は同一の透明基
板上に作成されている。アクティブマトリックスパネル
１０１において、Ｎ本のソース線１０２とＭ本のゲイト
線１０３が格子状に配置され、画素１０４がソース線１
０２とゲイト線１０３の交点にそれぞれ接続されてい
る。この状態で、画素１０４は水平方向に（Ｘ軸方向
に）Ｎ個配置され、垂直方向に（Ｙ軸方向に）Ｍ個配置
されて、Ｎ×Ｍのマトリックスを成しているため、アド
レスＡ（ｘ、ｙ）を指定することにより、任意の画素１
０４を指定することができる。
【００１４】ソース線１０２はサンプルホールド回路１
０５を介して、ソースドライバ回路１２４に接続され、
ゲイト線１０３はゲイトドライバ回路１２３の出力に接
続されている。更に、ゲイトドライバ回路１２３の入力
にはクロック線１０６、スタート線１０７がそれぞれ接
続され、サンプルホールド回路１０５の入力にはビデオ
線１０８が接続され、ソースドライバ回路１２４にはク
ロック線１０９、スタート線１１０がそれぞれ接続され
ている。ゲイトドライバ回路１２３、ソースドライバ回
路１２４はそれぞれＰ型、Ｎ型、又は相補型の薄膜トラ
ンジスタにより形成されている。
０５を介して、ソースドライバ回路１２４に接続され、
ゲイト線１０３はゲイトドライバ回路１２３の出力に接
続されている。更に、ゲイトドライバ回路１２３の入力
にはクロック線１０６、スタート線１０７がそれぞれ接
続され、サンプルホールド回路１０５の入力にはビデオ
線１０８が接続され、ソースドライバ回路１２４にはク
ロック線１０９、スタート線１１０がそれぞれ接続され
ている。ゲイトドライバ回路１２３、ソースドライバ回
路１２４はそれぞれＰ型、Ｎ型、又は相補型の薄膜トラ
ンジスタにより形成されている。
【００１５】更に、マスク処理を行う画素１０４のアド
レスを指定するための回路が設けられており、基準クロ
ック線１２６により、基準クロックを発生する基準クロ
ック発生回路１２５の出力は、Ｘ座標を計数するＸ軸カ
ウンタ回路１１１、Ｙ座標を計数するＹ軸カウンタ回路
１１２、外部の記憶装置への読み出し・書き込みを制御
するためのクロック信号を発生するための記憶装置制御
回路１１３にそれぞれ接続されている。Ｘ軸カウンタ回
路１１１、Ｙ軸カウンタ回路１１２の出力はそれぞれア
ドレス保持回路１１６が接続された座標変換回路１１
５、アドレスバッファ１１８、アドレスバス１１９に順
次に接続されて、外部の制御部に出力されている。ま
た、記憶装置制御回路１１３の出力はクロックバッファ
１２７を介して、平均化スタート信号線１２８によりア
クティブマトリックスパネル１０１外部の制御部に接続
されている。なお、Ｘ軸カウンタ回路１１１、Ｙ軸カウ
ンタ回路１１２と、記憶装置制御回路１１３と、座標変
換回路１１５と、アドレス保持回路１１６はそれぞれＰ
型、Ｎ型、又は相補型の薄膜トランジスタにより形成さ
れている。
レスを指定するための回路が設けられており、基準クロ
ック線１２６により、基準クロックを発生する基準クロ
ック発生回路１２５の出力は、Ｘ座標を計数するＸ軸カ
ウンタ回路１１１、Ｙ座標を計数するＹ軸カウンタ回路
１１２、外部の記憶装置への読み出し・書き込みを制御
するためのクロック信号を発生するための記憶装置制御
回路１１３にそれぞれ接続されている。Ｘ軸カウンタ回
路１１１、Ｙ軸カウンタ回路１１２の出力はそれぞれア
ドレス保持回路１１６が接続された座標変換回路１１
５、アドレスバッファ１１８、アドレスバス１１９に順
次に接続されて、外部の制御部に出力されている。ま
た、記憶装置制御回路１１３の出力はクロックバッファ
１２７を介して、平均化スタート信号線１２８によりア
クティブマトリックスパネル１０１外部の制御部に接続
されている。なお、Ｘ軸カウンタ回路１１１、Ｙ軸カウ
ンタ回路１１２と、記憶装置制御回路１１３と、座標変
換回路１１５と、アドレス保持回路１１６はそれぞれＰ
型、Ｎ型、又は相補型の薄膜トランジスタにより形成さ
れている。
【００１６】更に、画像処理を行うためにデータ演算回
路１１４が設けられており、データ演算回路１１４に
は、読み込み・書き込み可能な入出力制御回路１１７、
入出力切換信号線１２０、双方向バッファ１２１、デー
タバス１２２が入出力可能に順次に接続されており、デ
ータバス１２２はアクティブマトリックスパネル１０１
外部の制御部に接続されている。ここで、データ演算回
路１１４、入出力制御回路１１７はそれぞれＰ型、Ｎ
型、又は相補型の薄膜トランジスタにより形成されてい
る。
路１１４が設けられており、データ演算回路１１４に
は、読み込み・書き込み可能な入出力制御回路１１７、
入出力切換信号線１２０、双方向バッファ１２１、デー
タバス１２２が入出力可能に順次に接続されており、デ
ータバス１２２はアクティブマトリックスパネル１０１
外部の制御部に接続されている。ここで、データ演算回
路１１４、入出力制御回路１１７はそれぞれＰ型、Ｎ
型、又は相補型の薄膜トランジスタにより形成されてい
る。
【００１７】図２は液晶表示装置の画像処理システムの
ブロック回路図であり、アクティブマトリックスパネル
１０１の外部には、画像データを記憶するための記憶装
置２０１と、装置全体を制御するためのＭＰＵ２０２と
が設けられている。アドレスバス１１９により、アクテ
ィブマトリックスパネル１０１の出力、ＭＰＵ２０２の
出力は記憶装置２０１に接続されている。また、データ
バス１２２により、アクティブマトリックスパネル１０
１の双方向バッファ１２１、記憶装置２０１、ＭＰＵ２
０２はそれぞれ入出力可能に接続されている。更に、デ
ータバス１２２にはＤＡ変換器２０３が接続され、ＤＡ
変換器２０３はビデオ信号線１０８によりアクティブマ
トリックスパネル１０１に接続されている。更に、記憶
装置制御線２０４により、アクティブマトリックスパネ
ル１０１は記憶装置２０１、ＭＰＵ２０２にそれぞれ接
続されている。また、コントロール信号線２０５によ
り、アクティブマトリックスパネル１０１とＭＰＵ２０
２とが接続されている。
ブロック回路図であり、アクティブマトリックスパネル
１０１の外部には、画像データを記憶するための記憶装
置２０１と、装置全体を制御するためのＭＰＵ２０２と
が設けられている。アドレスバス１１９により、アクテ
ィブマトリックスパネル１０１の出力、ＭＰＵ２０２の
出力は記憶装置２０１に接続されている。また、データ
バス１２２により、アクティブマトリックスパネル１０
１の双方向バッファ１２１、記憶装置２０１、ＭＰＵ２
０２はそれぞれ入出力可能に接続されている。更に、デ
ータバス１２２にはＤＡ変換器２０３が接続され、ＤＡ
変換器２０３はビデオ信号線１０８によりアクティブマ
トリックスパネル１０１に接続されている。更に、記憶
装置制御線２０４により、アクティブマトリックスパネ
ル１０１は記憶装置２０１、ＭＰＵ２０２にそれぞれ接
続されている。また、コントロール信号線２０５によ
り、アクティブマトリックスパネル１０１とＭＰＵ２０
２とが接続されている。
【００１８】図３、図４に双方向バッファ１２１の構成
例を示す。図３において、出力ピン３０１には、Ｐ型ト
ランジスタ３０２のドレイン電極とＮ型トランジスタ３
０３のソース電極との接続端が接続され、Ｐ型トランジ
スタ３０２のゲイト電極にはＮＡＮＤ回路３０４が接続
され、Ｎ型トランジスタ３０３のゲイト電極にはＮＯＲ
回路３０５が接続されている。ＮＡＮＤ回路３０４の入
力端の一方には入力ピン３０９が接続され、他方にはＩ
ＮＶＥＲＴ回路３０６が接続されている。また、ＮＯＲ
回路３０５の入力端の一方には入力ピン３０９が接続さ
れ、他方にはＩＮＶＥＲＴ回路３０７が接続されてい
る。また、ＩＮＶＥＲＴ回路３０７の出力はＩＮＶＥＲ
Ｔ回路３０６にも接続され、ＩＮＶＥＲＴ回路３０７に
は出力状態制御ピン３０８が接続されている。
例を示す。図３において、出力ピン３０１には、Ｐ型ト
ランジスタ３０２のドレイン電極とＮ型トランジスタ３
０３のソース電極との接続端が接続され、Ｐ型トランジ
スタ３０２のゲイト電極にはＮＡＮＤ回路３０４が接続
され、Ｎ型トランジスタ３０３のゲイト電極にはＮＯＲ
回路３０５が接続されている。ＮＡＮＤ回路３０４の入
力端の一方には入力ピン３０９が接続され、他方にはＩ
ＮＶＥＲＴ回路３０６が接続されている。また、ＮＯＲ
回路３０５の入力端の一方には入力ピン３０９が接続さ
れ、他方にはＩＮＶＥＲＴ回路３０７が接続されてい
る。また、ＩＮＶＥＲＴ回路３０７の出力はＩＮＶＥＲ
Ｔ回路３０６にも接続され、ＩＮＶＥＲＴ回路３０７に
は出力状態制御ピン３０８が接続されている。
【００１９】また、図４において、双方向ピン４０１は
トライステートバッファ４０２の出力端と入力バッファ
４０３の入力端とがそれぞれ接続されている。トライス
テートバッファ４０２には入力ピン４０４と入出力切換
ピン４０５の入力がそれぞれ接続され、入力バッファ４
０３は入力ピン４０６の出力と接続されている。
トライステートバッファ４０２の出力端と入力バッファ
４０３の入力端とがそれぞれ接続されている。トライス
テートバッファ４０２には入力ピン４０４と入出力切換
ピン４０５の入力がそれぞれ接続され、入力バッファ４
０３は入力ピン４０６の出力と接続されている。
【００２０】マスク処理をする際には、平均化スタート
信号線１２８からの信号がＨレベルになると、基準クロ
ック発生回路１２５で発生されたクロック信号に同期し
て、Ｘ軸カウンタ回路１１１とＹ軸カウンタ回路１１２
とにおいて、（ｘ、ｙ）座標が（２、２）から（３、
２）、（３、３）．．．と順次に計数される。
信号線１２８からの信号がＨレベルになると、基準クロ
ック発生回路１２５で発生されたクロック信号に同期し
て、Ｘ軸カウンタ回路１１１とＹ軸カウンタ回路１１２
とにおいて、（ｘ、ｙ）座標が（２、２）から（３、
２）、（３、３）．．．と順次に計数される。
【００２１】平均化スタート信号線１２８の信号がＬレ
ベルになるとＸ軸カウンタ回路１１１、Ｙ軸カウンタ回
路１１２は座標の計数を停止し、座標（ｘ，ｙ）が決定
される。座標変換回路１１５において、座標（ｘ、ｙ）
に基づいて画素１０４のアドレスＡ（ｘ、ｙ）が決定さ
れ、このアドレスＡ（ｘ、ｙ）の画素１０４の画像デー
タＤ（ｘ、ｙ）に対してマスク処理をする
ベルになるとＸ軸カウンタ回路１１１、Ｙ軸カウンタ回
路１１２は座標の計数を停止し、座標（ｘ，ｙ）が決定
される。座標変換回路１１５において、座標（ｘ、ｙ）
に基づいて画素１０４のアドレスＡ（ｘ、ｙ）が決定さ
れ、このアドレスＡ（ｘ、ｙ）の画素１０４の画像デー
タＤ（ｘ、ｙ）に対してマスク処理をする
【００２２】図５にマスク処理のアルゴリズムのステッ
プ図を示す。座標変換回路１１５において決定されたア
ドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に一旦記
憶されると共に、アドレスバッファ１１８、アドレスバ
ス１１９により記憶装置２０１に出力される。記憶装置
２０１はＭＰＵ２０２から画像データＤ（ｘ、ｙ）を読
みだして、データ演算回路１１４に出力する。なお、画
像データとして濃度データを用いる。
プ図を示す。座標変換回路１１５において決定されたア
ドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に一旦記
憶されると共に、アドレスバッファ１１８、アドレスバ
ス１１９により記憶装置２０１に出力される。記憶装置
２０１はＭＰＵ２０２から画像データＤ（ｘ、ｙ）を読
みだして、データ演算回路１１４に出力する。なお、画
像データとして濃度データを用いる。
【００２３】続いて、図６に示すようにアドレスＡ
（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（x-
1、y-1）、Ａ（x、y-1）、Ａ（x+1、y-1）、Ａ（x-1、
y）、Ａ（x+1、y）、Ａ（x-1、y+1 ）、Ａ（x、y+1）、
Ａ（x+1、y+1）が発生され、記憶装置２０１からこれら
９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ
（x、y）、Ｄ（x-1、y-1）、Ｄ（x、y-1）、Ｄ（x+1、y
-1）、Ｄ（x-1、y）、Ｄ（x+1、y）、Ｄ（x-1、y+1
）、Ｄ（x、y+1）、Ｄ（x+1、y+1）が順次に読み出さ
れて、データ演算回路１１４に出力される。データ演算
回路１１４において、上記の画像データＤ（ｘ、ｙ）が
順次に加算されて、この演算結果を画像データＤの総数
の９で除して、アドレスＡ（ｘ、ｙ）の平均化された画
像データＤ’（ｘ、ｙ）を得る。
（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（x-
1、y-1）、Ａ（x、y-1）、Ａ（x+1、y-1）、Ａ（x-1、
y）、Ａ（x+1、y）、Ａ（x-1、y+1 ）、Ａ（x、y+1）、
Ａ（x+1、y+1）が発生され、記憶装置２０１からこれら
９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ
（x、y）、Ｄ（x-1、y-1）、Ｄ（x、y-1）、Ｄ（x+1、y
-1）、Ｄ（x-1、y）、Ｄ（x+1、y）、Ｄ（x-1、y+1
）、Ｄ（x、y+1）、Ｄ（x+1、y+1）が順次に読み出さ
れて、データ演算回路１１４に出力される。データ演算
回路１１４において、上記の画像データＤ（ｘ、ｙ）が
順次に加算されて、この演算結果を画像データＤの総数
の９で除して、アドレスＡ（ｘ、ｙ）の平均化された画
像データＤ’（ｘ、ｙ）を得る。
【００２４】記憶装置制御回路１１３から記憶装置２０
１に書き込み信号が入力されると、アドレスバッファ１
１８、アドレスバス１１９を介して、アドレス保持回路
１１６からアドレスＡ（ｘ，ｙ）が記憶装置２０１に入
力され、記憶される。これと同時に、データバス１２２
を経て、データ演算回路１１４から平均化された画像デ
ータＤ’（ｘ、ｙ）が記憶装置２０１に入力されて、記
憶される。以上の処理を図７に示すようにアドレスＡ
（２、２）〜（Ｎ−１、Ｍ−１）の画素１０４に対して
行い、画面全体にマスク処理を行う。
１に書き込み信号が入力されると、アドレスバッファ１
１８、アドレスバス１１９を介して、アドレス保持回路
１１６からアドレスＡ（ｘ，ｙ）が記憶装置２０１に入
力され、記憶される。これと同時に、データバス１２２
を経て、データ演算回路１１４から平均化された画像デ
ータＤ’（ｘ、ｙ）が記憶装置２０１に入力されて、記
憶される。以上の処理を図７に示すようにアドレスＡ
（２、２）〜（Ｎ−１、Ｍ−１）の画素１０４に対して
行い、画面全体にマスク処理を行う。
【００２５】図５に示すアルゴリズムを実行するために
は、記憶装置制御回路１１３を読みだし状態にすると共
に、入出力制御回路１１７によりデータバスバッファ１
２２の双方向バッファ１２１の入力・出力とを切換える
ようにすればよい。
は、記憶装置制御回路１１３を読みだし状態にすると共
に、入出力制御回路１１７によりデータバスバッファ１
２２の双方向バッファ１２１の入力・出力とを切換える
ようにすればよい。
【００２６】このアリゴリズムにおいて、単に画像デー
タＤ（ｘ、ｙ）を平均化したのみであるが、画像データ
Ｄ（ｘ、ｙ）に重み付けをしてもよい。図８では、平均
化された画像データＤ’（ｘ、ｙ）を強調するために画
像データＤ（ｘ、ｙ）をに重み付けをするアルゴリズム
のステップ図を示す。
タＤ（ｘ、ｙ）を平均化したのみであるが、画像データ
Ｄ（ｘ、ｙ）に重み付けをしてもよい。図８では、平均
化された画像データＤ’（ｘ、ｙ）を強調するために画
像データＤ（ｘ、ｙ）をに重み付けをするアルゴリズム
のステップ図を示す。
【００２７】座標変換回路１１５において決定されたア
ドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に出力さ
れて、一旦記憶されると同時に、アドレスバッファ１１
８、アドレスバス１１９により記憶装置２０１に出力さ
れる。記憶装置２０１はＭＰＵ２０２から画像データＤ
（ｘ、ｙ）を読みだして、データ演算回路１１４に出力
する。データ演算回路１１４において、画像データＤ
（ｘ、ｙ）に８を乗して、重みを付けた画像データＤ
（ｘ、ｙ）を得る。８はのちに加算される画像データＤ
（ｘ、ｙ）の総数である。
ドレスＡ（ｘ、ｙ）はアドレス保持回路１１６に出力さ
れて、一旦記憶されると同時に、アドレスバッファ１１
８、アドレスバス１１９により記憶装置２０１に出力さ
れる。記憶装置２０１はＭＰＵ２０２から画像データＤ
（ｘ、ｙ）を読みだして、データ演算回路１１４に出力
する。データ演算回路１１４において、画像データＤ
（ｘ、ｙ）に８を乗して、重みを付けた画像データＤ
（ｘ、ｙ）を得る。８はのちに加算される画像データＤ
（ｘ、ｙ）の総数である。
【００２８】続いて図６に示すように、アドレスＡ
（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（x-
1、y-1）、Ａ（x、y-1）、Ａ（x+1、y-1）、Ａ（x-1、
y）、Ａ（x+1、y）、Ａ（x-1、y+1 ）、Ａ（x、y+1）、
Ａ（x+1、y+1）が発生され、記憶装置２０１からこれら
９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ
（x、y）、Ｄ（x-1、y-1）、Ｄ（x、y-1）、Ｄ（x+1、y
-1）、Ｄ（x-1、y）、Ｄ（x+1、y）、Ｄ（x-1、y+1
）、Ｄ（x、y+1）、Ｄ（x+1、y+1）が順次に読み出さ
れて、データ演算回路１１４に出力されて、重みを付け
た画像データＤ（ｘ、ｙ）に順次に加算される。この演
算結果が１６で除されて、アドレスＡ（ｘ、ｙ）の平均
化された画像データＤ’（ｘ、ｙ）を得る。
（ｘ、ｙ）の周囲の８つの画素１０４のアドレスＡ（x-
1、y-1）、Ａ（x、y-1）、Ａ（x+1、y-1）、Ａ（x-1、
y）、Ａ（x+1、y）、Ａ（x-1、y+1 ）、Ａ（x、y+1）、
Ａ（x+1、y+1）が発生され、記憶装置２０１からこれら
９個のアドレスＡ（ｘ、ｙ）に対応する画像データＤ
（x、y）、Ｄ（x-1、y-1）、Ｄ（x、y-1）、Ｄ（x+1、y
-1）、Ｄ（x-1、y）、Ｄ（x+1、y）、Ｄ（x-1、y+1
）、Ｄ（x、y+1）、Ｄ（x+1、y+1）が順次に読み出さ
れて、データ演算回路１１４に出力されて、重みを付け
た画像データＤ（ｘ、ｙ）に順次に加算される。この演
算結果が１６で除されて、アドレスＡ（ｘ、ｙ）の平均
化された画像データＤ’（ｘ、ｙ）を得る。
【００２９】〔実施例２〕実施例１では、アクティブマ
トリックスパネル１０１外部の記憶装置が一個だけであ
る。この場合は、元の画像データがオーバーライトされ
るので、マスク処理の効果を確認することができず不便
である。
トリックスパネル１０１外部の記憶装置が一個だけであ
る。この場合は、元の画像データがオーバーライトされ
るので、マスク処理の効果を確認することができず不便
である。
【００３０】実施例２では、アクティブマトリックスパ
ネル１０１外部に記憶装置を２個設けることにより、マ
スク処理前の画像データと、マスク処理後の画像データ
の双方とを保存するようにしたものである。
ネル１０１外部に記憶装置を２個設けることにより、マ
スク処理前の画像データと、マスク処理後の画像データ
の双方とを保存するようにしたものである。
【００３１】図９に実施例２の画像処理システムのブロ
ック図を示す。アクティブマトリックスパネルの構成は
図１に示す実施例１と同じであり、図１、図２と同一の
符号は同一の部材を示す。アクティブマトリックスパネ
ル１０１の外部には、画像データを記憶するための２つ
の記憶装置Ａ５０１、記憶装置Ｂ５０２と、装置全体を
制御するためのＭＰＵ５０３とが設けられている。アク
ティブマトリックスパネル１０１とＭＰＵ５０３の出力
はアドレスバス１１９により記憶装置Ａ５０１、記憶装
置Ｂ５０２とに接続されている。また、データバス１２
２により、アクティブマトリックスパネル１０１、記憶
装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３は入出
力可能に接続され、更に、データバス１２２にはＤＡ変
換器５０４が接続され、ＤＡ変換器５０４はビデオ信号
線１０８によりアクティブマトリックスパネル１０１に
接続されている。更に、記憶装置制御線５０５により、
アクティブマトリックスパネル１０１、記憶装置Ａ５０
１、記憶装置Ｂ５０２、ＭＰＵ５０３がそれぞれ接続さ
れている。また、コントロール信号線５０６により、ア
クティブマトリックスパネル１０１とＭＰＵ５０３とが
接続されている。
ック図を示す。アクティブマトリックスパネルの構成は
図１に示す実施例１と同じであり、図１、図２と同一の
符号は同一の部材を示す。アクティブマトリックスパネ
ル１０１の外部には、画像データを記憶するための２つ
の記憶装置Ａ５０１、記憶装置Ｂ５０２と、装置全体を
制御するためのＭＰＵ５０３とが設けられている。アク
ティブマトリックスパネル１０１とＭＰＵ５０３の出力
はアドレスバス１１９により記憶装置Ａ５０１、記憶装
置Ｂ５０２とに接続されている。また、データバス１２
２により、アクティブマトリックスパネル１０１、記憶
装置Ａ５０１、記憶装置Ｂ５０２、ＭＰＵ５０３は入出
力可能に接続され、更に、データバス１２２にはＤＡ変
換器５０４が接続され、ＤＡ変換器５０４はビデオ信号
線１０８によりアクティブマトリックスパネル１０１に
接続されている。更に、記憶装置制御線５０５により、
アクティブマトリックスパネル１０１、記憶装置Ａ５０
１、記憶装置Ｂ５０２、ＭＰＵ５０３がそれぞれ接続さ
れている。また、コントロール信号線５０６により、ア
クティブマトリックスパネル１０１とＭＰＵ５０３とが
接続されている。
【００３２】マスク処理を行う際には、図５又は図８に
示す実施例１のアルゴリズムを使用し、記憶装置Ａ５０
１に記憶されている画像データに対してマスク処理を行
ない、マスク処理された画像データを記憶装置Ｂ５０２
に記憶させる。
示す実施例１のアルゴリズムを使用し、記憶装置Ａ５０
１に記憶されている画像データに対してマスク処理を行
ない、マスク処理された画像データを記憶装置Ｂ５０２
に記憶させる。
【００３３】〔実施例３〕実施例１、２では、表示画面
全体においてマスク処理をする例を示した。実施例３で
は、マスク処理を必要ない画像データに対して処理をし
ないようにして、処理時間をより短縮化させるようにし
たものである。
全体においてマスク処理をする例を示した。実施例３で
は、マスク処理を必要ない画像データに対して処理をし
ないようにして、処理時間をより短縮化させるようにし
たものである。
【００３４】図１１に本実施例のアクティブマトリック
スパネルの構成図を示す。図１と同じ符号は同じ部材を
示しており、画素のアドレスを指定する回路のみを変形
したものである。
スパネルの構成図を示す。図１と同じ符号は同じ部材を
示しており、画素のアドレスを指定する回路のみを変形
したものである。
【００３５】Ｘ軸方向のマスク処理開始・終了信号線６
０１、Ｙ軸方向のマスク処理開始・終了信号線６０２、
マスク処理スタート信号線６０３の出力は減算回路６０
４に接続されている。減算回路６０４の出力はＸ軸カウ
ンタ回路１１１、Ｙ軸カウンタ回路１１２、座標変換回
路１１５に接続されている。なお、減算回路６０４、座
標値発生回路６０５はそれぞれＰ型またはＮ型または相
補型の薄膜トランジスタにより構成されている。ここで
アクティブマトリックスパネルの画素の構成は、実施例
１と同様にＸ軸方向画素、Ｙ軸方向画素のＮ×Ｍ画素と
する。また、下記のｉ，ｊ，ｋ，ｌは１＜ｉ，ｋ＜Ｎ、
１＜ｊ，ｌ＜Ｍを満たしている。
０１、Ｙ軸方向のマスク処理開始・終了信号線６０２、
マスク処理スタート信号線６０３の出力は減算回路６０
４に接続されている。減算回路６０４の出力はＸ軸カウ
ンタ回路１１１、Ｙ軸カウンタ回路１１２、座標変換回
路１１５に接続されている。なお、減算回路６０４、座
標値発生回路６０５はそれぞれＰ型またはＮ型または相
補型の薄膜トランジスタにより構成されている。ここで
アクティブマトリックスパネルの画素の構成は、実施例
１と同様にＸ軸方向画素、Ｙ軸方向画素のＮ×Ｍ画素と
する。また、下記のｉ，ｊ，ｋ，ｌは１＜ｉ，ｋ＜Ｎ、
１＜ｊ，ｌ＜Ｍを満たしている。
【００３６】マスク処理をする際には、減算回路６０４
に、マスク処理スタート信号線６０３からマスク化処理
スタート信号が入力され、Ｘ軸のマスク処理開始・終了
信号線６０１、Ｙ軸方向ののマスク処理開始・終了信号
線６０２からマスク処理をするスタート座標（ｉ，ｊ）
と終了座標（ｋ，ｌ）が入力される。減算回路６０４に
おいて、Ｘ軸カウンタ終了値（ｐ＝ｋ−ｌ＋１）と、Ｙ
軸カウンタ終了値（ｑ＝ｌ−ｊ＋１）とがが計算され、
Ｘ軸カウンタ回路１１１の計数値をp値でリセットする
ように制御し、Ｙ軸カウンタ回路１１２の計数値をq値
でリセットように制御する。このため、Ｘ軸カウンタ回
路１１１をｐ−進カウンタ回路とし、Ｙ軸カウンタ回路
１１２をｑ−進カウンタ回路としている。
に、マスク処理スタート信号線６０３からマスク化処理
スタート信号が入力され、Ｘ軸のマスク処理開始・終了
信号線６０１、Ｙ軸方向ののマスク処理開始・終了信号
線６０２からマスク処理をするスタート座標（ｉ，ｊ）
と終了座標（ｋ，ｌ）が入力される。減算回路６０４に
おいて、Ｘ軸カウンタ終了値（ｐ＝ｋ−ｌ＋１）と、Ｙ
軸カウンタ終了値（ｑ＝ｌ−ｊ＋１）とがが計算され、
Ｘ軸カウンタ回路１１１の計数値をp値でリセットする
ように制御し、Ｙ軸カウンタ回路１１２の計数値をq値
でリセットように制御する。このため、Ｘ軸カウンタ回
路１１１をｐ−進カウンタ回路とし、Ｙ軸カウンタ回路
１１２をｑ−進カウンタ回路としている。
【００３７】座標値発生回路６０５にて、（ｉ＋Ｘ軸カ
ウンタ値、ｊ＋Ｙ軸カウンタ値）を計算し、マスク処理
を行う範囲のアドレスＡ（ｘ、ｙ）を生成していく。そ
れらの生成された各々のアドレスＡ（ｘ、ｙ）の画素１
０４に対して実施例１のアルゴリズムを実行することに
より、図１０に示す範囲の画素１０４のみにマスク処理
が行われる。
ウンタ値、ｊ＋Ｙ軸カウンタ値）を計算し、マスク処理
を行う範囲のアドレスＡ（ｘ、ｙ）を生成していく。そ
れらの生成された各々のアドレスＡ（ｘ、ｙ）の画素１
０４に対して実施例１のアルゴリズムを実行することに
より、図１０に示す範囲の画素１０４のみにマスク処理
が行われる。
【００３８】なお、マスク化処理する前の画像データ
と、マスク処理されたデータ双方とも保存するために、
実施例２の構成のように記憶装置を２個あるいはそれ以
上設けてもよい。
と、マスク処理されたデータ双方とも保存するために、
実施例２の構成のように記憶装置を２個あるいはそれ以
上設けてもよい。
【００３９】
【発明の効果】本発明により、アクティブマトリックス
パネルに、データ処理等の論理機能を有する回路を薄膜
トランジスタにより同一の基板上に構成するようにした
ため、アクティブマトリックスパネル外部のＭＰＵに負
担をかけずに、雑音除去等の画像処理を高速に行うこと
ができる。また、装置の小型化を実現できる。
パネルに、データ処理等の論理機能を有する回路を薄膜
トランジスタにより同一の基板上に構成するようにした
ため、アクティブマトリックスパネル外部のＭＰＵに負
担をかけずに、雑音除去等の画像処理を高速に行うこと
ができる。また、装置の小型化を実現できる。
【図１】 実施例１のアクティブマトリックスパネルの
構成図である。
構成図である。
【図２】 液晶表示装置の画像処理システムのブロック
回路図である。
回路図である。
【図３】 双方向バッファの回路図である。
【図４】 双方向バッファの他の回路図である。
【図５】 マスク処理のアルゴリズムのステップ図であ
る。
る。
【図６】 画素のアドレスと画像データとの対応の説明
図である。
図である。
【図７】 マスク処理が行われた範囲の説明図である。
【図８】 他のマスク処理のアルゴリズムのステップ図
である。
である。
【図９】 実施例２の画像処理システムのブロック図で
ある。
ある。
【図１０】 表示画面の一部分にマスク処理を施す説明
図である。
図である。
【図１１】 実施例３のアクティブマトリックスパネル
の構成図である。
の構成図である。
【図１２】 従来例の液晶表示装置の構成図である。
【図１３】 従来例の画像データ処理のシステムブロッ
ク図である。
ク図である。
１０１・・・・アクティブマトリックスパネル １０２・・・・ソース線 １０３・・・・ゲイト線 １０４・・・・画素 １０５・・・・サンプルホールド回路 １０６・・・・ゲイト線クロック線 １０７・・・・ゲイト線スタート信号線 １０８・・・・ビデオ信号線 １０９・・・・ソース線クロック線 １１０・・・・ソース線スタート信号線 １１１・・・・Ｘ軸カウンタ回路 １１２・・・・Ｙ軸カウンタ回路 １１３・・・・読みだし書き込み制御回路 １１４・・・・データ演算回路 １１５・・・・ＸＹ座標変換回路 １１６・・・・アドレス保持回路 １１７・・・・入出力制御回路 １１８・・・・アドレスバッファ １１９・・・・アドレスバス １２０・・・・入出力切り換え信号線 １２１・・・・双方向バッファ １２２・・・・データバス １２３・・・・ゲイトドライバ回路 １２４・・・・ソースドライバ回路 １２５・・・・基準クロック発生回路 １２６・・・・基準クロック線 １２７・・・・クロックバッファ １２８・・・・平均化スタート信号線 ２０１・・・・記憶装置 ２０２・・・・ＭＰＵ ２０３・・・・ＤＡ変換回路 ２０４・・・・記憶装置制御線 ５０１・・・・記憶装置Ａ ５０２・・・・記憶装置Ｂ ５０３・・・・ＭＰＵ ５０４・・・・ＤＡ変換回路 ５０５・・・・記憶装置制御線 ６０１・・・・Ｘ軸方向のマスク処理開始・終了信号線 ６０１・・・・Ｙ軸方向のマスク処理開始・終了信号線 ６０３・・・・マスク処理スタート信号線 ６０４・・・・減算回路 ６０５・・・・座標値発生回路
Claims (8)
- 【請求項１】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項２】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成る基準クロック発生回路を有するこ
と、 を特徴とするアクティブマトリックスパネル。 - 【請求項３】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成るカウンタ回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項４】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成る分周回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項５】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成り、る外部からアクティブマトリッ
クスパネルへ信号を伝達する伝達回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項６】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成るり、アクティブマトリックスパネ
ルから外部へ信号を伝達する伝達回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項７】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、Ｐ型あるいはＮ型あるいは相補型の薄膜
トランジスタより成り、アクティブマトリックスパネル
から外部へ、かつ外部からアクティブマトリックスパネ
ル内部へ信号を伝達する双方向伝達回路を有すること、 を特徴とするアクティブマトリックスパネル。 - 【請求項８】複数のゲイト線と、複数のソース線と、薄
膜トランジスタが接続され、マトリックス状に配置され
た画素とを有する第１の透明基板と、 該第１の透明基板に対向配置された第２の透明基板と、 前記第１の透明基板と前記第２の透明基板の間に介設さ
れた液晶と、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成る、ゲイト線ドライバ回路又はソース線ドライバ回
路の少なくとも一方の回路と、 を有するアクティブマトリックスパネルにおいて、 Ｐ型あるいはＮ型あるいは相補型の薄膜トランジスタよ
り成り、前記ソース線に供給する画像データを処理する
処理回路を有し、 該処理回路は、下記の回路（１）〜（６）の少なくとも
２つ以上の回路を有することを特徴とするアクティブマ
リトリックスパネル。 （１）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る基準クロック発生回路 （２）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成るカウンタ回路 （３）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成る分周回路 （４）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成り、外部からアクティブマトリックスパネル
に信号を伝達する伝達回路 （５）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成り、アクティブマトリックスパネルから外部
へ信号を伝達する伝達回路 （６）Ｐ型あるいはＮ型あるいは相補型の薄膜トランジ
スタより成り、アクティブマトリックスパネルから外部
へ、かつ外部からアクティブマトリックスパネル内部へ
信号を伝達する双方向伝達回路
Priority Applications (1)
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|---|---|---|---|
| JP28449795A JP3583525B2 (ja) | 1994-10-07 | 1995-10-05 | アクティブマトリックスパネル |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP27056594 | 1994-10-07 | ||
| JP6-270565 | 1994-10-07 | ||
| JP28449795A JP3583525B2 (ja) | 1994-10-07 | 1995-10-05 | アクティブマトリックスパネル |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007025659A (ja) * | 2005-07-13 | 2007-02-01 | Samsung Electronics Co Ltd | 液晶ディスプレイ装置、それを具備した情報処理システム、及びその駆動方法 |
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1995
- 1995-10-05 JP JP28449795A patent/JP3583525B2/ja not_active Expired - Fee Related
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