JP2893350B2

JP2893350B2 - データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム

Info

Publication number: JP2893350B2
Application number: JP2050113A
Authority: JP
Inventors: 朋之浜田; 鉱二亀島; 郁雄竹内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-01
Filing date: 1990-03-01
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH03251966A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、遂次入力される時系列データをハードウエ
ア処理手段によりパイプライン的に処理し、処理結果を
逐次出力するデータ処理装置に係り、特に画像の局所領
域処理に好適なワンチップ形のデータ処理装置に関す
る。

〔従来の技術〕

大量のデータに対して同一の演算処理を施すデータ処
理としては、シュミレーションにおけるデータ処理や、
２次元データマップ又は２次元画像データ処理等があ
り、これらの処理は一般の逐次形コンピュータでも実行
可能であるが、それらの処理を高速で行うためには、専
用のデータ処理装置が望ましい。例えば、画像処理の分
野では、２次元に配列された画素データに対して、３×
３画素などの局所的な画素データを用いて演算を行う処
理（局所画像処理）を3,932,160回／秒の速度で行うこ
とが必要となる。このような高速データ処理を行うため
に、特開昭59−146366又は特開昭62−140183に示すよう
な専用のデータ処理装置が開発されている。

〔発明が解決しようとする課題〕

しかし、上記従来の技術では、広く汎用的な局所的画
像処理を行うために加減算回路、乗除算回路などを組合
せ、場合によってはそれらの回路を時分割で数回利用す
ることにより演算を行っている。そのため、回路の構
成、又はデータ処理装置を流れるデータのタイミングの
管理が複雑となり、装置の設計、動作テストも難しいと
いう問題がある。

また、回路が複雑になるためワンチップのLSI回路に
納まらず、複数のLSIや外付け回路を用いてデータ処理
装置を構成しなければならないという問題がある。これ
らの問題は、更にそのデータ処理装置を使用するユーザ
にとっても、またその装置を使用したシステムを構成す
る上で高度な知識を必要とし、システム構成を難しくし
ていた。

本発明の目的は、複数のデータを時系列的に入力し、
該複数のデータ中の一のデータに対し、該一のデータと
時間的に一定の相対関係にある一定数のデータを用い
て、所定の演算処理を施して出力するデータ処理装置
を、ハードウェア回路を用いて簡単な構成により実現で
きかつデータ処理タイミングの管理が簡単で、ワンチッ
プLSI回路に実現できるものとすることにある。

また、上記目的に加え、局所画像処理に好適な画像処
理装置を提供することにある。

また、上記画像処理装置を実現するに好適な構成の回
路要素を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のデータ処理装置
は、複数のデータを時系列的に入力し、該複数のデータ
中の一のデータに対し、該一のデータと時間的に相対関
係にある一定数のデータを用いて、所定の演算処理を施
して出力するデータ処理であって、前記入力される前記
一のデータを含む各データをそれぞれ前記相対関係に応
じて遅延させ、最後に入力されるデータと同一のタイミ
ングで出力する遅延回路と、該遅延回路から出力される
各データを入力し前記所定の演算処理を施す演算処理回
路とを有してなることを特徴とする。

また、本発明の画像処理装置は、画素データ遅延回路
と、ルックアップテーブル回路と、演算処理回路とを含
んでなる画像処理装置であって、前記画素データ遅延回
路は、２次元配列の画素データを時系列に入力し、該入
力される一の画素データと該一の画素データに対応する
画素に隣接する画素の隣接画素データを、それぞれ前記
時系列の相対関係に応じて遅延させ、最後に入力される
前記隣接画素データと同一のタイミングで出力するもの
とされ、前記ルックアップテーブル回路は、前記画素デ
ータ遅延回路から入力される各画素データに対応させて
設けられたメモリと該メモリの駆動回路とを有し、該各
メモリは、前記各画素データをアドレスとし該アドレス
に対応するエリアに各画素データを予め定められた関数
により処理してなる処理データが格納されてなり、前記
メモリの駆動回路は、前記入力される画素データに対応
する前記処理データを前記メモリから読み出して出力す
るものとされてなり、前記演算処理回路は、前記各ルックアップテーブル回
路の出力データを入力し、これらを所定の加減算により
処理して出力するものとされたものである。

なお、上記画像処理装置に画像制御信号遅延回路を設
け、該制御信号遅延回路は、画像制御信号を入力し、該
画像制御信号を前記画素データ遅延回路と前記ルックア
ップテーブル回路と、前記演算処理回路とによる前記一
の画素データの遅延時間に応じて遅延させて出力するも
のとされ、前記画素データ遅延回路は、前記画像制御信
号のブランキング期間に同期させて前記画素データの入
力がホールドされるものとすることができる。

また、前記画素データ遅延回路が、２つのメモリと、
該メモリの駆動回路とを有し、入力されるｎビットの時
系列画素データをｎビット遅延させて出力するシフトレ
ジスタ回路を含んでなり、前記メモリは、それぞれ少な
くともn/2ワードのメモリエリアを有してなり、前記メ
モリ駆動回路は、順次入力される画素データを前記２つ
のメモリに交互に書き込むとともに、該書き込まれた画
素データをｎビット遅れて交互に読み出すものとするこ
とができる。

また、前記ルックアップテーブル回路が、メモリと、
定数レジスタと、第１と第２のマルチプレクサとを有
し、前記第１のマルチプレクサは通常モードのアドレス
と設定モードのアドレスを入力し、該２つのアドレスの
一方を別に入力される選択信号により選択して前記メモ
リのアドレス入力とするものとされ、前記第２のマルチ
プレクサは前記メモリと前記定数レジスタの出力を入力
し、該２つの出力の一方を別に入力されるモード切換信
号により選択して出力するものとされ、前記メモリは入
力される書き込み制御信号により別に入力される設定デ
ータを前記アドレス入力に対応するメモリエリアに格納
するものとされ、前記定数レジスタは前記モード切換信
号により別に入力される設定データを蓄積するものとす
ることができる。

また、前記演算処理回路が、２つの入力データを別に
入力されるセレクト信号に応じて加算又は減算する加減
算回路と、予め定められた上限値又は下限値を発生する
上下限値発生回路と、前記加減算回路の演算出力と前記
上下限値発生回路の上限値又は下限値とを入力し、いず
れか一方を選択して出力するマルチプレクサとを有し、
該マルチプレクサは前記加減算回路からオーバーフロー
信号又はアンダーフロー信号が出力されたとき前記上限
値又は下限値を選択して出力するものとすることができ
る。

さらに、前記演算処理回路に、前記加減算回路の出力
と前記２つの入力データとを入力し、いずれか一方を選
択して出力する第２のマルチプレクサを設け、減算のと
きに前記オーバーフロー信号が出力されたときは前記２
つの入力データの内の減算側の入力データを最大値とし
て出力し、前記セレクト信号が加算のときは前記マルチ
プレクサの出力を出力するものとすることができる。

また、前記ルックアップテーブル回路に第１と第２の
トライステッドバッファとを設け、前記第１のトライス
テッドバッファは別に入力される制御信号により前記通
常のアドレスを外部に出力するものとされ、前記第２の
トライステッドバッファは別に入力される制御信号によ
り前記第２のマルチプレクサの出力を外部に出力するも
のとすることができる。

また、本発明の画像処理装置を実現するに好適な構成
回路は、次のとおりである。

画像データ遅延回路は、２つのメモリと、該メモリの
駆動回路とを有し、入力されるｎビットの時系列データ
をｎビット遅延させて出力するシフトレジスタ回路を有
するものとし、前記は、それぞれ少なくともn/2ワード
のメモリエリアを有してなり、前記メモリ駆動回路は、
順次入力されるデータを前記２つのメモリに交互に書き
込むとともに、該書き込まれたデータをｎビット遅れて
交互に読み出すものとすることが望ましい。

ルックアップテーブル回路は、メモリと、定数レジス
タと、第１と第２のマルチプレクサとを有するものと
し、前記第１のマルチプレクサは通常モードのアドレス
と設定モードのアドレスを入力し、該２つのアドレスの
一方を別に入力される選択信号により選択して前記メモ
リのアドレス入力とするものとされ、前記第２のマルチ
プレクサは前記メモリと前記定数レジスタの出力を入力
し、該２つの出力の一方を別に入力されるモード切換信
号により選択して出力するものとされ、前記メモリは入
力される書き込み制御信号により別に入力される設定デ
ータを前記アドレス入力に対応するメモリエリアに格納
するものとされ、前記定数レジスタは前記モード切換信
号により別に入力される設定データを蓄積するものとさ
れてなることが望ましい。

演算処理回路は、２つの入力データを別に入力される
セレクト信号に応じて加算又は減算する加減算回路と、
予め定められた上限値又は下限値を発生する上下限値発
生回路と、前記加減算回路の演算出力と前記上下限値発
生回路の上限値又は下限値とを入力し、いずれか一方を
選択して出力するマルチプレクサとを有するものとし、
該マルチプレクサは前記加減算回路からオーバーフロー
信号又はアンダーフロー信号が出力されたとき前記上限
値又は下限値を選択して出力するものとすることが望ま
しい。また、前記加減算回路の出力と前記２つの入力デ
ータとを入力し、いずれか一方を選択して出力する第２
のマルチプレクサを設け、該第２のマルチプレクサは前
記セレクト信号が減算のときに前記オーバーフロー信号
が出力されたときは前記２つの入力データの内の減算側
の入力データを最大値として出力し、前記セレクト信号
が加算のときは前記マルチプレクサの出力を出力するも
のとすることができる。

〔作用〕

このように構成されることから、本発明によれば、次
の作用により上記目的が達成される。

本発明のデータ処理装置によれば、遅延回路によっ
て、時系列に入力される一のデータを含む各データがそ
れぞれ時系列の相対関係に応じて遅延され、最後に入力
されるデータと同一のタイミングで出力される。したが
って、データ処理タイミングの管理が不要となる。ま
た、この様な遅延回路は、ハードウェアにより容易に形
成できる。そして、この遅延回路から出力される各デー
タを入力し所定の演算処理を施す演算処理回路も、ハー
ドウェアにより簡単な構成により実現できる。

また、本発明の画像処理装置によれば、画素データ遅
延回路によって、処理対象の一の画素データとこれに隣
接する画素の隣接画素データが、同一のタイミングで出
力される。そして、ルックアップテーブル回路により、
それらの画素データをアドレスとし予め定められた関数
により処理してなる処理データが読み出される。この読
み出された処理画素データは、演算処理回路により所定
の加減算処理がなされ、局所領域処理された画素データ
が入力画素データと同様な時系列画素データとして出力
される。

なお、一般に２次元画像データには水平ラインごとま
たは一画面ごとにブランキング信号（画素データとして
は無効な信号）を含む画像制御信号が含まれる。これに
対しては、画像制御信号遅延回路を設け、これにより画
像制御信号を前記画素データ遅延回路と前記ルックアッ
プテーブル回路と、前記演算処理回路とによる前記一の
画素データの遅延時間に応じて遅延させて出力するもの
とすることにより、画素データと画像制御信号との同期
関係を保持しつつ出力することができる。その結果、デ
ータの流れが簡明となり、装置の設計や動作テストが容
易になる。なお、この場合、前記画素データ遅延回路
は、前記画像制御信号のブランキング期間に同期させて
前記画素データの入力をホールドするようにすると、そ
の分遅延回路の段数を少なくできる。

また、画素データ遅延回路のシフトレジスタを、２つ
のメモリと、該メモリの駆動回路とを有して構成したも
のによれば、単位遅延回路を遅延時間に応じて直列接続
する場合よりも小形になる。

しかも、個々の画素データの入力に合わせてカウンタ
を駆動するようにし、そのカウント値をメモリアドレス
とすることにより、画素データの数に応じて必要な遅延
を行わせる可変長シフトレジスタとして作用する。

また、局所領域画素の演算処理にかかる定数倍演算
を、メモリを用いたルックアップテーブル回路により行
う構成としたことから、演算回路のサイズを小形にで
き、上記のシフトレジスタの小形化とあわせ、画像処理
装置をワンチップLSIに実装することが可能になる。し
かも、ルックアップテーブル回路を用いたことから、定
数倍演算だけでなく、任意の関数による演算処理を行わ
せることが可能となり、演算内容にかなりの汎用性を持
たせることができる。これに加え、ルックアップテーブ
ル回路に定数レジスタを設けたものによれば、回路動作
のテストを簡単に行うことができる。しかも、画像デー
タの演算処理には、ルックアップテーブルのデータを書
き換えることなく、一時的に定数出力を得ることができ
るという付加的な機能を持たせることが可能になる。

また、加減算を行う演算回路を上下限リミッタ付きと
したものによれば、演算結果がオーバーフロー又はアン
ダーフローしても、出力データが不連続に飛んでしまう
ことがない。その結果、本来の滑らかな変化に近い画像
データとして、意味のある演算結果が得られる。なお、
リミッタ付きの演算化の減算を利用して、最大値選択を
行う回路を容易に構成できる。

また、制御回路を介して、その回路内の制御レジスタ
やルックアップテーブル回路の設定状態を、全て外部か
ら読み出し可能にしたことから、画像処理装置を制御す
る上位装置のソフトによりそれらの設定状態を記憶して
おかなくても、いつでも画像処理装置の状態を知ること
とができる。その結果、画像処理システム全体との関係
で機能診断に利用できる。また、ソフトで記憶している
状態と実際の画像処理装置の状態との不一致によるバグ
を防止できる。さらに、ルックアップテーブル回路の入
力アドレスデータをそのまま外部に出力するモニタ端子
を設けたものによれば、画像処理装置の動作テストを組
織的に行うことができる。

２次元元画素データを走査して得られる。各ラインの
時系列データの区切り等を識別するための画像制御信号
を、画像データと同期させて入出力するようにしている
ことから、本発明に係る画像処理装置を用いて画像処理
システムを構成するようにあたり、データ信号線の扱い
が簡明となり、システムの構成を組織的に行うことがで
きる。

〔実施例〕

以下、本発明の実施例に基づいて説明する。

第１図に、本発明を適用してなる画像処理装置の全体
構成図を示す。本実施例装置はワンチップLSIに実装さ
れたものである。本実施例の画像処理機能は、２次元の
画像データに対して隣接４近傍画素に関する局所領域演
算を行うことである。即ち、画像を構成する各画素に対
して、その画素とその上下・左右に隣接する４個の画素
のデータを用いて演算を行い、その結果を２次元の画素
データとして出力することである。この局所領域演算
は、以下の式（１）により定義することができる。ま
ず、２次元の画像データを第２図に示すようなｍ×ｎ個
の画素データの集合とし、各画素データを左上隅から順
に番号付けして、Pij（ｉ＝１…m,j＝１…ｎ）により表
現する。この画像データに対する局所領域演算とは、画
像を構成する任意の画素データPijに対して、その４隣
接画素データP_i-1・j，P_i+1・j，P_i・j-1，P_i・j+1を用いて q_ij＝ｋ（a₀P_ij＋a₁P_i-1・j＋a_zP_i+1・j＋a₃P_i・j-1＋a₄P
_i・j+1）（１）を計算することである。局所領域演算の具体的な用途と
しては、画像の濃淡変化を滑らかにするスムージング処
理や濃淡の急変点を検出するエツジ検出等を上げるため
の処理に用いる。

４隣接近傍画素に関する局所領域演算は、画像処理に
おいて最も本質的なものであり、本実施例はこの局所領
域演算を行う画像処理装置に関するものである。但し、
任意サイズの局所領域演算を行う画像処理装置について
も、本実施例の回路構成と同様の手法により構成するこ
とができる。

（装置の全体構成）第１図に示すように、本実施例の主要回路は、ｎ段の
シフトレジスタ回路1,2,3とルックアップテーブル回路
4,5,6,7,8,9と、演算回路10,11,12,13と、制御回路14
と、信号遅延回路15〜38を有して構成されている。ま
た、画素データのデータ入力端子50、制御信号入力端子
51a,b、データ出力端子52、制御信号出力端子53a,b、モ
ニタ出力端子54、制御回路へのアドレス入力端子55、制
御データ入力端子56、入力出力制御端子57a〜ｃ、制御
データ出力端子58、クロック信号入力端子59の各端子が
設けられている。図中太い線で示した信号線はデータ幅
ｓビットのデータ信号線を表し、細い線で示した信号線
は制御信号線を表す。また、白抜きの線はデータ線、ア
ドレス線、制御線からなるバスタイプの信号線を表す。
クロック信号入力端子59より入力されたクロック信号
は、図中全ての回路に供給され、全ての回路はこのクロ
ック信号と同期して動作する。即ち、このクロック信号
によりｎ段のシフトレジスタ回路1,2,3は、取り込んだ
データをｎクロックサイクルだけ遅延させて出力し、信
号遅延回路15〜38は１クロックサイクルだけ遅延させて
出力する。また、演算回路10,11,12,13、ルックアップ
テーブル回路4,5,6,7,8,9も、このクロック信号と同期
して入力データに対する処理結果を１クロックサイクル
の後に出力するように設計してある。

なお、ルックアップテーブル回路4,5,6,7,8,9は、こ
の順にｋ＝0,1,2,3,4,5の番号をつけ、以下必要に応じ
てｋ番目のルックアップテーブル回路と呼ぶことがあ
る。

（装置の各部構成及び動作）ここで、第１図実施例の各回路の構成を動作とともに
説明する。

画素データは、データ入力端子50よりデータ幅ｓビッ
トのデータとして１クロックサイクルにつき１データの
割合で入力される。データは画像の左上隅の画素よりP
_1・1，P_1・2，……，P_1・n，P_2・1，……，P_2・n，……，P
_m・nの順に時系列により入力される。入力されたデータ
はシフトレジスタ回路2,3、信号遅延回路31,32,33,34,3
5,36により、それぞれ3,2＋n,4＋n,3＋n,3＋2nサイクル
分だけ遅延してルックアップテーブル回路4,5,6,7,8に
入力される。このときルックアップテーブル回路７に入
力されるデータP_ijのタイミングを基準に考えると、そ
の他のルックアップテーブル回路4,5,6,8へ入力される
データのタイミングは、それぞれ−n,−1,＋1,＋ｎサイ
クルずれている。画素データは、画像の左上隅から順に
入力されるので、ちょうど画素データP_ijがルックアッ
プテーブル回路７に入力される時にP_i-1・j，P_i・j-1，P
_i・j+1，P_i+1・jに相当する画素データがルックアップテ
ーブル回路4,5,6,8に同一タイミングで入力されること
になる。ルックアップテーブル回路はメモリの一種であ
り、入力された画素データをアドレスとし、そのアドレ
スに書き込まれているデータを出力する。ルックアップ
テーブルのアドレスｘに値axのデータを格納しておくこ
とにより、入力データをａ倍する演算を行うことができ
る。このようにしてて各画素データをルックアップテー
ブルによりa₀，a₁，a₂，a₃倍したものを演算回路10,11,
12,13により加え合わせ、ルックアップテーブル回路９
により更にｋ倍して出力する。ここで、演算回路10,11,
12,13はデータを入力してから演算結果を得るまでに１
クロックサイクルの遅延が生じるので、ルックアップテ
ーブル回路７と演算回路13の間に信号遅延回路37,38を
置くことにより演算回路13のデータの入力タイミングを
合わせることができる。

本実施例装置に入力する画像データをビデオ信号のよ
うな映像信号から得る場合、画像データは一般に第３図
に示すような時系列データになる。即ち、１画像をｍ×
ｎ画素のデータに分解した場合、１ライン分の画像デー
タｎ個が続いた後、走査線の水平帰還と水平方向画像外
領域のためのホリゾンタル・ブランキング（以下HBと略
記）の間だけN_h個の無効データが続き、再び次のライン
に相当するデータが続く。そして、ｍライン分の画像デ
ータの後に走査線の垂直帰還と垂直方向画像外領域のた
めのバーティカル・ブランキング（以下VBと略記）の間
だけN_V×（ｎ＋N_h）個の無効データが続く。したがっ
て、これらの無効データの識別と１画面の先頭データの
識別のために同図に示すようなHB信号とVB信号が必要で
ある。第３図ではHB信号とVB信号が共に１であるところ
の画像データが有効であり、VB信号が０から１に変化す
るところが１画面の先頭であることを示している。

一方、上述した画素データ処理の各回路により、デー
タ入力端子50から入力したデータ信号とデータ出力端52
から出力されるデータ信号の間で遅延が生じる。そこ
で、制御信号入力端子51a,51bよりデータ信号と同一の
タイミングで入力したHB信号とVB信号を処理結果のデー
タ信号と同一のタイミングで制御信号出力端子53a,bよ
り出力するために、信号遅延回路を設ける必要がある。
第１図中の信号遅延回路15〜30とシフトレジスタ回路１
はこのためのものである。

第１図において画素データP_ijはデータ入力端子50よ
り入力されてからルックアップテーブル回路７に到達す
るまでに、３個の信号遅延回路31,32,34と１個のシフト
レジスタ回路２を通過する。また、ルックアップテーブ
ル回路７からの出力データは、２個の信号遅延回路37,3
8と演算回路13、及びルックアップテーブル回路９を経
てデータ出力端子52よりq_ijとして出力される。従っ
て、P_ijが入力されてからq_ijが出力されるまでの遅延時
間は、合計ｎ＋８クロックサイクルとなる。ゆえに、HB
信号とVB信号にはｎ＋８クロックサイクル分の遅延回路
を用意すればよい。但し、HB信号は１ライン毎に繰り返
す信号なので１ライン分の遅延（ｎクロックサイクル）
を作るシフトレジスタ回路は省略することができる。

実際の１ライン分の時間は、画像データのためのｎク
ロックサイクルとHBのためのN_hクロックサイクルを合わ
せた（ｎ＋N_h）クロックサイクルであるが、N_hクロック
サイクルの無効データの間、シフトレジスタ回路1,2,3
と信号遅延回路33,34,35,36,25をホールド状態にして無
効データを読み込まないようにすることにより、ｎ段の
シフトレジスタ回路１で１ライン分の遅延時間を作るこ
とができる。第１図中の制御信号60a,60bは、このため
のもので、HB信号が“0"の間（即ちHB・タイミングの
間）シフトレジスタ回路1,2,3及び信号遅延回路25,33,3
4,35,36をホールド状態にする。

制御回路14は、装置の外部からアドレス入力端子55、
制御データ入力端子56、入出力制御端子57a,57b,57c、
制御データ出力端子58を用いてルックアップテーブル回
路4,5,6,7,8,9のテーブルデータや制御用レジスタの内
容を書き換えることにより演算回路やルックアップテー
ブル回路の機能を切り換えるための回路である。通常、
これらの素子制御用の端子55,56,57a,57b,57c,58は、CP
Uのバス信号線などに接続し、CPUにより本画像処理装置
の制御を行う。

上述したように、第１図実施例によれば、シフトレジ
スタ回路2,3と信号遅延回路31,32,33,34,35,36からなる
画素データ遅延回路により、時系列に入力される一の画
素データP_ijと、この画素データP_ijに隣接する４画素へ
の画素データP_i-1・jP_i・j-1P_i・j+1P_i+1・jを、それぞれ時
系列の相対関係に応じて遅延させ、最後に入力される隣
接画素データP_i+1・jと同一のタイミングで出力される。
これらの５つの画素データがそれぞれルックアップテー
ブル回路4,5,6,7,8に入力されると、予め各画素データ
をアドレスとするメモリエリアに格納されている該アド
レスを定数倍した処理データが読み出し出力される。こ
の読み出された処理データは演算回路10〜13と信号遅延
回路37,38からなる演算処理回路により、予め定められ
た加算処理がなされ、ルックアップテーブル回路９によ
りゲインｋが乗じられ、データ出力端子52から処理画素
データとして出力される。

即ち、本実施例によれば、一の画素データの演算処理
に用いる隣接画素データを、画素データ遅延回路により
同一のタイミングに合わせるとともに、画素データの局
所領域演算の定数倍処理をルックアップテーブル回路を
用いて行なわせ、それらの出力の加算処理を加算回路素
子からなる演算処理回路により行なわせる構成としたこ
とから、画像処理装置内での信号の流れが簡明になり、
回路設計や動作テストが容易になる。

また、ルックアップテーブル回路４〜９をメモリを用
いて構成したことから、演算回路を用いて構成する場合
よりも回路サイズを小形にできる。さらに後述するよう
にシフトレジスタ回路１〜３をメモリを用いて構成すれ
ば、１ビットの遅延回路をｎ段設けるより場合よりも回
路サイズを小さくでき、第１図の画像処理装置をワンチ
ップLSIに実装することが可能になる。

また、第１図実施例では、ルックアップテーブル回路
４〜９は入力される画素データを定数倍するものとして
説明したが、データ処理の内容によっては任意の関数を
作用させることができる。すなわち、画素データがアド
レスＸであった場合、そのアドレスＸに対応するエリア
にｆ（ｘ）を格納すれば、画素データを任意の関数ｆで
処理でき、演算の種類に汎用性をもたせることができ
る。

また、２次元画素データの時系列データとともに、水
平走査と垂直走査に係る各ラインの先頭と区切り等を識
別する画像制御信号を入力し、これに同期して画像デー
タ遅延回路をホールドする一方、画像データの処理に係
る各回路の遅延分だけ画像制御信号を遅延させて出力す
るようにしたことから、本実施例装置を用いて画像処理
システムを構成する際に、データ信号線の取扱いが判り
易いものになる。

次に、第１図実施例の主要回路の具体的な実施例につ
いて詳しく説明する。なお、以下の説明において、本画
像処理装置で取り扱う画素データはｓビットの符号付き
データであるものとする。また、データをビットごとに
説明する場合には、最下位ビットから順に1,2,3……の
番号を付けて呼ぶことにする。

（シフトレジスタ回路）第４図はシフトレジスタ回路1,2又は３の詳細構造を
示す。図示のようにメモリ102、カウンター103、Ｄフリ
ップフロップ（以下DFFと略記）104〜106、ラッチ107、
ストローブ信号生成回路108,109、否定（NOT）回路110,
111を含んでなる。また、データ入力端子120、データ出
力端子121、制御入力端子122が設けられている。

メモリ101,102は、WRITE ENABLE信号が１のときに、A
DDRESS信号で与えるアドレスにDATA IN信号により与え
るデータを書き込む。そして、OUTPUT ENABLE信号が１
のときに、ADDRESS信号で与えるアドレスのデータをDAT
A OUT信号として出力する。

カウンター103は、COUNT信号が０でLOAD信号が１のと
き、IN信号のデータを内部に取り込み、COUMT信号が１
でLOAD信号が０のとき、内部に取り込んでいるデータを
１増加させる。そして、内部のデータは常にOUT信号と
して出力される。

DFF105とラッチ107は、それぞれ入力データと出力デ
ータを一時的に保持するためのものであり、LOAD信号が
１のとき入力データを取り込み、０の時は現在の値を保
持する。出力側には常に現在の値を出力する。

ストローブ信号生成回路108,109は、メモリの内容を
読み出すための読みだしストローブ信号を生成するもの
である。

なお、シフトレジスタ回路は、DFFを必要な段数だけ
直列に接続することによっても構成することができる
が、回路のサイズを小さくするため、本実施例では２ブ
ロックのメモリを用いている。つまりｎ段のシフトレジ
スタ回路は、新しいデータが入力されるときと同一時
に、ｎクロックサイクル前のデータが出力される。しか
し、通常のメモリは読み出し動作と書き込み動作を同時
に行うことができないので、２つのメモリを用意して交
互にアクセスすることによりこれを実現しているのであ
る。

第５図は、第４図のシフトレジスタ回路の動作を説明
する図である。図には８段のシフトレジスタの例を示し
てある。第１のデータ“0"は、メモリ101のアドレス０
に書き込み、そのときメモリ102アドレス０のデータを
読み出す（第５図（ａ））。第２のデータ“1"はメモリ
102のアドレス０に書き込み、その時メモリ101のアドレ
ス１のデータを読み出す（第５図（ｂ））。このように
読み書き交互に繰り返し、読み出しまたは書き込みのア
ドレスが３（シフト段数/2−１に相当）になったら再び
０に戻り、同じ動作を繰り返す。これにより同図の第９
ステップ（第５図（ｉ））の状態に示すように、９番目
のデータ“8"が入力されるときに８ステップ前のデータ
“0"が出力される。

このような動作を実現するメモリのアクセス手順は、
第６図に示す方法により作ることができる。まず、１ス
テップに１づつ増加する数列123aを生成する。この数列
123aは第４図のカウンタ103により実現できる。但し、
数字が８（シフト段数に相当）に達したらカウント103
をリセットして０に戻るようにする。次に、この数列12
3aを２で割った数列124aを生成する。この数列124aはカ
ウンタ103の出力の最下位ビットを除いたビット信号に
より得られる。そして、２で割った余りが０のステップ
を読み出しのタイミングとし、１のステップを書き込み
のタイミングとする。この２で割った余りはカウンタ10
3の出力の最下位ビットにより与えられる。これにより
メモリ101のアクセス手順が完成する。一方、メモリ101
のアクセス手順をOFF104で１ステップだけ遅らせた数列
125aがメモリ102のアクセス手順となる。第６図では、
数列の２番目以降が第５図の（ａ）から（１）の動作に
対応している。

このような２つのメモリによるシフトレジスタ回路
は、一般にｎ段（但しｎは偶数）のものについても同様
の方法により構成することができる。即ち、n/2ワード
のメモリを用意し、メモリアクセス手順の生成において
数列123aをｎ−１まで増加する数列にすればよい。

第４図においてカウンター103は、数列123aを生成す
るためのものであり、その出力123の最下位ビットを除
いた信号124が数列124aに相当する。また、123の最下位
ビットの信号126は、数列123aをで割った余りに相当す
るので、これによりメモリ101のアクセス制御信号を生
成する。一方、メモリ102のアクセス制御信号は、信号1
24,126をDFF104で１クロックサイクル遅延した信号125,
127により生成する。

制御入力端子122は、HB信号に接続されており、入力
データが有効である間は、シフトレジスタ回路を動作状
態にし、無効になるとホールド状態にする。始め、入力
データは無効の状態で、制御入力端子122は０となり、
カウンター103には０がロードされている。そして、入
力データが有効になるとね制御入力端子122が１とな
り、カウンター103は、カウントアップを始める。そし
て、１ライン分の画像データが入力されて、再び入力デ
ータが無効になると、カウンター103に０がロードされ
る。

入力データが有効である期間をｎクロックサイクルと
すると、カウンター103は０からｎ−１までカウントア
ップを繰り返すことになる。従って、シフトレジスタ回
路全体としてはｎ段のシフトレジスタとして機能する。
また、入力データが無効であるHBタイミングの期間は、
カウンターは０のままであり、かつDFF105のロード信号
が０となるので、入力データはシフトレジスタ回路内に
読み込まれない。さらに、DFF104のロード信号も０とな
るので、メモリ102へのアクセス信号は、最後に入力デ
ータが有効であったときのものが保持され、次に入力デ
ータが有効になった時へ矛盾なく引き継ぐことができ
る。

上述したように、本実施例シフトレジスタ回路のシフ
ト段数は可変であり、制御入力端子から入力されるHB信
号により決めることができる。即ち、１ラインの画素数
やHBタイミングの長さがどんなものであっても、画素デ
ータに正しく対応したHB信号が入力されれば、正しく動
作することが可能である。従って、実装したメモリ101,
1−２のワード数が許す限り、任意のサイズの画像デー
タに対して対応することが可能である。

なお、第１図において、シフトレジスタ回路1,2,3は
共に同一の制御信号線60aにより動作／ホールド状態が
制御されているので、これらをまとめて（ｓ＋ｓ＋１）
ビットのシフトレジスタとすることができる。これによ
り第４図のメモリ101,102とOFF105,107を除き、カウン
ター103、DFF104,106などからなる制御部を２組省略す
ることができる。

（ルックアップテーブル回路）第７図はルックアップテーブル回路4,5,6,7,8又は９
の詳細構造を示す。図示のように、メモリ401、マルチ
プレクサ（MUX）402,403は定数レジスタ（REG）404、ラ
ッチ（LAT）405,406、トライステートバッファ407,40
8、モード切り換え用論理回路409を有してなる。また、
アドレス入力端子410,411、データ入力端子412、データ
出力端子413,414、ポートセレクト信号入力端子415、モ
ード切り換え信号入力端子416、書き込み制御信号入力
端子417、読みだし制御信号入力端子418、モニタ出力制
御信号端子419、モニタ出力信号端子420が設けられてい
る。マルチプレクサ402,403は２つの入力端子と１つの
出力端子を持ち、Ａ信号が０のとき０側の入力を出力
し、１のとき１側の入力を出力する。トライステートバ
ッファ407,408は、ENABLE信号が０のとき入力と出力の
間を切断状態とし、１のとき接続状態とする。定数レジ
スタ404はLOAD信号が１のとき入力データを取り込み、
０のときは現在の値を保持する。出力には常に現在保持
している値を出力する。機能的にはDFFと同様である。

ルックアップテーブル回路は、入力されたデータをア
ドレスとして、そのアドレスの内容を出力するルックア
ップテーブルとしての通常動作と、テーブルの内容を設
定したり、設定した内容を確認する設定動作の２つの動
作を行う必要がある。このため、アドレス入力端子、デ
ータ出力端子を２つずつ持ったメモリが必要となる。こ
のような端子を備えたメモリとしてデュアルポートメモ
リがあるが、これは通常のメモリに比べて大きな面積を
占める回路となる。一方、通常のメモリは、コンパクト
であるが、アドレス入力端子、データ出力端子を１つず
つしか備えていない。ここに示すルックアップテーブル
回路は、通常のメモリに制御回路を付加することにより
コンパクトな回路を実現したものである。

次に、本ルックアップテーブル回路の動作について説
明する。本回路の機能は、ポートセレクト信号415、モ
ード切り換え信号416、書き込み制御信号417、読み出し
制御信号418により制御される。各信号の状態による回
路の動作を表１表に示す。

アドレス入力端子410とデータ出力端子413は、ルック
アップテーブルの通常動作時のアドレス入力、データ出
力を行うための端子である。一方、アドレス入力端子41
1とデータ出力端子414及びデータ入力端子412は、設定
動作時にルックアップテーブルの内容を設定、確認する
ための端子である。ポートセレクト信号415は、ルック
アップテーブルの通常動作と設定動作のためにアドレス
入力端子410,411とメモリとの接続を切り換える。

モード切り換え信号416は、ルックアップテーブル回
路へのデータの読み書きメモリ401に対して行うか、定
数レジスタ404に対して行うかを選択するための制御信
号である。前者の場合この回路は本来のルックアップテ
ーブルとして機能する。これをルックアップテーブルモ
ードと呼ぶ。後者の場合、通常動作時には、アドレス入
力端子410から入力されるアドレスデータの内容に関わ
らず、常に定数レジスタ404の内容をデータ出力端子413
より出力し、設定動作時には、データの読み書きは定数
レジスタ404に対して行われる。これを定数テーブルモ
ードと呼ぶ。この機能は、後に述べる演算素子の動作テ
ストのために用いる。

モニタ出力信号420は、モニタ出力制御信号419が１の
とき常にアドレス入力端子410の内容をそのまま出力す
る。これも後に述べる演算素子の動作テストのために用
いる。

（演算回路）第８図に演算回路10,11,12又は13の詳細構造を示す。
図示のように加減算回路1001、マルチプレクサ（MUX）1
002,1003、エクスクルーシブオア回路（以下EORと略
記）1004、否定回路（以下NOTと略記）1005,1006、DFF1
007を含んで構成される。加減算回路1001、マルチプレ
クサ1002、EOR1004によりリミッター付き加減算回路101
0が構成されている。また、データ入力端子1020,1021、
演算結果出力端子1022、セレクト（SELECT）信号が入力
され演算機能選択端子1023を有している。加減算回路10
01は、SELECT信号が１のとき入力の加算Ａ＋Ｂを行い、
０のとき減算Ａ−Ｂを行う。演算結果がオーバフロー、
またはアンダーフローした場合は、OVERFLOW信号に１が
出力される。また、EOR1004はｓビット対１ビットのエ
クスクルーシブオアをとる回路であり、入力a_i（ｉ＝１
……ｓ）、ｂに対して出力はa_iEOR b（ｉ＝１……ｓ）
となる。第８図では、定数データ発生回路1008から出力
されるｓビットの定数データ2^S-1と加減算回路1001の出
力の最上位ビットとのEORをとるようになっている。つ
まり、EOR1004と定数データ発生回路1008により、上下
限値発生回路が形成されている。

次に、本演算回路の動作について説明する。本演算回
路は、SELECT信号1023が１のとき、データ入力端子1020
の値Ａとデータ入力端子1021の値Ｂの和Ａ＋Ｂを演算結
果出力端子1022より出力し、SELECT信号1023が０のと
き、ＡとＢの最大値、即ち、max（A,B）を出力する。た
だし、数値はｓビットの符号付きデータとして表現する
ものとし、演算結果がｓビットで表現可能な範囲を越え
た場合は表現可能な範囲内で打ち切った値を出力する。
つまり、正の方向で越えた場合は2^s-1−１を、負の方向
で越えた場合には2^S-1を演算結果として出力する。例え
ば、ｓ＝８の場合、表現可能なデータは−128から＋127
までであり、演算結果がこれを越える場合、正の数なら
＋127に、負の数なら−128までで打ち切る。

まず、リミッター付き加減算回路1010の部分について
説明する。加減算回路1001の演算結果がオーバーフロー
またはアンダーフローを起こした場合、OVERFLOW信号は
１となり、マルチプレクサ1002は１側のデータを出力す
る。この時、演算結果がオーバーフローであれば、演算
結果の最上位ビットは１となり、定数2^s-1を反転した値
2^s-1−１がマルチプレクサ1002を介して以後の回路に出
力される。また、演算結果がアンターフローであれば、
演算結果の最上位ビットは０となり、定数2^s-1、をその
まま出力する。これをｓ＝８の場合について詳しく説明
すると、定数2^s-1は２進法のビット表現で「1000000」
（２）となる。オーバーフローの場合、演算結果は正の
最大値「0111111」（２）＝127を越えるので最大値ビッ
トが１になり、定数「1000000」（２）がEORにより反転
され、「0111111」（２）、即ち正の最大値である127が
出力される。一方、アンダーフローの場合、演算結果は
負の最小値「10000000」（２）＝−128を下回るので最
上位ビットが０になり、定数「10000000」（２）即ち負
の最小値−128が出力される。このように、加減算回路1
001、EOR1004、及びマルチプレクサ1002の部分によりリ
ミッター付きの加減算回路1010を構成することができ
る。

画像データに対する演算では、演算結果がオーバーフ
ロー、またはアンダーフローして、出力データが不連発
に飛んでしまうと、不都合が生じることが多い。例え
ば、画像の平滑化演算の場合に、ある画素についてい12
7が出力され、その隣の画素でオーバーフローが起こ
り、本来128であるはずのところが−128として出力され
た場合、このデータをそのまま微分処理回路に入力する
と、本来滑らかに変化しているこの画素の付近に大きな
ピークが現れてしまう。加減算回路にリミッターを設け
ることにより、このような不都合を防ぐことができる。

次に、演算回路の残りの部分について説明する。SELE
CT信号端子1023が１の場合、リミッター付き加減算回路
1010は、データ入力端子1020,1021より与えられるデー
タA,Bの和（Ａ＋Ｂ）をマルチプレクサ1003に出力す
る。この時マルチプレクサ1003のＢ信号は０となるので
マルチプレクサの00が10側入力、即ちいずれの場合も和
Ａ＋Ｂが出力される。一方、SELECT信号端子1023が０の
場合、リミッター付き加減算回路1010は、ＡとＢの差
（Ａ−Ｂ）を出力する。この時マルチプレクサ1003のＢ
信号は１となり、更にＡ信号が（Ａ−Ｂ）の最上位ビッ
トの反転に接続されているので（Ａ−Ｂ）が正の場合は
11側入力であるデータＡが出力され、負の場合は01側入
力であるデータＢが出力される。即ちこれはmax（A,B）
である。演算結果のリミット機能によりＡ−Ｂが仮に表
現可能な数値範囲を越える場合でもＡ−Ｂが正の場合は
正の数として、負の場合は負の数として出力されるの
で、単純な理論回路により最大値を決定することができ
る。

（制御回路）第９図に制御回路14の詳細構造を示す。図示のよう
に、制御レジスタ1401,1402、デコーダ回路1403,1404、
トライステートバッファ1405,1406、AND1407、OR1408、
NOR1409、NOT1410を有して形成されている。また、アド
レス入力端子55、制御データ入力端子56、読み書き制御
端子55b、出力制御端子55a、素子選択信号端子55c、デ
ータ出力端子1426が設けられている。さらに、端子142
0,1421,1422,1423,1424はルックアップテーブル回路4,
5,6,7,8,9のポートセレクト信号415、モード切り換え信
号416、書き込み制御信号417、読みだし制御信号418、
モニタ出力制御信号419に接続する信号端子であり、端
子1425は演算回路10,11,12,13のSELECT信号端子1023に
接続する信号端子である。また、データ出力端子1426は
ルックアップテーブル回路4,5,6,7,8,9のデータ出力端
子414と共に制御データ出力端子58に接続する。

次にこのように構成される制御回路の動作について説
明する。

素子（第１図の画像処理装置のこと）の外部から与え
られるアドレス、制御データ、読み書き制御信号、出力
制御信号は、OR1408、NOR1409、NOT1410からなる論理回
路により、素子選択信号55cが０のときに素子内部に取
り込まれる。したがって、通常、素子選択信号55cを１
の状態にしておき、他の信号の状態が確定してから素子
選択信号55cを０にすることにより、正しい信号を入力
することができる。読み書き制御信号55bは１のとき素
子に対して読み出し動作を行い、０の時書き込み動作を
行う。出力制御信号55aは０のとき、制御データ出力端
子1426（58）からのデータの出力を可能とし、１のとき
その端子1426を切断状態とし、データの出力は行わな
い。

この制御回路14に与えられるアドレスデータはｓ＋３
ビットで構成される。このうち上位３ビットはデコーダ
1403に入力され、デコーダ1403の出力により、６個のル
ックアップテーブル回路及び制御レジスタ1401,1402の
いずれかにアクセス信号を出力する。即ち、ルックアッ
プテーブル回路へのデータ書き込みの場合は、６本の書
き込み制御信号1422のうちの一つに１を出力し、読み出
しの場合は６本の読み出し制御信号1423のうちの一つに
１を出力する。このとき、アドレスデータの下位ｓビッ
トは、６個のルックアップテーブル回路のアドレス入力
端子411に接続し、上位３ビットにより選択されたルッ
クアップテーブル回路のアドレスデータとして用いられ
る。制御レジスタ1401,1402への書き込みの場合は選択
した制御レジスタ1401又は1402のLOAD信号を１にし、読
み出しの場合は選択した制御レジスタの出力に接続され
たトライステートバッファ回路1405,1406のENABLE信号
を１にしてデータ出力端子1426からの出力を可能にす
る。読み出しと書き込みの切り替えは、AND回路1407に
より行われる。制御レジスタ1401の下位３ビットの出力
はデコーダ1404に接続し、このデコーダの出力により６
個のルックアップテーブル回路のモニタ出力のうちの一
つがモニタ出力端子54（第１図）より出力される。制御
レジスタ1401のその他の出力、及び制御レジスタ1402の
出力はそれぞれルックアップテーブル回路のポートセレ
クト信号415、モード切り換え信号416、及び演算回路の
SELECT信号端子1023に接続しており、制御レジスタ140
1,1402のデータを前述したように変えることにより、ル
ックアップテーブル回路、演算回路の機能を切り換え
る。

（本画像処理装置の使用方法）ここで、第１図の画像処理装置の実際の用途における
使用方法について、第10図を用いて説明する。

まず、アドレスデータ上位３ビットを「110」（２）
とし、制御レジスタ1401の第4,5ビットを１にセットす
る（S101）。これにより各ルックアップテーブル回路は
設定動作の状態となり、演算回路の機能は加算になる。
次に、アドレスデータの上位３ビットを「111」（２）
とし制御レジスタ1402の下位６ビットを０にセットする
（S102）。これにより、全てのルックアップテーブル回
路はルックアップテーブルモードの状態になる。この状
態で、アドレスデータの上位３ビットを０から５に変え
つつ、下位ｓビットでルックアップテーブル内のアドレ
スを指定して、０から５番目のルックアップテーブルの
テーブルデータをセットして行く）S103〜S109）。全て
のデータ設定が終わった段階で、制御レジスタ1401の第
４ビットを０にして、ルックアップテーブルを通常動作
状態にする（S110）。これにより第１図画像処理装置
は、データ入力端子50より入力される画像データに対し
て、設定したテーブルデータに演算処理を行う。

一方、制御レジスタ1401の第５ビットを０にすると、
演算回路の機能は最大値計算となり、入力画像データの
各画素について、中心を含む隣接４画素のうちで最も大
きな値を持つ画素データを出力する。また、制御レジス
タ1401の下位３ビットを０から５のいずれかにセットす
ることにより、モニタ出力端子からは、０から５番目の
対応するルックアップテーブル回路への入力データが出
力される。また、制御レジスタ1402の下位６ビットは０
から５番目のルックアップテーブル回路に対応付けられ
ており、１を立てると対応するルックアップテーブル回
路が定数テーブルモードとなる。

制御レジスタ1401,1402の設定状態は、これらのレジ
スタに対応するアドレスを指定して読み出し動作を行う
ことにより、制御データ出力端子（1426）58から読むこ
とができる。また、ルックアップテーブル回路のテーブ
ルデータは、制御レジスタ1401の第４ビットを１にセッ
トした後にアドレスの上位３ビットでルックアップテー
ブル回路を指定し、下位ｓビットでテーブルアドレスを
指定して読み出し動作を行うことにより、制御データ出
力端子58から読むことができる。

（本画像処理装置のテスト方法）本画像処理装置をLSIにより構成する場合、製造したL
SIの全ての回路が正常に動かなければ画像処理装置とし
ての機能を得ることはできない。そのため、LSIの各回
路の動作テストを行う必要がある。しかし、LSIチップ
上の任意の信号線にプローブを当てて信号を測定するこ
とは不可能であるから、このテストはチップから外部に
引き出されている信号端子のみを用いて行わなければな
らない。本演算素子にはこのような回路の動作テストを
組織的に行うための信号端子と特別な機能を持たせてい
る。

本画像処理装置は、第１図に示したようにシフトレジ
スタ回路、ルックアップテーブル回路、演算回路、制御
回路、制御信号遅延回路からなる。回路の動作テストは
これらの構成回路単位に第11図から第14図に示す手順に
より行う。

まず、制御回路14のテストから始める。制御回路14の
テストは、第11図に示すように、制御レジスタ1401,140
2に任意のデータを書き込み（S201）、続いてそのデー
タを読み出したときに書き込んだ通りのデータであるこ
とを確認する（S202,S203）。書き込んだデータと読み
出したデータが異なる場合は、制御レジスタかまたは書
き込み、読み出し機能が正常に働いていないことになる
のでテストはここで終了となる（S221）。

次に、制御レジスタ1401の第４ビットを１、制御レジ
スタ1402の下位６ビットを０にセットし、ルックアップ
テーブル回路をルックアップテーブルモード、設定動作
状態とする（S204,S205）。そして、６個のルックアッ
プテーブル回路に対して順にテーブルデータの書き込み
読み出しを行う（S206〜S214）。ここで、書き込んだデ
ータと読み出したデータが異なる場合は（S210）、ルッ
クアップテーブル回路のメモリか、書き込み、読み出し
機能が正常に働いていないことになるのでテストは終了
となる（S222）。

次に、各ルックアップテーブル回路についても、図示
していないが第12と同様に、制御レジスタ1402の下位６
ビットを１にセットし、各ルックアップテーブル回路を
定数テーブルモードとし、定数レジスタに対して同様の
テストを行う。

次に、シフトレジスタ回路、信号遅延回路のテストを
第13図に示す手順で行う。制御レジスタ1401の下位３ビ
ットを０から５に適宜切り替え（S241,S244,S247）、デ
ータ入力端子50、制御信号入力端子51a,bより適当なデ
ータ系列を入力する（S242,S245,S248）。そして、各ル
ックアップテーブル回路へ入力されているデータをモニ
タ出力端子54に出力する。モニタ出力端子54から出力さ
れるデータがデータ入力端子より入力されたデータ系列
と同一であり、かつ所定のサイクル時間だけ遅延してい
ることを確認する（S243,S246,S249）。また、制御信号
入力端子より入力したデータが所定のサイクル時間だけ
遅延して制御信号出力端子より出力されていることを確
認する（S243,S246,S249）。

最後に、演算回路のテストを第14図に示す手順で行
う。

まず、制御レジスタ1401の第５ビットを１として演算
回路の機能を加算とし、制御レジスタ1401の第４ビット
を１（S2521）、制御レジスタ1402の下位６ビットを１
としてルックアップテーブル回路を定数テーブルモー
ド、設定動作状態とする（S253）。また、制御レジスタ
1401の下位３ビットを101（２）として、ルックアップ
テーブル回路９の入力データをモニタ出力端子につなぐ
（S252）。ここで、各定数レジスタ（ルックアップテー
ブル回路）に適当なデータを書き込み（S254）その時モ
ニタ出力端子より出力される演算結果が書き込んだデー
タに対応したものであることを確認する（S255）。制御
レジスタ1401の第５ビットを０として、最大値計算の場
合についても同様のテストを行う（S256〜S258）。

以上の手順により、各構成回路の動作テストを個別に
行うことができ、全ての回路の動作に対して洩れのない
テストを行うことができる。また、これらのテストに加
えて、適当なサンプル画像データを入力し、画像処理装
置全体として期待通りの演算を行うことを確認すれば、
完全なテストを行うことができる。

（本画像処理装置を用いたシステム構成例）第15図，第16図に本画像処理装置を用いて構成した画
像処理システムの実施例を示す。

第15図では、本発明に係る画像処理装置10001,10002,
10003を並列に接続し、それぞれの画像処理装置に異な
るルックアップテーブルを与え、異なるマスク演算を行
わせる。それらの演算結果を３入力の加算回路10004に
より加算して出力としている。これにより、画像の複数
の特徴量を重畳した画像を得ることができる。３個の画
像処理装置には同一の制御信号が入力されているので同
一のタイミングで画像処理を行う。このため、加算回路
10004の３系統の入力画像データのタイミングは同一と
なり、特別なタイミング調整回路を設けることなく接続
することができる。また、加算回路10004にも第１図画
像処理装置と同じ様な制御信号用の遅延回路を設けれ
ば、加算回路10004の出力側でも画像データと制御用デ
ータのタイミングを揃えることができ、処理結果を映像
信号として容易に復元することができる。

第16図は、データの流れにループを含むシステムの構
成例を示す。20001,20002,20003は、本発明に係る画像
処理装置であり、20004は２入力の加算回路、20005はデ
ュアルポートメモリである。このシステムでは、デュア
ルポートメモリ20005をタイミング整合のためのユニッ
トとして用いている。即ち、データの流れにループを含
む場合、必ずどこかでタイミングが食い違う部分が生じ
る。これを埋め合わせるためにデュアルポートメモリ20
005を用いる。このメモリは制御信号よりアドレスを合
成し、画像データをそのアドレスに書き込んだり、読み
出したりする。そして書き込む部分20005aと読み出す部
分20005bは異なる制御信号により独立して動作するよう
になっている。

このように、本発明に係る画像処理装置を用いると、
画像データ信号と制御信号が常に同期した状態で配置す
るようなシステム構成となる。入出力端子において画像
データ信号と制御信号が同期している様々な機能を持っ
た画像処理装置を用意すれば、それらの画像処理装置を
単純に接続することにより容易に複雑な処理を行うシス
テムを構成することができる。また、そのようなシステ
ムでは、各画像処理装置の任意の接続部分の画像データ
から映像信号を復元することができるので、画像データ
の処理の様子を視覚的に確認することが容易である。

〔発明の効果〕

以上説明したように、本発明によれば次に示す効果が
ある。

本発明のデータ処理装置によれば、遅延回路によっ
て、時系列に入力される一のデータを含む各データがそ
れぞれ時系列の相対関係に応じて遅延され、最後に入力
されるデータと同一のタイミングで出力される。この様
な遅延回路は、ハードウエアにより容易に形成できる。
そして、この遅延回路から出力される各データを入力し
所定の演算処理を施す演算処理回路も、ハードウエアに
より簡単な構成により実現できる。しかも、データ処理
装置内での信号の流れが簡明になり、これに加え、それ
らの回路を共通のクロックパネルに同期させて駆動する
構成とすれば、回路設計や動作テストが容易になる。

また、本発明の画像処理装置によれば、一の画素デー
タの演算処理に用いる隣接画素データを、画素データ遅
延回路により同一のタイミングに合わせるとともに、画
素データの局所領域演算の定数倍処理をルックアップテ
ーブル回路を用いて行わせ、それら出力の加算処理を加
算回路素子からなる演算処理回路により行わせる構成と
したことから、画像処理装置内での信号の流れが簡明に
なる。これに加え、それらの回路を共通のクロックパル
スに同期させて駆動する構成とすれば、回路設計や動作
テストが容易になる。

また、画像データ遅延回路を構成するシフトレジスタ
回路を２つのメモリとメモリ駆動回路により構成し、時
系列に入力される画素データをメモリ駆動回路により２
つのメモリに交互に書き込む一方、遅延時間分だけ遅ら
せてその２つのメモリから画素データを読み出す構成と
したことから、単位遅延回路を遅延時間に応じて直列接
続する場合よりも小形にすることができる。また、個々
の画素データの入力に合わせてカウンタを駆動するとと
もに、HB信号によりリセットするようにし、そのカウン
ト値をメモリアドレスとすることにより、画素データの
数に応じて必要な遅延を行わせる可変長シフトレジスタ
を実現できる。しかも、HB信号によりカウンタがリセツ
トされてシフトレジスタがホールドされるので、ブラン
キングタイミングのための不要なシフト段数を節約でき
る。

また、局所領域画素の演算処理にかかる定数倍演算
を、メモリを用いたルックアップテーブル回路により行
う構成としたことから、演算回路のサイズを小形にで
き、上記シフトレジスタの小形化とあわせ、画像処理装
置をワンチップLSIに実装することができる。しかも、
ルックアップテーブル回路を用いたことから、定数倍演
算だけでなく、任意の関数による演算処理を行わせるこ
とが可能となり、演算内容にかなりの汎用性を持たせる
ことができる。これに加え、ルックアップテーブルに定
数レジスタを設けたものによれば、回路動作のテストを
簡単に行うことができる。しかも、画像データの演算処
理時には、ルックアップデータのデータを書き換えるこ
となく、一時的に定数出力を得ることができるという付
加的な機能をも持たせることが可能になる。

また、加減算を行う演算回路を上下限リミッタ付きと
したものによれば、演算結果がオーバーフロー叉はアン
ダーフローしても、出力データが不連続に飛んでしまう
ことがない。その結果、本来の滑らかな変化に近い画像
データとして、意味のある演算結果が得られる。なお、
リミッタ付きの演算回路の減算を利用して、最大値選択
を行う回路を容易に構成できる。

また、制御回路を介して、その回路内の制御レジスタ
やルックアップテーブル回路の設定状態を、全て外部か
ら読み出し可能にしたことから、画像処理装置を制御す
る上位装置のソフトによりそれらの設定状態を記憶して
おかなくても、いつでも画像処理装置の状態を知ること
ができる。その結果、画像処理システム全体との関係で
機能診断に利用できる。また、ソフトで記憶している状
態と実際の画像処理装置の状態との不一致によるバグを
防止できる。さらに、ルックアップテーブル回路の入力
アドレスデータをそのまま外部に出力するモニタ端子を
設けたものによれば、画像処理装置の動作テストを組織
的に行うことができる。

２次元画素データを走査して得られる、各ラインの時
系列データの区切り等を認識するための画像制御信号
を、画素データを同期させて入出力するようにしている
ことから、本発明に係る画像処理装置を用いて画像処理
システムを構成するにあたり、データ信号線の扱いが簡
明となり、システムの構成を組織的に行うことができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示す図、第２図
は４隣接画素の位置関係を説明する図、第３図は時系列
画像データの構造を説明する図、第４図はシフトレジス
タ回路の詳細構造を示す図、第５図はシフトレジスタの
動作を説明する図、第６図はシフトレジスタのメモリア
クセス手順を説明する図、第７図はルックアップテーブ
ル回路の詳細構造を示す図、第８図は演算回路の詳細構
造を示す図、第９図は制御回路の詳細構造を示す図、第
10図は本発明の画像処理装置の使用法を説明する図、第
11〜14図は本発明の画像処理装置の動作テストの手順を
説明する図、第15,16図は本発明の画像処理装置を用い
た画像処理システムの実施例を示す図である。 1,2,3……シフトレジスタ回路、4,5,6,7,8,9,……ルッ
クアップテーブル回路、10,11,12,13……演算回路、14
……制御回路、15〜38……信号遅延回路、50……データ
入力端子、51a,51b……制御信号入力端子、52……デー
タ出力端子、53a,53b……制御信号出力端子、54……モ
ニタ出力端子、55……アドレス入力端子、56……制御デ
ータ入力端子、57a,57b,57c……入出力制御端子、58…
…制御データ出力端子、59……クロック信号入力端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−221076（ＪＰ，Ａ) 特開昭60−231998（ＪＰ，Ａ) 特開昭61−131909（ＪＰ，Ａ) 特開昭63−26778（ＪＰ，Ａ) 特開昭62−219081（ＪＰ，Ａ) 特開昭53−148232（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/20

Claims

(57)【特許請求の範囲】

【請求項１】複数のデータを時系列的に入力し、該複数
のデータ中の一のデータに対し、該一のデータと時間的
に一定の相対関係にある一定数のデータを用いて、所定
の演算処理を施して出力するデータ処理装置であって、
前記入力される前記一のデータを含む各データをそれぞ
れ前記相対関係に応じて遅延させ、最後に入力されるデ
ータと同一のタイミングで出力するデータ遅延回路と、
該データ遅延回路から出力される各データを入力して前
記所定の演算処理を施す演算処理回路とを有してなるデ
ータ処理装置において、前記時系列的に入力されるデー
タと同期して与えられる当該データの区切り等を識別す
るための制御信号を遅延させ、前記演算処理回路から出
力されるデータの出力タイミングに同期させて出力する
制御信号遅延回路を設けたことを特徴とするデータ処理
装置。
【請求項２】画素データ遅延回路と、ルックアップテー
ブル回路と、演算処理回路とを含んでなり、前記画素データ遅延回路は、２次元配列の画素データを
時系列的に入力し、該入力される一の画素データと該一
の画素データに対応する画素に隣接する画素の隣接画素
データを、それぞれ前記時系列の相対関係に応じて遅延
させ、最後に入力される前記隣接画素データと同一のタ
イミングで出力するものとされ、前記ルックアップテーブル回路は、前記画素データ遅延
回路から入力される各画素データに対応させて設けられ
たメモリと該メモリの駆動回路とを有し、該メモリは、前記各画素データをアドレスとし該アドレ
スに対応するエリアに各画素データを予め定められた関
数により処理してなる処理データが格納されてなり、前記メモリの駆動回路は、前記入力される画素データに
対応する前記処理データを前記メモリから読み出して出
力するものとなされてなり、前記演算処理回路は、前記各ルックアップテーブル回路
の出力データを入力し、これらを所定の加減算により処
理して出力されるものとされた画像処理装置において、前記画素データに含まれるブランキング期間を識別する
ための画像制御信号を入力し、該画像制御信号を遅延さ
せる画像制御信号遅延回路を設けてなり、該画像制御信
号遅延回路は、前記画像制御信号を前記画素データ遅延
回路と、前記ルックアップテーブル回路と、前記演算処
理回路とによる前記一の画素データの遅延時間に応じて
遅延させて出力するものとされ、前記画素データ遅延回路は、前記画像制御信号のブラン
キング期間に同期させて前記画素データの入力がホール
ドされるものとされた画像処理装置。
【請求項３】前記画素データ遅延回路が、２つのメモリ
と、該メモリの駆動回路とを有し、入力されるｎビット
の時系列画素データをｎビット遅延させて出力するシフ
トレジスタ回路を含んでなり、前記メモリは、それぞれ少なくともn/2ワードのメモリ
エリアを有してなり、前記メモリ駆動回路は、順次入力
される画素データを前記２つのメモリに交互に書き込む
とともに、該書き込まれた画素データをｎビット遅れて
交互に読み出すものとされたことを特徴とする請求項２
に記載の画像処理装置。
【請求項４】前記ルックアップテーブル回路が、メモリ
と、定数レジスタと、第１と第２のマルチプレクサとを
有し、前記第１のマルチプレクサは通常モードのアドレスと設
定モードのアドレスを入力し、該第２つのアドレスの一
方を別に入力される選択信号により選択して前記メモリ
のアドレス入力とするものとされ、前記第２のマルチプレクサは、前記メモリと前記定数レ
ジスタの出力を入力し、該２つの出力の一方を別に入力
されるモード切換信号により選択して出力するものとさ
れ、前記メモリは入力される書き込み制御信号により別に入
力される設定データを前記アドレス入力に対応するメモ
リエリアに格納するものとされ、前記定数レジスタは前記モード切換信号により別に入力
される設定データを蓄積するものとされてなる請求項２
に記載の画像処理装置。
【請求項５】前記演算処理回路が２つの入力データを別
に入力されるセレクト信号に応じて加算又は減算する加
減算回路と、予め定められた上限値又は下限値を発生す
る上下限値発生回路と、前記加減算回路の演算出力と前
記上下限値発生回路の上限値又は下限値とを入力し、い
ずれか一方を選択して出力するマルチプレクサとを有
し、該マルチプレクサは前記加減算回路からオーバーフロー
信号又はアンダーフロー信号が出力されたとき前記上限
値又は下限値を選択して出力するものとされてなること
を特徴とする請求項２に記載の画像処理装置。
【請求項６】前記演算処理回路に、前記加減算回路の出
力と前記２つの入力データとを入力し、いずれか一方を
選択して出力する第２のマルチプレクサを設け、該第２のマルチプレクサは前記セレクト信号が減算のと
きに前記オーバフロー信号が出力されたときは前記２つ
の入力データの内の減算側の入力データを最大値として
出力し、前記セレクト信号が加算のときは前記マルチプ
レクサの出力を出力するものとされたことを特徴とする
請求項５に記載の画像処理装置。
【請求項７】前記演算回路に前記セレクト信号を出力す
る手段と、前記ルックアップテーブル回路に設定データ
と、設定モードのアドレスと、前記アドレスの選択信号
と、前記書き込み制御信号と、モード切換信号とを出力
する手段とを含んでなる制御回路とを設けたことを特徴
とする請求項4,5,6のいずれかに記載の画像処理装置。
【請求項８】前記ルックアップテーブル回路が、メモリ
と、定数レジスタと、第１と第２のマルチプレクサと、
第１と第２のトライステッドバッファとを有し、前記第１のマルチプレクサは通常モードのアドレスと設
定モードのアドレスを入力し、該第２つのアドレスの一
方を別に入力される選択信号により選択して前記メモリ
のアドレス入力とするものとされ、前記第２のマルチプレクサは、前記メモリと前記定数レ
ジスタの出力を入力し、該２つの出力の一方を別に入力
されるモード切換信号により選択して出力するものとさ
れ、前記メモリは入力される書き込み制御信号により別に入
力される設定データを前記アドレス入力に対応するメモ
リエリアに格納するものとされ、前記定数レジスタは前記モード切換信号により別に入力
される設定データを蓄積するものとされ、前記第１のトライステッドバッファは別に入力される制
御信号により前記通常のアドレスを外部に出力するもの
とされ、前記第２のトライステッドバッファは別に入力される制
御信号により前記第２のマルチプレクサの出力を外部に
出力するものとされたことを特徴とする請求項２に記載
の画像処理装置。
【請求項９】前記演算回路に前記セレクト信号を出力す
る手段と、前記ルックアップテーブル回路に設定データ
と、設定モードのアドレスと、前記アドレスの選択信号
と、前記書き込み制御信号と、モード切換信号とを出力
する手段と、前記第１と第２のトライステッドバッファ
に前記制御信号を出力する手段とを含んでなる制御回路
を設けたことを特徴とする請求項８に記載の画像処理装
置。
【請求項１０】請求項2,3,4,5,6,7,8,9のいずれかに記
載の画像処理装置を複数有し、該複数の画像処理装置が
直列および／又は並列に接続して構成されてなる画像処
理システム。
【請求項１１】２つのメモリと、該メモリの駆動回路と
を有し、入力される時系列データをｎステップ遅延させ
て出力するシフトレジスタ回路において、前記メモリは、同一タイミングでは読み書きできないメ
モリ回路からなり、それぞれ少なくともn/2ワードのメ
モリエリアを有してなり、前記メモリ駆動回路は、順次入力されるデータを前記２
つのメモリの内の一方に書き込むとき、同時に他方のメ
モリからｎステップ前に書き込まれたデータを読み出
し、これを２つのメモリに対して交互に行うものであ
り、入力データの書き込み動作とｎステップ遅延した出力デ
ータの読み出し動作が同一タイミングで行われることを
特徴とするシフトレジスタ回路。
【請求項１２】メモリと、定数レジスタと、マルチプレ
クサとを有するルックアップテーブル回路において、前記マルチプレクサは前記メモリと前記定数レジスタの
出力をそれぞれ入力し、該入力する２つの出力の一方を
別に入力されるモード切換信号により選択して出力する
ものとされ、前記マルチプレクサの出力は、後続するデ
ータ処理回路の入力として供給されると同時に、外部に
直接出力する端子に接続されてなることを特徴とするル
ックアップテーブル回路。
【請求項１３】メモリとマルチプレクサとを有するルッ
クアップテーブル回路において、前記マルチプレクサは
通常モードのアドレスと設定モードのアドレスを入力
し、該第２つのアドレスの一方を別に入力される選択信
号により選択して前記メモリのアドレス入力とするもの
とされ、前記メモリは入力される書き込み制御信号により別に入
力される設定データを前記アドレス入力に対応するメモ
リエリアに格納するものとされ、該メモリの出力は、後続するデータ処理回路の入力とし
て供給されると同時に、前記書き込み制御信号により制
御されるゲート回路を介して外部に直接出力する端子に
接続され、設定モードにおいて書き込み制御信号が偽である場合に
は、設定モードのアドレスに対応したメモリエリアのデ
ータが前記ゲート回路を介して前記端子に出力されるこ
とを特徴とするルックアップテーブル回路。
【請求項１４】２つの入力データを別に入力されるセレ
クト信号に応じて加算又は減算する加減算回路と、予め
定められた上限値又は下限値を発生する上下限値発生回
路と、前記加減算回路の演算出力と前記上下限値発生回
路の上限値又は下限値とを入力し、いずれか一方を選択
して出力するマルチプレクサとを有し、該マルチプレクサは前記加減算回路からオーバーフロー
信号又はアンダーフロー信号が出力されたとき前記上限
値又は下限値を選択して出力するものとされてなる演算
回路。
【請求項１５】前記加減算回路の出力と前記２つの入力
データとを入力し、いずれか一方を選択して出力する第
２のマルチプレクサを設け、該第２のマルチプレクサは前記セレクト信号が減算のと
きに前記オーバーフロー信号が出力されたときは前記２
つの入力データの内の減算側の入力データを最大値とし
て出力し、前記セレクト信号が加算のときは前記マルチ
プレクサの出力を出力するものとされたことを特徴とす
る請求項14記載の画像処理装置。