JPH08203913A - 半導体ウェーハの熱処理方法 - Google Patents
半導体ウェーハの熱処理方法Info
- Publication number
- JPH08203913A JPH08203913A JP1164495A JP1164495A JPH08203913A JP H08203913 A JPH08203913 A JP H08203913A JP 1164495 A JP1164495 A JP 1164495A JP 1164495 A JP1164495 A JP 1164495A JP H08203913 A JPH08203913 A JP H08203913A
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- JP
- Japan
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- heat treatment
- temperature
- wafer
- exceed
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Abstract
(57)【要約】
【目的】 バルク微小欠陥密度（ＢＭＤ密度）の制御さ
れた高品質なＤＺウェーハを得る方法を提供する。 【構成】 ＣＺ，あるいはＭＣＺシリコンウェーハを還
元性又は希ガス雰囲気中で熱処理する工程において、所
定の熱処理温度までの昇温レートを制御する。
れた高品質なＤＺウェーハを得る方法を提供する。 【構成】 ＣＺ，あるいはＭＣＺシリコンウェーハを還
元性又は希ガス雰囲気中で熱処理する工程において、所
定の熱処理温度までの昇温レートを制御する。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンウェーハのＤ
Ｚ（Denuded Zone）層形成方法に関するもので特にＵＬ
ＳＩ用大口径基板のＤＺ層形成に使用されるものであ
る。
Ｚ（Denuded Zone）層形成方法に関するもので特にＵＬ
ＳＩ用大口径基板のＤＺ層形成に使用されるものであ
る。
【０００２】
【従来の技術】メモリーなどの半導体デバイスは近年増
々集積度、微細化が進み、それに従い出発物資であるシ
リコンウェーハ等の半導体ウェーハに対しても６イン
チ，８インチ，１０インチ，１２インチ，…と大口径
化、高品質化が求められている。
々集積度、微細化が進み、それに従い出発物資であるシ
リコンウェーハ等の半導体ウェーハに対しても６イン
チ，８インチ，１０インチ，１２インチ，…と大口径
化、高品質化が求められている。
【０００３】半導体ウェーハを製造する方法には種々の
方法があるが、このうち、引上げ方法による分類として
は、フローティングゾーン法（ＦＺ法）、チョクラルス
キー引き上げ法（ＣＺ法）、磁場応用チョクラルスキー
引き上げ法（Magnetic-Field-Applied Czochralski Me
thod：ＭＣＺ法）が代表的である。ＦＺ法で製造されて
いるウェーハの特徴は、Ｓｉ中の格子間酸素（Ｏｉ）の
含有率が小さいという点である。ＦＺウェーハはＯｉの
含有率が小さいため、Ｏｉ析出に起因する欠陥が無く、
ＦＺウェーハ表面に形成した酸化膜耐圧などの素子特性
はすぐれている。一方、ＦＺウェーハはＯｉの析出を利
用したイントリンシック・ゲッタリング（Intrisic Get
tering）法が適用できない、ウェーハの機械的強度が弱
いなどの理由により、多数・多様な工程により成り、か
つ大口径ウェーハを必要とするメモリーには量産技術上
適していない。
方法があるが、このうち、引上げ方法による分類として
は、フローティングゾーン法（ＦＺ法）、チョクラルス
キー引き上げ法（ＣＺ法）、磁場応用チョクラルスキー
引き上げ法（Magnetic-Field-Applied Czochralski Me
thod：ＭＣＺ法）が代表的である。ＦＺ法で製造されて
いるウェーハの特徴は、Ｓｉ中の格子間酸素（Ｏｉ）の
含有率が小さいという点である。ＦＺウェーハはＯｉの
含有率が小さいため、Ｏｉ析出に起因する欠陥が無く、
ＦＺウェーハ表面に形成した酸化膜耐圧などの素子特性
はすぐれている。一方、ＦＺウェーハはＯｉの析出を利
用したイントリンシック・ゲッタリング（Intrisic Get
tering）法が適用できない、ウェーハの機械的強度が弱
いなどの理由により、多数・多様な工程により成り、か
つ大口径ウェーハを必要とするメモリーには量産技術上
適していない。
【０００４】一方、ＣＺ法、ＭＣＺ法によるウェーハは
程度の差こそあれ、ＯｉをＳｉ中に含んでいるという特
徴を有しており、さらにウェーハの機械的強度が強く、
大口径ウェーハの製法としては適している。また、Ｏｉ
を含んでいるために、このＯｉの析出を利用するイント
リンシック・ゲッタリングが適用できるなどの利点もあ
る。一方、ＣＺウェーハ、ＭＣＺウェーハは、これらを
用いてＭＯＳ・ＵＬＳＩ等を製造した場合、デバイス活
性層でのＯｉ析出による酸化膜特性の劣化などの問題が
ある。ウェーハ表面のＯｉ起因による微小欠陥を制御す
る方法の一つとして、ウェーハを高温中で熱処理（アニ
ール）するＤＺ（Denuded Zone）ウェーハがある。これ
は、ウェーハを高温中でアニールする事により、ウェー
ハ表面近傍のＯｉを外方拡散させ、ウェーハ表面層のみ
を完全化する方法であり、従来、酸化処理後に行うＮ2
処理で実施されていたが、近年、より効果のあるＡｒ又
はＨ2 など不活性ガス又は還元性ガス雰囲気で実施され
ている。
程度の差こそあれ、ＯｉをＳｉ中に含んでいるという特
徴を有しており、さらにウェーハの機械的強度が強く、
大口径ウェーハの製法としては適している。また、Ｏｉ
を含んでいるために、このＯｉの析出を利用するイント
リンシック・ゲッタリングが適用できるなどの利点もあ
る。一方、ＣＺウェーハ、ＭＣＺウェーハは、これらを
用いてＭＯＳ・ＵＬＳＩ等を製造した場合、デバイス活
性層でのＯｉ析出による酸化膜特性の劣化などの問題が
ある。ウェーハ表面のＯｉ起因による微小欠陥を制御す
る方法の一つとして、ウェーハを高温中で熱処理（アニ
ール）するＤＺ（Denuded Zone）ウェーハがある。これ
は、ウェーハを高温中でアニールする事により、ウェー
ハ表面近傍のＯｉを外方拡散させ、ウェーハ表面層のみ
を完全化する方法であり、従来、酸化処理後に行うＮ2
処理で実施されていたが、近年、より効果のあるＡｒ又
はＨ2 など不活性ガス又は還元性ガス雰囲気で実施され
ている。
【０００５】
【発明が解決しようとする課題】これらのＤＺウェーハ
を生産する高温熱処理（高温アニール）を行う上での技
術的問題点としては、通常バッチ方式の拡散炉タイプで
高温アニールが行なわれるため、高温アニール初期の熱
履歴の制御が困難であるという点である。より具体的に
は、高温熱処理中の熱履歴により、ＢＭＤ（Bulk Micro
Defect ）密度制御、特にデバイス活性層として重要と
なる表面近傍におけるＢＭＤ低減が必ずしも完全では無
く、１０5 〜１０6 個／ｃｍ2 程度のＢＭＤが残存する
という点である。
を生産する高温熱処理（高温アニール）を行う上での技
術的問題点としては、通常バッチ方式の拡散炉タイプで
高温アニールが行なわれるため、高温アニール初期の熱
履歴の制御が困難であるという点である。より具体的に
は、高温熱処理中の熱履歴により、ＢＭＤ（Bulk Micro
Defect ）密度制御、特にデバイス活性層として重要と
なる表面近傍におけるＢＭＤ低減が必ずしも完全では無
く、１０5 〜１０6 個／ｃｍ2 程度のＢＭＤが残存する
という点である。
【０００６】これらの問題点を鑑み、本発明は、ＢＭＤ
密度の制御された高品質なＤＺウェーハの製造方法を提
供する事を目的とする。
密度の制御された高品質なＤＺウェーハの製造方法を提
供する事を目的とする。
【０００７】
【課題を解決するための手段】前記課題を達成するため
に、本発明は、ＣＺ法又はＭＣＺ法のいずれかにより引
き上げられたシリコン単結晶より切り出された半導体ウ
ェーハを、還元性ガス雰囲気又は希ガス雰囲気中のいず
れかで１１００℃以上の所定の熱処理温度で熱処理する
方法であって、図１に示すように熱処理時の７００℃〜
１０００℃での昇温レートが５０℃／ｍｉｎ以上、１０
００℃から該熱処理温度まで昇温レートが２０℃／ｍｉ
ｎ以上であることを特徴とする。
に、本発明は、ＣＺ法又はＭＣＺ法のいずれかにより引
き上げられたシリコン単結晶より切り出された半導体ウ
ェーハを、還元性ガス雰囲気又は希ガス雰囲気中のいず
れかで１１００℃以上の所定の熱処理温度で熱処理する
方法であって、図１に示すように熱処理時の７００℃〜
１０００℃での昇温レートが５０℃／ｍｉｎ以上、１０
００℃から該熱処理温度まで昇温レートが２０℃／ｍｉ
ｎ以上であることを特徴とする。
【０００８】好ましくは、熱処理前の半導体ウェーハの
格子間酸素濃度は１．０〜１．７×１０18ａｔｏｍｓ／
ｃｍ3 であることである。
格子間酸素濃度は１．０〜１．７×１０18ａｔｏｍｓ／
ｃｍ3 であることである。
【０００９】さらに好ましくは還元性ガス雰囲気はほぼ
１００％のＨ2 、あるいはＨ2 とＨｅ，Ｎｅ，Ａｒ，Ｋ
ｒ，Ｘｅのうち少なくとも一つとの混合ガスであり、ま
たは希ガス雰囲気はＨｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅのう
ちのひとつの単独ガスか、これらの少なくとも２つ以上
からなる混合ガスであることである。
１００％のＨ2 、あるいはＨ2 とＨｅ，Ｎｅ，Ａｒ，Ｋ
ｒ，Ｘｅのうち少なくとも一つとの混合ガスであり、ま
たは希ガス雰囲気はＨｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅのう
ちのひとつの単独ガスか、これらの少なくとも２つ以上
からなる混合ガスであることである。
【００１０】
【作用】本発明の特徴によれば、ＤＺ層を形成するため
の高温熱処理時の初期の熱履歴、とりわけ所定の熱処理
温度までの昇温レートが精密に制御されるので、ＢＭＤ
密度の制御が可能となり、同時にスリップ長も制御でき
る。したがってＢＭＤ密度およびスリップ長が共に低減
した半導体ウェーハを得ることができる。
の高温熱処理時の初期の熱履歴、とりわけ所定の熱処理
温度までの昇温レートが精密に制御されるので、ＢＭＤ
密度の制御が可能となり、同時にスリップ長も制御でき
る。したがってＢＭＤ密度およびスリップ長が共に低減
した半導体ウェーハを得ることができる。
【００１１】
【実施例】次に本発明の実施例を図１を用いて説明す
る。まず、ＣＺ法で引き上げた単結晶から切り出され、
そのアニール前の格子間酸素濃度（［Ｏｉ］）が〜１．
４×１０18ａｔｏｍｓ／ｃｍ3 の高［Ｏｉ］基板に対
し、熱処理（アニール）を実施した。アニールは、Ｈ2
雰囲気中で、図１に示すように７００〜１０００℃での
高温レートが５０℃／ｍｉｎ以上、１０００℃以上の昇
温レートが２０℃／ｍｉｎ以上で行い１１５０℃で熱処
理を行った。アニール雰囲気はＡｒ等の希ガス，あるい
はＨ2 と希ガスとの混合ガスでもよい。なお、１２００
〜１２５０℃で熱処理する場合は、７００〜１１００℃
での昇温レートが１００℃／ｍｉｎ以上、１１００℃以
上の昇温レートが５０℃／ｍｉｎ以上で行うとよい。こ
の温度を達成する手段としては、枚葉式高温アニール炉
が望ましい。加熱方法としては、赤外線ランプ加熱、抵
抗加熱とも可能であるが、いずれの場合でも両面加熱方
式が望ましい。アニール炉の装置構成としては、ロード
ロック室、チャンバー、搬送系、ガス制御系より成るこ
とが好ましい。ウェーハを載置するホルダーは、ウェー
ハとホルダーが接触する際、ウェーハ自重による高温で
の応力を緩和する構造が必要であり、例えばウェーハと
ホルダーが多点接触、線接触、又は面接触する構造が望
ましい。材質は、透明石英又はＳｉＣが望ましい。
る。まず、ＣＺ法で引き上げた単結晶から切り出され、
そのアニール前の格子間酸素濃度（［Ｏｉ］）が〜１．
４×１０18ａｔｏｍｓ／ｃｍ3 の高［Ｏｉ］基板に対
し、熱処理（アニール）を実施した。アニールは、Ｈ2
雰囲気中で、図１に示すように７００〜１０００℃での
高温レートが５０℃／ｍｉｎ以上、１０００℃以上の昇
温レートが２０℃／ｍｉｎ以上で行い１１５０℃で熱処
理を行った。アニール雰囲気はＡｒ等の希ガス，あるい
はＨ2 と希ガスとの混合ガスでもよい。なお、１２００
〜１２５０℃で熱処理する場合は、７００〜１１００℃
での昇温レートが１００℃／ｍｉｎ以上、１１００℃以
上の昇温レートが５０℃／ｍｉｎ以上で行うとよい。こ
の温度を達成する手段としては、枚葉式高温アニール炉
が望ましい。加熱方法としては、赤外線ランプ加熱、抵
抗加熱とも可能であるが、いずれの場合でも両面加熱方
式が望ましい。アニール炉の装置構成としては、ロード
ロック室、チャンバー、搬送系、ガス制御系より成るこ
とが好ましい。ウェーハを載置するホルダーは、ウェー
ハとホルダーが接触する際、ウェーハ自重による高温で
の応力を緩和する構造が必要であり、例えばウェーハと
ホルダーが多点接触、線接触、又は面接触する構造が望
ましい。材質は、透明石英又はＳｉＣが望ましい。
【００１２】なお、ＣＺ法で引き上げたシリコンウェー
ハについて説明したが、ＭＣＺウェーハに用いてよいこ
とはもちろんである。
ハについて説明したが、ＭＣＺウェーハに用いてよいこ
とはもちろんである。
【００１３】
【発明の効果】本発明によれば高温熱処理（高温アニー
ル）後のＢＭＤ密度が１０4 個／ｃｍ2 以下である半導
体ウェーハが提供される。本発明の高温アニールにより
ＢＭＤ密度を１０4 個／ｃｍ2 以下にする事ができる。
また本発明によれば、高温アニールによるＯｉの外方拡
散により、ウェーハ表面近傍でのＯｉ濃度が減少する。
さらに本発明によれば析出核のシュリンク（Shrink）と
析出核の成長との競合反応を制御することが可能とな
り、本発明による半導体ウェーハ上に形成したｐｎ接合
ダイオードのリーク電流が減少し、またこの半導体ウェ
ーハ上に形成したＭＯＳキャパシタの酸化膜の耐圧等の
電気的特性が改善される。
ル）後のＢＭＤ密度が１０4 個／ｃｍ2 以下である半導
体ウェーハが提供される。本発明の高温アニールにより
ＢＭＤ密度を１０4 個／ｃｍ2 以下にする事ができる。
また本発明によれば、高温アニールによるＯｉの外方拡
散により、ウェーハ表面近傍でのＯｉ濃度が減少する。
さらに本発明によれば析出核のシュリンク（Shrink）と
析出核の成長との競合反応を制御することが可能とな
り、本発明による半導体ウェーハ上に形成したｐｎ接合
ダイオードのリーク電流が減少し、またこの半導体ウェ
ーハ上に形成したＭＯＳキャパシタの酸化膜の耐圧等の
電気的特性が改善される。
【００１４】図２は熱処理（アニール）後の基板を用い
てｐｎ接合ダイオードを形成した場合のＢＭＤ密度に対
し、ｐｎ接合におけるリーク電流をプロットした図であ
る。ＢＭＤ密度が低くなるとリーク電流が減少する事が
分る。
てｐｎ接合ダイオードを形成した場合のＢＭＤ密度に対
し、ｐｎ接合におけるリーク電流をプロットした図であ
る。ＢＭＤ密度が低くなるとリーク電流が減少する事が
分る。
【００１５】図３は、本発明により熱処理したウェーハ
の熱処理（アニール）前の格子間酸素濃度に対するｐｎ
接合リーク電流を従来例と比較した結果である。○印で
示した本発明によるｐｎ接合では、●印で示した従来例
に比較して、アニール前の高［Ｏｉ］基板に対してもリ
ーク電流が小さい事が分る。
の熱処理（アニール）前の格子間酸素濃度に対するｐｎ
接合リーク電流を従来例と比較した結果である。○印で
示した本発明によるｐｎ接合では、●印で示した従来例
に比較して、アニール前の高［Ｏｉ］基板に対してもリ
ーク電流が小さい事が分る。
【００１６】図４は、熱処理時の熱処理温度までの昇温
レートに対し、熱処理後に測定したＢＭＤ密度、スリッ
プ長をプロットした図である。従来技術では、昇温レー
トが速くなるにつれ、ＢＭＤ密度は減少するが、スリッ
プ長が増加し、両者はトレード・オフ（Trade off ）の
関係にある事が分る。それに対し、本技術ではＢＭＤ密
度とスリップ長とはトレード・オフの関係になく、昇温
レートを速くすると、共に減少する。
レートに対し、熱処理後に測定したＢＭＤ密度、スリッ
プ長をプロットした図である。従来技術では、昇温レー
トが速くなるにつれ、ＢＭＤ密度は減少するが、スリッ
プ長が増加し、両者はトレード・オフ（Trade off ）の
関係にある事が分る。それに対し、本技術ではＢＭＤ密
度とスリップ長とはトレード・オフの関係になく、昇温
レートを速くすると、共に減少する。
【００１７】図５は、熱処理時の熱処理温度までの昇温
レートを変化させて、アニール処理を実施したシリコン
基板（シリコンウェーハ）を研摩し、その後その表面に
形成したＭＯＳキャパシタの酸化膜耐圧を評価した結果
で、いわゆるＣ+ モード率を示す図である。昇温レート
が遅い場合には、表面を〜１μｍ研摩したウェーハ上お
よび〜５μｍ研摩したウェーハ上に形成したＭＯＳキャ
パシタの酸化膜特性は劣化するが、昇温レートが速いと
〜５μｍの研摩後のウェーハに形成した酸化膜でも劣化
しない事が分る。
レートを変化させて、アニール処理を実施したシリコン
基板（シリコンウェーハ）を研摩し、その後その表面に
形成したＭＯＳキャパシタの酸化膜耐圧を評価した結果
で、いわゆるＣ+ モード率を示す図である。昇温レート
が遅い場合には、表面を〜１μｍ研摩したウェーハ上お
よび〜５μｍ研摩したウェーハ上に形成したＭＯＳキャ
パシタの酸化膜特性は劣化するが、昇温レートが速いと
〜５μｍの研摩後のウェーハに形成した酸化膜でも劣化
しない事が分る。
【図１】本発明の実施例におけるアニール処理における
昇温レートを示す図。
昇温レートを示す図。
【図２】ｐｎ接合リーク電流とアニール後ＢＭＤ密度と
の関係。
の関係。
【図３】ｐｎ接合リーク電流とアニール前ウェーハ格子
間酸素濃度との関係。
間酸素濃度との関係。
【図４】ＢＭＤ密度と昇温レートとの関係。
【図５】Ｃ+ モード率と昇温レートとの関係。
Claims (2)
- 【請求項１】 ＣＺ法又はＭＣＺ法のいずれかにより引
き上げられたシリコン単結晶より切り出された半導体ウ
ェーハを、還元性ガス雰囲気または希ガス雰囲気中のい
ずれかで１１００℃以上の所定の熱処理温度で熱処理す
る方法において、７００℃〜１０００℃での昇温レート
が５０℃／ｍｉｎ以上、１０００℃から該熱処理温度ま
での昇温レートが２０℃／ｍｉｎ以上であることを特徴
とする半導体ウェーハの熱処理方法。 - 【請求項２】 前記熱処理前の前記半導体ウェーハの格
子間酸素濃度が１．０〜１．７×１０18ａｔｏｍｓ／ｃ
ｍ3 であることを特徴とする請求項１記載の半導体ウェ
ーハの熱処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164495A JPH08203913A (ja) | 1995-01-27 | 1995-01-27 | 半導体ウェーハの熱処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164495A JPH08203913A (ja) | 1995-01-27 | 1995-01-27 | 半導体ウェーハの熱処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203913A true JPH08203913A (ja) | 1996-08-09 |
Family
ID=11783670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164495A Pending JPH08203913A (ja) | 1995-01-27 | 1995-01-27 | 半導体ウェーハの熱処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG151096A1 (en) * | 1997-04-09 | 2009-04-30 | Memc Electronic Materials | Low defect density, ideal oxygen precipitating silicon |
| US8026145B2 (en) | 2005-11-09 | 2011-09-27 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
-
1995
- 1995-01-27 JP JP1164495A patent/JPH08203913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG151096A1 (en) * | 1997-04-09 | 2009-04-30 | Memc Electronic Materials | Low defect density, ideal oxygen precipitating silicon |
| US8026145B2 (en) | 2005-11-09 | 2011-09-27 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
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