JPH08203913A - Method of heat-treating semiconductor wafer - Google Patents
Method of heat-treating semiconductor waferInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、シリコンウェーハのＤ
Ｚ（Denuded Zone）層形成方法に関するもので特にＵＬ
ＳＩ用大口径基板のＤＺ層形成に使用されるものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention
UL (Z) (Denuded Zone) layer formation method, especially UL
It is used for forming a DZ layer of a large-diameter substrate for SI.
【０００２】[0002]
【従来の技術】メモリーなどの半導体デバイスは近年増
々集積度、微細化が進み、それに従い出発物資であるシ
リコンウェーハ等の半導体ウェーハに対しても６イン
チ，８インチ，１０インチ，１２インチ，…と大口径
化、高品質化が求められている。2. Description of the Related Art In recent years, semiconductor devices such as memories have been increasingly integrated and miniaturized, and accordingly, semiconductor devices such as silicon wafers, which are the starting materials, are 6 inches, 8 inches, 10 inches, 12 inches, ... Therefore, there is a demand for larger diameters and higher quality.
【０００３】半導体ウェーハを製造する方法には種々の
方法があるが、このうち、引上げ方法による分類として
は、フローティングゾーン法（ＦＺ法）、チョクラルス
キー引き上げ法（ＣＺ法）、磁場応用チョクラルスキー
引き上げ法（Magnetic-Field-Applied Czochralski Me
thod：ＭＣＺ法）が代表的である。ＦＺ法で製造されて
いるウェーハの特徴は、Ｓｉ中の格子間酸素（Ｏｉ）の
含有率が小さいという点である。ＦＺウェーハはＯｉの
含有率が小さいため、Ｏｉ析出に起因する欠陥が無く、
ＦＺウェーハ表面に形成した酸化膜耐圧などの素子特性
はすぐれている。一方、ＦＺウェーハはＯｉの析出を利
用したイントリンシック・ゲッタリング（Intrisic Get
tering）法が適用できない、ウェーハの機械的強度が弱
いなどの理由により、多数・多様な工程により成り、か
つ大口径ウェーハを必要とするメモリーには量産技術上
適していない。There are various methods for manufacturing semiconductor wafers. Among them, the pulling method is classified into the floating zone method (FZ method), the Czochralski pulling method (CZ method), and the magnetic field application chochral. Ski Lifting Method (Magnetic-Field-Applied Czochralski Me
thod: MCZ method) is typical. A characteristic of the wafer manufactured by the FZ method is that the content of interstitial oxygen (Oi) in Si is small. Since the FZ wafer has a small Oi content, there are no defects due to Oi precipitation,
The device characteristics such as the breakdown voltage of the oxide film formed on the surface of the FZ wafer are excellent. On the other hand, FZ wafers use Intrisic Gettering (Intrisic Get) that utilizes the precipitation of Oi.
tering) method is not applicable, the mechanical strength of the wafer is weak, etc., and it is not suitable for mass production technology for a memory that requires a large number of wafers and has a large number of various processes.
【０００４】一方、ＣＺ法、ＭＣＺ法によるウェーハは
程度の差こそあれ、ＯｉをＳｉ中に含んでいるという特
徴を有しており、さらにウェーハの機械的強度が強く、
大口径ウェーハの製法としては適している。また、Ｏｉ
を含んでいるために、このＯｉの析出を利用するイント
リンシック・ゲッタリングが適用できるなどの利点もあ
る。一方、ＣＺウェーハ、ＭＣＺウェーハは、これらを
用いてＭＯＳ・ＵＬＳＩ等を製造した場合、デバイス活
性層でのＯｉ析出による酸化膜特性の劣化などの問題が
ある。ウェーハ表面のＯｉ起因による微小欠陥を制御す
る方法の一つとして、ウェーハを高温中で熱処理（アニ
ール）するＤＺ（Denuded Zone）ウェーハがある。これ
は、ウェーハを高温中でアニールする事により、ウェー
ハ表面近傍のＯｉを外方拡散させ、ウェーハ表面層のみ
を完全化する方法であり、従来、酸化処理後に行うＮ2
処理で実施されていたが、近年、より効果のあるＡｒ又
はＨ2 など不活性ガス又は還元性ガス雰囲気で実施され
ている。On the other hand, the wafers produced by the CZ method and the MCZ method have a characteristic that Oi is contained in Si to some extent, and the mechanical strength of the wafer is high.
It is suitable as a manufacturing method for large diameter wafers. Also, Oi
Since it contains, there is also an advantage that the intrinsic gettering utilizing the precipitation of Oi can be applied. On the other hand, the CZ wafer and the MCZ wafer have problems such as deterioration of oxide film characteristics due to Oi precipitation in the device active layer when a MOS / ULSI or the like is manufactured using them. As one of methods for controlling minute defects due to Oi on the wafer surface, there is a DZ (Denuded Zone) wafer in which the wafer is heat-treated (annealed) at a high temperature. This, by annealing the wafer at a high temperature, the Oi in the vicinity of the wafer surface is out-diffused, a method of completely the only wafer surface layer, conventionally, N 2 performed after oxidation treatment
The treatment was carried out, but in recent years, it has been carried out in an atmosphere of an inert gas or a reducing gas such as Ar or H 2 which is more effective.
【０００５】[0005]
【発明が解決しようとする課題】これらのＤＺウェーハ
を生産する高温熱処理（高温アニール）を行う上での技
術的問題点としては、通常バッチ方式の拡散炉タイプで
高温アニールが行なわれるため、高温アニール初期の熱
履歴の制御が困難であるという点である。より具体的に
は、高温熱処理中の熱履歴により、ＢＭＤ（Bulk Micro
Defect ）密度制御、特にデバイス活性層として重要と
なる表面近傍におけるＢＭＤ低減が必ずしも完全では無
く、１０5 〜１０6 個／ｃｍ2 程度のＢＭＤが残存する
という点である。A technical problem in performing the high temperature heat treatment (high temperature annealing) for producing these DZ wafers is that the high temperature annealing is usually performed in a diffusion furnace type of a batch system. That is, it is difficult to control the thermal history in the initial stage of annealing. More specifically, due to the thermal history during high temperature heat treatment, BMD (Bulk Micro
Defect) Density control, especially BMD reduction in the vicinity of the surface, which is important as a device active layer, is not always perfect, and about 10 5 to 10 6 BMDs / cm 2 remain.
【０００６】これらの問題点を鑑み、本発明は、ＢＭＤ
密度の制御された高品質なＤＺウェーハの製造方法を提
供する事を目的とする。In view of these problems, the present invention provides a BMD
An object of the present invention is to provide a method of manufacturing a high-quality DZ wafer with controlled density.
【０００７】[0007]
【課題を解決するための手段】前記課題を達成するため
に、本発明は、ＣＺ法又はＭＣＺ法のいずれかにより引
き上げられたシリコン単結晶より切り出された半導体ウ
ェーハを、還元性ガス雰囲気又は希ガス雰囲気中のいず
れかで１１００℃以上の所定の熱処理温度で熱処理する
方法であって、図１に示すように熱処理時の７００℃〜
１０００℃での昇温レートが５０℃／ｍｉｎ以上、１０
００℃から該熱処理温度まで昇温レートが２０℃／ｍｉ
ｎ以上であることを特徴とする。To achieve the above object, the present invention provides a semiconductor wafer cut out from a silicon single crystal pulled by either the CZ method or the MCZ method, in a reducing gas atmosphere or in a rare gas atmosphere. A method of performing heat treatment at a predetermined heat treatment temperature of 1100 ° C. or higher in any of gas atmospheres, and as shown in FIG.
Heating rate at 1000 ° C is 50 ° C / min or more, 10
Temperature rising rate from 00 ° C to the heat treatment temperature is 20 ° C / mi
It is characterized by being n or more.
【０００８】好ましくは、熱処理前の半導体ウェーハの
格子間酸素濃度は１．０〜１．７×１０18ａｔｏｍｓ／
ｃｍ3 であることである。Preferably, the interstitial oxygen concentration of the semiconductor wafer before heat treatment is 1.0 to 1.7 × 10 18 atoms /
It is to be cm 3 .
【０００９】さらに好ましくは還元性ガス雰囲気はほぼ
１００％のＨ2 、あるいはＨ2 とＨｅ，Ｎｅ，Ａｒ，Ｋ
ｒ，Ｘｅのうち少なくとも一つとの混合ガスであり、ま
たは希ガス雰囲気はＨｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅのう
ちのひとつの単独ガスか、これらの少なくとも２つ以上
からなる混合ガスであることである。More preferably, the reducing gas atmosphere is approximately 100% H 2 , or H 2 and He, Ne, Ar, K.
It is a mixed gas with at least one of r and Xe, or the rare gas atmosphere is one single gas of He, Ne, Ar, Kr, and Xe, or a mixed gas including at least two of these. Is.
【００１０】[0010]
【作用】本発明の特徴によれば、ＤＺ層を形成するため
の高温熱処理時の初期の熱履歴、とりわけ所定の熱処理
温度までの昇温レートが精密に制御されるので、ＢＭＤ
密度の制御が可能となり、同時にスリップ長も制御でき
る。したがってＢＭＤ密度およびスリップ長が共に低減
した半導体ウェーハを得ることができる。According to the features of the present invention, the initial thermal history during the high temperature heat treatment for forming the DZ layer, in particular, the rate of temperature rise up to the predetermined heat treatment temperature is precisely controlled.
The density can be controlled and the slip length can be controlled at the same time. Therefore, it is possible to obtain a semiconductor wafer in which both the BMD density and the slip length are reduced.
【００１１】[0011]
【実施例】次に本発明の実施例を図１を用いて説明す
る。まず、ＣＺ法で引き上げた単結晶から切り出され、
そのアニール前の格子間酸素濃度（［Ｏｉ］）が〜１．
４×１０18ａｔｏｍｓ／ｃｍ3 の高［Ｏｉ］基板に対
し、熱処理（アニール）を実施した。アニールは、Ｈ2
雰囲気中で、図１に示すように７００〜１０００℃での
高温レートが５０℃／ｍｉｎ以上、１０００℃以上の昇
温レートが２０℃／ｍｉｎ以上で行い１１５０℃で熱処
理を行った。アニール雰囲気はＡｒ等の希ガス，あるい
はＨ2 と希ガスとの混合ガスでもよい。なお、１２００
〜１２５０℃で熱処理する場合は、７００〜１１００℃
での昇温レートが１００℃／ｍｉｎ以上、１１００℃以
上の昇温レートが５０℃／ｍｉｎ以上で行うとよい。こ
の温度を達成する手段としては、枚葉式高温アニール炉
が望ましい。加熱方法としては、赤外線ランプ加熱、抵
抗加熱とも可能であるが、いずれの場合でも両面加熱方
式が望ましい。アニール炉の装置構成としては、ロード
ロック室、チャンバー、搬送系、ガス制御系より成るこ
とが好ましい。ウェーハを載置するホルダーは、ウェー
ハとホルダーが接触する際、ウェーハ自重による高温で
の応力を緩和する構造が必要であり、例えばウェーハと
ホルダーが多点接触、線接触、又は面接触する構造が望
ましい。材質は、透明石英又はＳｉＣが望ましい。EXAMPLE An example of the present invention will be described below with reference to FIG. First, it is cut from a single crystal pulled by the CZ method,
The interstitial oxygen concentration ([Oi]) before the annealing is about 1.
Heat treatment (annealing) was performed on the high [Oi] substrate of 4 × 10 18 atoms / cm 3 . Annealing is H 2
In the atmosphere, as shown in FIG. 1, the high temperature rate at 700 to 1000 ° C. was 50 ° C./min or more, the temperature rising rate at 1000 ° C. or more was 20 ° C./min or more, and heat treatment was performed at 1150 ° C. The annealing atmosphere may be a rare gas such as Ar or a mixed gas of H 2 and a rare gas. In addition, 1200
700 to 1100 ° C when heat treatment is performed at 1250 ° C
It is advisable to perform the heating at a heating rate of 100 ° C./min or more and at a heating rate of 1100 ° C. or more at 50 ° C./min or more. As a means for achieving this temperature, a single-wafer high temperature annealing furnace is desirable. Infrared lamp heating or resistance heating can be used as the heating method, but the double-sided heating method is preferable in both cases. The apparatus configuration of the annealing furnace preferably comprises a load lock chamber, a chamber, a transfer system, and a gas control system. The holder on which the wafer is placed needs to have a structure that alleviates the stress at high temperature due to the weight of the wafer when the wafer and the holder are in contact with each other. desirable. The material is preferably transparent quartz or SiC.
【００１２】なお、ＣＺ法で引き上げたシリコンウェー
ハについて説明したが、ＭＣＺウェーハに用いてよいこ
とはもちろんである。Although the silicon wafer pulled by the CZ method has been described, it goes without saying that it may be used for the MCZ wafer.
【００１３】[0013]
【発明の効果】本発明によれば高温熱処理（高温アニー
ル）後のＢＭＤ密度が１０4 個／ｃｍ2 以下である半導
体ウェーハが提供される。本発明の高温アニールにより
ＢＭＤ密度を１０4 個／ｃｍ2 以下にする事ができる。
また本発明によれば、高温アニールによるＯｉの外方拡
散により、ウェーハ表面近傍でのＯｉ濃度が減少する。
さらに本発明によれば析出核のシュリンク（Shrink）と
析出核の成長との競合反応を制御することが可能とな
り、本発明による半導体ウェーハ上に形成したｐｎ接合
ダイオードのリーク電流が減少し、またこの半導体ウェ
ーハ上に形成したＭＯＳキャパシタの酸化膜の耐圧等の
電気的特性が改善される。According to the present invention, a semiconductor wafer having a BMD density after high temperature heat treatment (high temperature annealing) of 10 4 pieces / cm 2 or less is provided. The high temperature annealing of the present invention can reduce the BMD density to 10 4 pieces / cm 2 or less.
Further, according to the present invention, the Oi concentration near the wafer surface is reduced by the outward diffusion of Oi due to the high temperature annealing.
Further, according to the present invention, it becomes possible to control the competitive reaction between the shrink of the precipitation nuclei and the growth of the precipitation nuclei, and the leakage current of the pn junction diode formed on the semiconductor wafer according to the present invention is reduced, and The electrical characteristics such as the breakdown voltage of the oxide film of the MOS capacitor formed on this semiconductor wafer are improved.
【００１４】図２は熱処理（アニール）後の基板を用い
てｐｎ接合ダイオードを形成した場合のＢＭＤ密度に対
し、ｐｎ接合におけるリーク電流をプロットした図であ
る。ＢＭＤ密度が低くなるとリーク電流が減少する事が
分る。FIG. 2 is a diagram in which the leakage current in the pn junction is plotted against the BMD density when the pn junction diode is formed using the substrate after the heat treatment (annealing). It can be seen that the leak current decreases as the BMD density decreases.
【００１５】図３は、本発明により熱処理したウェーハ
の熱処理（アニール）前の格子間酸素濃度に対するｐｎ
接合リーク電流を従来例と比較した結果である。○印で
示した本発明によるｐｎ接合では、●印で示した従来例
に比較して、アニール前の高［Ｏｉ］基板に対してもリ
ーク電流が小さい事が分る。FIG. 3 is a graph of pn vs. interstitial oxygen concentration before heat treatment (annealing) of a wafer heat-treated according to the present invention.
It is the result of comparing the junction leakage current with the conventional example. It can be seen that in the pn junction according to the present invention shown by a circle, the leakage current is smaller than that in the conventional [Oi] substrate before annealing as compared with the conventional example shown by a circle.
【００１６】図４は、熱処理時の熱処理温度までの昇温
レートに対し、熱処理後に測定したＢＭＤ密度、スリッ
プ長をプロットした図である。従来技術では、昇温レー
トが速くなるにつれ、ＢＭＤ密度は減少するが、スリッ
プ長が増加し、両者はトレード・オフ（Trade off ）の
関係にある事が分る。それに対し、本技術ではＢＭＤ密
度とスリップ長とはトレード・オフの関係になく、昇温
レートを速くすると、共に減少する。FIG. 4 is a diagram in which the BMD density and the slip length measured after the heat treatment are plotted against the temperature rising rate up to the heat treatment temperature during the heat treatment. In the conventional technique, as the temperature rising rate becomes faster, the BMD density decreases, but the slip length increases, and it can be seen that the two are in a trade-off relationship. On the other hand, in the present technology, there is no trade-off relationship between the BMD density and the slip length, and both decrease when the heating rate is increased.
【００１７】図５は、熱処理時の熱処理温度までの昇温
レートを変化させて、アニール処理を実施したシリコン
基板（シリコンウェーハ）を研摩し、その後その表面に
形成したＭＯＳキャパシタの酸化膜耐圧を評価した結果
で、いわゆるＣ+ モード率を示す図である。昇温レート
が遅い場合には、表面を〜１μｍ研摩したウェーハ上お
よび〜５μｍ研摩したウェーハ上に形成したＭＯＳキャ
パシタの酸化膜特性は劣化するが、昇温レートが速いと
〜５μｍの研摩後のウェーハに形成した酸化膜でも劣化
しない事が分る。FIG. 5 shows that the temperature rise rate up to the heat treatment temperature during the heat treatment is changed to polish the annealed silicon substrate (silicon wafer), and then the oxide film withstand voltage of the MOS capacitor formed on the surface is changed. It is a figure which shows what is called a C + mode rate in the result of evaluation. When the temperature rising rate is slow, the oxide film characteristics of the MOS capacitor formed on the wafer whose surface is polished by -1 μm and the wafer whose surface is polished by -5 μm are deteriorated. It can be seen that the oxide film formed on the wafer does not deteriorate.
【図１】本発明の実施例におけるアニール処理における
昇温レートを示す図。FIG. 1 is a diagram showing a temperature rising rate in an annealing process in an example of the present invention.
【図２】ｐｎ接合リーク電流とアニール後ＢＭＤ密度と
の関係。FIG. 2 shows the relationship between the pn junction leakage current and the BMD density after annealing.
【図３】ｐｎ接合リーク電流とアニール前ウェーハ格子
間酸素濃度との関係。FIG. 3 shows the relationship between the pn junction leakage current and the wafer interstitial oxygen concentration before annealing.
【図４】ＢＭＤ密度と昇温レートとの関係。FIG. 4 shows the relationship between BMD density and temperature increase rate.
【図５】Ｃ+ モード率と昇温レートとの関係。FIG. 5 shows the relationship between the C + mode rate and the heating rate.
Claims (2)
き上げられたシリコン単結晶より切り出された半導体ウ
ェーハを、還元性ガス雰囲気または希ガス雰囲気中のい
ずれかで１１００℃以上の所定の熱処理温度で熱処理す
る方法において、７００℃〜１０００℃での昇温レート
が５０℃／ｍｉｎ以上、１０００℃から該熱処理温度ま
での昇温レートが２０℃／ｍｉｎ以上であることを特徴
とする半導体ウェーハの熱処理方法。1. A semiconductor wafer cut from a silicon single crystal pulled by either the CZ method or the MCZ method is subjected to a predetermined heat treatment temperature of 1100 ° C. or higher in either a reducing gas atmosphere or a rare gas atmosphere. In the method of heat treatment, the temperature rising rate at 700 ° C. to 1000 ° C. is 50 ° C./min or more, and the temperature rising rate from 1000 ° C. to the heat treatment temperature is 20 ° C./min or more. Method.
子間酸素濃度が１．０〜１．７×１０18ａｔｏｍｓ／ｃ
ｍ3 であることを特徴とする請求項１記載の半導体ウェ
ーハの熱処理方法。2. The interstitial oxygen concentration of the semiconductor wafer before the heat treatment is 1.0 to 1.7 × 10 18 atoms / c.
The method for heat treating a semiconductor wafer according to claim 1, wherein the heat treatment is m 3 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164495A JPH08203913A (en) | 1995-01-27 | 1995-01-27 | Method of heat-treating semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164495A JPH08203913A (en) | 1995-01-27 | 1995-01-27 | Method of heat-treating semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203913A true JPH08203913A (en) | 1996-08-09 |
Family
ID=11783670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164495A Pending JPH08203913A (en) | 1995-01-27 | 1995-01-27 | Method of heat-treating semiconductor wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203913A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG151096A1 (en) * | 1997-04-09 | 2009-04-30 | Memc Electronic Materials | Low defect density, ideal oxygen precipitating silicon |
| US8026145B2 (en) | 2005-11-09 | 2011-09-27 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
-
1995
- 1995-01-27 JP JP1164495A patent/JPH08203913A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG151096A1 (en) * | 1997-04-09 | 2009-04-30 | Memc Electronic Materials | Low defect density, ideal oxygen precipitating silicon |
| US8026145B2 (en) | 2005-11-09 | 2011-09-27 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
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