JPH06104438A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH06104438A JPH06104438A JP27682592A JP27682592A JPH06104438A JP H06104438 A JPH06104438 A JP H06104438A JP 27682592 A JP27682592 A JP 27682592A JP 27682592 A JP27682592 A JP 27682592A JP H06104438 A JPH06104438 A JP H06104438A
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- JP
- Japan
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- polycrystalline silicon
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- intrinsic
- impurity
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Abstract
(57)【要約】
【目的】 オン電流に影響を与えることなく、オフ電流
を十分に低減する。 【構成】 チャネル領域3は、n型不純物が高濃度に含
有された4個の不純物含有多結晶シリコン部3aと5個
の真性多結晶シリコン部3bとを両外側が真性多結晶シ
リコン部3bとなるようにチャネル長さ方向に交互に配
列した構造となっている。そして、オン状態の場合に
は、不純物含有多結晶シリコン部3aが抵抗0の良導体
を構成するので、4個の真性多結晶シリコン部3bの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
一方、オフ状態の場合には、互いに隣接する真性多結晶
シリコン部3bと不純物含有多結晶シリコン部3aとの
界面近傍にもpn接合が形成されるので、オフ電流とし
ては従来の素子に1/5のドレイン電圧を印加したとき
の電流しか流れないことになる。
を十分に低減する。 【構成】 チャネル領域3は、n型不純物が高濃度に含
有された4個の不純物含有多結晶シリコン部3aと5個
の真性多結晶シリコン部3bとを両外側が真性多結晶シ
リコン部3bとなるようにチャネル長さ方向に交互に配
列した構造となっている。そして、オン状態の場合に
は、不純物含有多結晶シリコン部3aが抵抗0の良導体
を構成するので、4個の真性多結晶シリコン部3bの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
一方、オフ状態の場合には、互いに隣接する真性多結晶
シリコン部3bと不純物含有多結晶シリコン部3aとの
界面近傍にもpn接合が形成されるので、オフ電流とし
ては従来の素子に1/5のドレイン電圧を印加したとき
の電流しか流れないことになる。
Description
【0001】
【産業上の利用分野】この発明は薄膜トランジスタに関
する。
する。
【0002】
【従来の技術】例えば多結晶シリコン薄膜を用いたnM
OS薄膜トランジスタは、一般に、多結晶シリコン薄膜
の一面にゲート絶縁膜を介してゲート電極が設けられ、
ゲート電極の両側における多結晶シリコン薄膜にn型不
純物を高濃度に含有されたドレイン領域およびソース領
域が形成され、これらの領域間をチャネル領域とされた
構造となっている。
OS薄膜トランジスタは、一般に、多結晶シリコン薄膜
の一面にゲート絶縁膜を介してゲート電極が設けられ、
ゲート電極の両側における多結晶シリコン薄膜にn型不
純物を高濃度に含有されたドレイン領域およびソース領
域が形成され、これらの領域間をチャネル領域とされた
構造となっている。
【0003】そして、ゲート電極に正のゲート電圧VG
が印加されると、チャネル領域に電子が誘起されてチャ
ネルが形成される。この状態で、ドレイン領域とソース
領域との間にドレイン電圧VDが印加されると、ドレイ
ン領域とソース領域との間にドレイン電流IDつまりオ
ン電流が流れてオンとなる。一方、ゲート電極に負のゲ
ート電圧VGが印加されると、チャネル領域に正孔が誘
起され、チャネル領域とドレイン領域の界面近傍および
チャネル領域とソース領域の界面近傍にpn接合が形成
される。この状態で、ドレイン領域とソース領域との間
にドレイン電圧VDが印加されると、電場が高抵抗のド
レイン側pn接合に集中し、この部分が逆バイアスされ
たpn接合として働き、理想的にはドレイン領域とソー
ス領域との間にドレイン電流IDが流れずにオフとな
る。しかし、多結晶シリコン薄膜では、結晶粒界に電子
を捕獲するトラップ準位が多数存在するので、ドレイン
側pn接合が逆バイアスされたとき、トラップ準位から
多数の電子が放出され、このためオフ状態でも大きなオ
フ電流が流れてしまう。
が印加されると、チャネル領域に電子が誘起されてチャ
ネルが形成される。この状態で、ドレイン領域とソース
領域との間にドレイン電圧VDが印加されると、ドレイ
ン領域とソース領域との間にドレイン電流IDつまりオ
ン電流が流れてオンとなる。一方、ゲート電極に負のゲ
ート電圧VGが印加されると、チャネル領域に正孔が誘
起され、チャネル領域とドレイン領域の界面近傍および
チャネル領域とソース領域の界面近傍にpn接合が形成
される。この状態で、ドレイン領域とソース領域との間
にドレイン電圧VDが印加されると、電場が高抵抗のド
レイン側pn接合に集中し、この部分が逆バイアスされ
たpn接合として働き、理想的にはドレイン領域とソー
ス領域との間にドレイン電流IDが流れずにオフとな
る。しかし、多結晶シリコン薄膜では、結晶粒界に電子
を捕獲するトラップ準位が多数存在するので、ドレイン
側pn接合が逆バイアスされたとき、トラップ準位から
多数の電子が放出され、このためオフ状態でも大きなオ
フ電流が流れてしまう。
【0004】
【発明が解決しようとする課題】このように、多結晶シ
リコン薄膜を用いた薄膜トランジスタでは、オフ状態で
も大きなオフ電流が流れるので、オンオフ比(オン電流
/オフ電流)が比較的小さく、特性が悪いという問題が
あった。この発明の目的は、オン電流に影響を与えるこ
となく、オフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
リコン薄膜を用いた薄膜トランジスタでは、オフ状態で
も大きなオフ電流が流れるので、オンオフ比(オン電流
/オフ電流)が比較的小さく、特性が悪いという問題が
あった。この発明の目的は、オン電流に影響を与えるこ
となく、オフ電流を十分に低減することのできる薄膜ト
ランジスタを提供することにある。
【0005】
【課題を解決するための手段】この発明は、チャネル領
域を、一導電型の不純物が高濃度に含有されたN又はN
+1個の不純物含有多結晶シリコン部とN+1又はN個
の真性多結晶シリコン部とを両外側が真性多結晶シリコ
ン部又は不純物含有多結晶シリコン部となるようにチャ
ネル長さ方向に交互に配列して構成したものである。
域を、一導電型の不純物が高濃度に含有されたN又はN
+1個の不純物含有多結晶シリコン部とN+1又はN個
の真性多結晶シリコン部とを両外側が真性多結晶シリコ
ン部又は不純物含有多結晶シリコン部となるようにチャ
ネル長さ方向に交互に配列して構成したものである。
【0006】
【作用】この発明によれば、オン状態の場合には不純物
含有多結晶シリコン部が抵抗0の良導体を構成するの
で、N+1又はN個の真性多結晶シリコン部の長さの和
を従来の素子のチャネル領域の長さと同じとすると、従
来の素子と同等のオン電流が流れることになる。一方、
オフ状態の場合には、互いに隣接する真性多結晶シリコ
ン部と不純物含有多結晶シリコン部との界面近傍にもp
n接合が形成されるので、オフ電流としては従来の素子
にVD/(N+1)又はVD/Nの電圧を印加したときの
電流しか流れないことになる。したがって、オン電流に
影響を与えることなく、オフ電流を十分に低減すること
ができる。
含有多結晶シリコン部が抵抗0の良導体を構成するの
で、N+1又はN個の真性多結晶シリコン部の長さの和
を従来の素子のチャネル領域の長さと同じとすると、従
来の素子と同等のオン電流が流れることになる。一方、
オフ状態の場合には、互いに隣接する真性多結晶シリコ
ン部と不純物含有多結晶シリコン部との界面近傍にもp
n接合が形成されるので、オフ電流としては従来の素子
にVD/(N+1)又はVD/Nの電圧を印加したときの
電流しか流れないことになる。したがって、オン電流に
影響を与えることなく、オフ電流を十分に低減すること
ができる。
【0007】
【実施例】図1はこの発明の一実施例における薄膜トラ
ンジスタの要部を示したものである。この薄膜トランジ
スタでは、ガラス等からなる絶縁基板1の上面に多結晶
シリコン薄膜2が設けられている。多結晶シリコン薄膜
2の中央部はチャネル領域3とされ、その両側はドレイ
ン領域4およびソース領域5とされている。チャネル領
域3は、n型不純物が高濃度に含有されたN個例えば4
個の不純物含有多結晶シリコン部3aとN+1個例えば
5個の真性多結晶シリコン部3bとを両外側が真性多結
晶シリコン部3bとなるようにチャネル長さ方向に交互
に配列した構造となっている。ドレイン領域4およびソ
ース領域5はn型不純物が高濃度に含有された領域から
なっている。
ンジスタの要部を示したものである。この薄膜トランジ
スタでは、ガラス等からなる絶縁基板1の上面に多結晶
シリコン薄膜2が設けられている。多結晶シリコン薄膜
2の中央部はチャネル領域3とされ、その両側はドレイ
ン領域4およびソース領域5とされている。チャネル領
域3は、n型不純物が高濃度に含有されたN個例えば4
個の不純物含有多結晶シリコン部3aとN+1個例えば
5個の真性多結晶シリコン部3bとを両外側が真性多結
晶シリコン部3bとなるようにチャネル長さ方向に交互
に配列した構造となっている。ドレイン領域4およびソ
ース領域5はn型不純物が高濃度に含有された領域から
なっている。
【0008】多結晶シリコン薄膜2を含む絶縁基板1の
上面にはゲート絶縁膜6が設けられている。チャネル領
域3に対応する部分のゲート絶縁膜6の上面にはゲート
電極7が設けられている。ドレイン領域4およびソース
領域5に対応する部分のゲート絶縁膜6にはコンタクト
ホール8、9が設けられている。ゲート絶縁膜6の上面
の所定の2個所にはドレイン電極10およびソース電極
11がコンタクトホール8、9を介してドレイン領域4
およびソース領域5と接続されて設けられている。
上面にはゲート絶縁膜6が設けられている。チャネル領
域3に対応する部分のゲート絶縁膜6の上面にはゲート
電極7が設けられている。ドレイン領域4およびソース
領域5に対応する部分のゲート絶縁膜6にはコンタクト
ホール8、9が設けられている。ゲート絶縁膜6の上面
の所定の2個所にはドレイン電極10およびソース電極
11がコンタクトホール8、9を介してドレイン領域4
およびソース領域5と接続されて設けられている。
【0009】次に、この薄膜トランジスタの動作につい
て説明する。ゲート電極7に正のゲート電圧VGが印加
されると、チャネル領域3の各真性多結晶シリコン部3
bに電子が誘起されてチャネルが形成される。この場
合、チャネル領域3の不純物含有多結晶シリコン部3a
はn型不純物が高濃度に含有された領域からなっている
ので、抵抗0の良導体を構成している。したがって、こ
の状態で、ドレイン領域4とソース領域5との間にドレ
イン電圧VDが印加されると、ドレイン領域4とソース
領域5との間にドレイン電流IDつまりオン電流が流れ
てオンとなる。この場合のオン電流は、各不純物含有多
結晶シリコン部3aが抵抗0の良導体であるので、各真
性多結晶シリコン部3bに形成されたチャネルによって
決まる。そこで、5つの真性多結晶シリコン部3bの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
て説明する。ゲート電極7に正のゲート電圧VGが印加
されると、チャネル領域3の各真性多結晶シリコン部3
bに電子が誘起されてチャネルが形成される。この場
合、チャネル領域3の不純物含有多結晶シリコン部3a
はn型不純物が高濃度に含有された領域からなっている
ので、抵抗0の良導体を構成している。したがって、こ
の状態で、ドレイン領域4とソース領域5との間にドレ
イン電圧VDが印加されると、ドレイン領域4とソース
領域5との間にドレイン電流IDつまりオン電流が流れ
てオンとなる。この場合のオン電流は、各不純物含有多
結晶シリコン部3aが抵抗0の良導体であるので、各真
性多結晶シリコン部3bに形成されたチャネルによって
決まる。そこで、5つの真性多結晶シリコン部3bの長
さの和を従来の素子のチャネル領域の長さと同じとする
と、従来の素子と同等のオン電流が流れることになる。
【0010】一方、ゲート電極7に負のゲート電圧VG
が印加されると、チャネル領域3の各真性多結晶シリコ
ン部3bに正孔が誘起され、ドレイン領域4とこのドレ
イン領域4に隣接した真性多結晶シリコン部3bとの界
面近傍およびソース領域5とこのソース領域5に隣接し
た真性多結晶シリコン部3bとの界面近傍にpn接合が
形成されるほかに、互いに隣接する真性多結晶シリコン
部3bと不純物含有多結晶シリコン部3aとの界面近傍
にもpn接合が形成される。この状態で、ドレイン領域
4とソース領域5との間にドレイン電圧VDを印加した
場合、N個の不純物含有多結晶シリコン部3aの電位は
ソース領域5側に隣接の真性多結晶シリコン部3bと同
電位であるから、真性多結晶シリコン部3bがN+1個
直列に逆バイアスされた状態となる。すなわち、この場
合のドレイン電流IDは、N+1個の逆バイアスされた
直列の多結晶シリコンpn接合を流れる電流と見做すこ
とができる。このため、各不純物含有多結晶シリコン部
3aの長さが等しければ、多結晶シリコンpn接合1個
当たりに印加される電圧はVD/(N+1)=VD/5と
見積もることができる。したがって、この場合のオフ電
流は、従来の素子にVD/(N+1)=VD/5の電圧を
印加したときの電流しか流れないことになる。
が印加されると、チャネル領域3の各真性多結晶シリコ
ン部3bに正孔が誘起され、ドレイン領域4とこのドレ
イン領域4に隣接した真性多結晶シリコン部3bとの界
面近傍およびソース領域5とこのソース領域5に隣接し
た真性多結晶シリコン部3bとの界面近傍にpn接合が
形成されるほかに、互いに隣接する真性多結晶シリコン
部3bと不純物含有多結晶シリコン部3aとの界面近傍
にもpn接合が形成される。この状態で、ドレイン領域
4とソース領域5との間にドレイン電圧VDを印加した
場合、N個の不純物含有多結晶シリコン部3aの電位は
ソース領域5側に隣接の真性多結晶シリコン部3bと同
電位であるから、真性多結晶シリコン部3bがN+1個
直列に逆バイアスされた状態となる。すなわち、この場
合のドレイン電流IDは、N+1個の逆バイアスされた
直列の多結晶シリコンpn接合を流れる電流と見做すこ
とができる。このため、各不純物含有多結晶シリコン部
3aの長さが等しければ、多結晶シリコンpn接合1個
当たりに印加される電圧はVD/(N+1)=VD/5と
見積もることができる。したがって、この場合のオフ電
流は、従来の素子にVD/(N+1)=VD/5の電圧を
印加したときの電流しか流れないことになる。
【0011】このように、この薄膜トランジスタでは、
オン電流に影響を与えることなく、オフ電流を十分に低
減することができるので、オンオフ比を大きくすること
ができ、ひいては特性の向上を図ることができる。
オン電流に影響を与えることなく、オフ電流を十分に低
減することができるので、オンオフ比を大きくすること
ができ、ひいては特性の向上を図ることができる。
【0012】なお、上記実施例ではゲート電極7の形状
をチャネル領域3に対応した平板状としているが、これ
に限らず、例えば図2に示すように、ゲート電極7の形
状をチャネル領域3の真性多結晶シリコン部3bに対応
したくし歯状としてもよい。また、この発明はnMOS
薄膜トランジスタに限らず、pMOS薄膜トランジスタ
にも適用することができる。又、上記実施例ではドレイ
ン領域4とソース領域5に面するチャネル領域3の両外
側が真性多結晶シリコン部3bとなるように、該真性多
結晶シリコン部3bを不純物含有多結晶シリコン部3a
の数N個よりも1つ多くした構成としたが、これとは逆
にチャネル領域3の両外側が不純物含有多結晶シリコン
部3aとなるように、該不純物含有多結晶シリコン部3
aを真性多結晶シリコン部3bの数N個よりも1つ多く
してもよい。さらに、真性多結晶シリコン部3bおよび
不純物含有多結晶シリコン部3aは、それぞれ、その長
さが異なるようにしてもよい。
をチャネル領域3に対応した平板状としているが、これ
に限らず、例えば図2に示すように、ゲート電極7の形
状をチャネル領域3の真性多結晶シリコン部3bに対応
したくし歯状としてもよい。また、この発明はnMOS
薄膜トランジスタに限らず、pMOS薄膜トランジスタ
にも適用することができる。又、上記実施例ではドレイ
ン領域4とソース領域5に面するチャネル領域3の両外
側が真性多結晶シリコン部3bとなるように、該真性多
結晶シリコン部3bを不純物含有多結晶シリコン部3a
の数N個よりも1つ多くした構成としたが、これとは逆
にチャネル領域3の両外側が不純物含有多結晶シリコン
部3aとなるように、該不純物含有多結晶シリコン部3
aを真性多結晶シリコン部3bの数N個よりも1つ多く
してもよい。さらに、真性多結晶シリコン部3bおよび
不純物含有多結晶シリコン部3aは、それぞれ、その長
さが異なるようにしてもよい。
【0013】
【発明の効果】以上説明したように、この発明によれ
ば、オン電流に影響を与えることなく、オフ電流を十分
に低減することができるので、オンオフ比を大きくする
ことができ、ひいては特性の向上を図ることができる。
ば、オン電流に影響を与えることなく、オフ電流を十分
に低減することができるので、オンオフ比を大きくする
ことができ、ひいては特性の向上を図ることができる。
【図1】この発明の一実施例における薄膜トランジスタ
の要部の断面図。
の要部の断面図。
【図2】この発明の他の実施例における薄膜トランジス
タの要部の断面図。
タの要部の断面図。
3 チャネル領域 3a 不純物含有多結晶シリコン部 3b 真性多結晶シリコン部
Claims (1)
- 【請求項1】 チャネル領域を、一導電型の不純物が高
濃度に含有されたN又はN+1個の不純物含有多結晶シ
リコン部とN+1又はN個の真性多結晶シリコン部とを
両外側が真性多結晶シリコン部又は不純物含有多結晶シ
リコン部となるようにチャネル長さ方向に交互に配列し
て構成したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27682592A JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27682592A JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06104438A true JPH06104438A (ja) | 1994-04-15 |
Family
ID=17574930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27682592A Pending JPH06104438A (ja) | 1992-09-22 | 1992-09-22 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06104438A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100392868C (zh) * | 2003-10-17 | 2008-06-04 | 统宝光电股份有限公司 | 薄膜晶体管结构 |
WO2009000136A1 (en) * | 2007-06-22 | 2008-12-31 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
US7535022B2 (en) | 2001-05-24 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding overlapping electrode |
JP2010039229A (ja) * | 2008-08-06 | 2010-02-18 | Hitachi Displays Ltd | 表示装置 |
EP2389683A2 (en) * | 2009-01-22 | 2011-11-30 | Versatilis LLC | Methods of enhancing performance of field-effect transistors and field-effect transistors made thereby |
CN103137484A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管的制造方法 |
CN103137664A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管 |
WO2013078641A1 (zh) * | 2011-11-30 | 2013-06-06 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
CN103762175A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
CN103762166A (zh) * | 2011-12-31 | 2014-04-30 | 广东中显科技有限公司 | 精确对准的搭桥晶粒多晶硅薄膜晶体管的制造方法 |
CN103779206A (zh) * | 2011-12-31 | 2014-05-07 | 广东中显科技有限公司 | 一种搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
CN104505340A (zh) * | 2014-11-28 | 2015-04-08 | 信利(惠州)智能显示有限公司 | 一种低温多晶硅薄膜的制备方法 |
WO2019171590A1 (ja) * | 2018-03-09 | 2019-09-12 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
-
1992
- 1992-09-22 JP JP27682592A patent/JPH06104438A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7535022B2 (en) | 2001-05-24 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding overlapping electrode |
CN100392868C (zh) * | 2003-10-17 | 2008-06-04 | 统宝光电股份有限公司 | 薄膜晶体管结构 |
WO2009000136A1 (en) * | 2007-06-22 | 2008-12-31 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
JP2010531053A (ja) * | 2007-06-22 | 2010-09-16 | ザ・ホンコン・ユニバーシティー・オブ・サイエンス・アンド・テクノロジー | 架橋粒子構造を有する多結晶シリコン薄膜トランジスタ |
US8426865B2 (en) | 2007-06-22 | 2013-04-23 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
KR101426982B1 (ko) * | 2007-06-22 | 2014-08-06 | 더 홍콩 유니버시티 오브 사이언스 앤드 테크놀러지 | 브리징된 그레인 구조들을 갖는 다결정 실리콘 박막 트래지스터들 |
JP2010039229A (ja) * | 2008-08-06 | 2010-02-18 | Hitachi Displays Ltd | 表示装置 |
EP2389683A2 (en) * | 2009-01-22 | 2011-11-30 | Versatilis LLC | Methods of enhancing performance of field-effect transistors and field-effect transistors made thereby |
EP2389683A4 (en) * | 2009-01-22 | 2012-06-27 | Versatilis Llc | METHOD FOR IMPROVING THE EFFICIENCY OF FIELD EFFECT TRANSISTORS AND FIELD EFFECT TRANSISTORS MADE THEREFROM |
CN103762172A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
CN103779420A (zh) * | 2011-08-23 | 2014-05-07 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜晶体管 |
CN103762175A (zh) * | 2011-08-23 | 2014-04-30 | 广东中显科技有限公司 | 一种具有搭桥晶粒结构的多晶硅薄膜的制备方法 |
CN103137484A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管的制造方法 |
WO2013078641A1 (zh) * | 2011-11-30 | 2013-06-06 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
CN103137664A (zh) * | 2011-11-30 | 2013-06-05 | 广东中显科技有限公司 | 搭桥晶粒多晶硅薄膜晶体管 |
CN103762166A (zh) * | 2011-12-31 | 2014-04-30 | 广东中显科技有限公司 | 精确对准的搭桥晶粒多晶硅薄膜晶体管的制造方法 |
CN103779206A (zh) * | 2011-12-31 | 2014-05-07 | 广东中显科技有限公司 | 一种搭桥晶粒多晶硅薄膜晶体管及其制造方法 |
CN104505340A (zh) * | 2014-11-28 | 2015-04-08 | 信利(惠州)智能显示有限公司 | 一种低温多晶硅薄膜的制备方法 |
WO2019171590A1 (ja) * | 2018-03-09 | 2019-09-12 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタおよびその製造方法 |
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