JPH0818617A - 多レベル符号化変調方式及びその復号方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は多レベル符号化変調方式及びその復
号方式に関し、冗長ビット数の増加無しに符号の能力を
維持できる多レベル符号化変調方式及びその復号方式の
提供を目的とする。 【構成】 ２次元当たり２^m 個の信号点を有するディジ
タル変調方式の各信号点に長さｍの２元ベクトルを１対
１に割り付けると共に、該２元ベクトル中の２レベル分
をまとめて符号化する多レベル符号化変調方式におい
て、任意の２レベル分のビット系列に対してパリティー
チェック符号を適用すると共に、該２レベル分のビット
系列に付加するパリティービットを１ビットとする。ま
た上記の多レベル符号化信号を復号する多レベル復号方
式において、２レベル分のビット系列に対してパリティ
ー１ビットを考慮した２状態トレリスに従って軟判定に
よる誤り訂正復号を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多レベル符号化変調方式
及びその復号方式に関し、更に詳しくは２次元当たり２
^m 個の信号点を有するディジタル変調方式の各信号点に
長さｍの２元ベクトルを１対１に割り付けると共に、該
２元ベクトル中の２レベル分をまとめて符号化する多レ
ベル符号化変調方式及びその復号方式に関する。

【０００２】この種の符号／復号方式は帯域制限された
通信路上で高信頼度のデータ伝送を実現するものとして
ディジタル無線通信等に適用されている。

【０００３】

【従来の技術】図１１は従来技術を説明する図である。
今井、平川等は、図１１の（Ａ）に示す如く、複数の誤
り訂正能力の異なるブロック符号器を用い、各々の符号
器で２元ベクトルの各成分（各ビット位置）に相当する
各レベルＬ₁ 〜Ｌ₇ のビット系列を１レベルずつ独立に
符号化する多レベル符号化変調方式を提案している（例
えば、「ア・ニュウ・マルチレベル・コーディング・メ
ソード・ユージング・エラー・コレクティング・コー
ズ」アイ・イー・イー・イー トランザクションズ・オ
ン・インフォメーションセオリ、第ＩＴ−２３巻第３号
１９７７年５月）。

【０００４】しかし、１レベルずつ独立に符号化する方
式であると、図１１の（Ｂ）に示す如く任意の１レベル
に注目した場合に、中心のラベル０をとる信号点の周囲
４方向にはそのレベルの最小信号点間距離（レベル距
離）だけ離れた位置にラベル１を有する信号点が４個存
在する配置となる。即ち、１ビットにつき４通りの誤り
パターンの数（誤り系列数）が存在する。一般に、誤り
系列数が２倍になれば誤り率１０^-6付近での符号化利得
は０．２ｄＢ減少することが知られている。

【０００５】そこで、図１１の（Ｃ）に示す如く、２レ
ベルずつをまとめて符号化する方式が提案されている
（カルダーバンクの「マルチレベル・コーズ・アンド・
マルチステージ・デコーディング」アイ・イー・イー・
イー トランザクションズ・オン・コミュニケーショ
ン、第ＣＯＭ−３７巻第３号 １９８９年３月）。こう
すれば、任意の２レベルに注目した場合に、例えば正し
い信号点を００とすると、最小信号点間距離に位置する
１０，０１（ハミング距離１に相当）は夫々２点ずつで
あり、上記の１／２に減少する。一方、１１（ハミング
距離２に相当）は４点存在するが、最小信号点間距離は
１．４倍（２乗距離では２倍）のところに位置する。従
って、符号化利得の減少は上記の略半分の量となる。

【０００６】しかし、上記２レベルずつをまとめて符号
化する方式であると、既にレベル距離が大きくなってお
り、符号化を行わなくとも良いような例えばレベル４に
関してもレベル３と共に符号化を施すことになり、復号
器規模や復号遅延が増すという問題点が生じる。そこ
で、従来は図１１の（Ｄ）に示す如く、２元ベクトルの
最下位ビットを含む連続した下位２ビットに対する２つ
のデータ系列を同時に符号化する誤り訂正符号器１０３
と、第３ビット以上の各レベルのデータ系列に対しては
必要なら別々の誤り訂正符号化を行う誤り訂正符号器１
０２等を備える符号化変調方式が提案されている（特開
平２−２９１７４３，特開平２−２９１７４４）。

【０００７】図１１の（Ｅ）は誤り訂正符号器１０３に
おける各レベルに夫々符号化率Ｒ＝（Ｌ−１）／Ｌ（但
し、Ｌはブロック長）のパリティーチェック符号を適用
すると仮定した場合を示しており、符号化率を変えずに
２レベルをまとめると、第２レベルＬ₂ のデータビット
系列ｂ₂₁〜ｂ_2(L-1)にはパリティ−ビットＰ_2Lが、また
第１レベルＬ₁ のデータビット系列ｂ₁₁〜ｂ_1(L-1)には
パリティ−ビットＰ_1Lが夫々付されることになる。

【０００８】

【発明が解決しようとする課題】しかし、上記の如く符
号化率を変えずに２レベルをまとめると、パリティ−ビ
ットの数は１レベルの場合の２倍となり、全体としての
符号化率を低下させる（即ち、冗長度を上昇させる）。
また、逆に全体としての符号化率が定められている条件
では、符号の割り振りの自由度が小さくなるという欠点
がある。

【０００９】本発明の目的は、冗長ビット数の増加無し
に符号の能力を維持できる多レベル符号化変調方式及び
その復号方式を提供することにある。

【００１０】

【課題を解決するための手段】上記の課題は図１の
（Ａ）の構成により解決される。即ち、本発明（１）の
多レベル符号化変調方式は、２次元当たり２^m 個の信号
点を有するディジタル変調方式の各信号点に長さｍの２
元ベクトルを１対１に割り付けると共に、該２元ベクト
ル中の２レベル分をまとめて符号化する多レベル符号化
変調方式において、任意の２レベル分のビット系列に対
してパリティーチェック符号を適用すると共に、該２レ
ベル分のビット系列に付加するパリティービットを１ビ
ットとするものである。

【００１１】また上記の課題は図２の（Ａ）の構成によ
り解決される。即ち、本発明（６）の多レベル復号方式
は、上記の多レベル符号化信号を復号する多レベル復号
方式において、２レベル分のビット系列に対してパリテ
ィー１ビットを考慮した２状態トレリスに従って誤り訂
正復号を行うものである。

【００１２】

【作用】図１の（Ａ），（Ｂ）において、本発明（１）
による２レベル符号部２は、任意の２レベルを構成する
第２レベルのビット系列をｂ₂₁〜ｂ₂₃（但し、この例で
はブロック長Ｌ＝３とする）とし、かつ第１レベルのビ
ット系列をｂ₁₁〜ｂ₁₂とする場合に、これらの２レベル
をまとめたビット系列ｂ₂₁〜ｂ₂₃及びｂ₁₁〜ｂ₁₂につい
て偶数（又は奇数）のパリティー１ビットＰを生成し、
これを第１レベルのビット位置に付している。

【００１３】ところで、復号に軟判定ビタビ復号を採用
すると、従来の如く第１レベルのビット系列ｂ₁₁，ｂ₁₂
にパリティー１ビットを付し、かつ第２レベルのビット
系列ｂ₂₁，ｂ₂₂にパリティー１ビットを付しても、各レ
ベルの符号の最小自由距離は２であり、符号の能力とし
ては１ビットの誤り訂正が可能である。一方、本発明の
如く２レベルをまとめたビット系列ｂ₂₁〜ｂ₂₃及び
ｂ₁₁，ｂ₁₂にパリティー１ビットを付しても、符号の最
小自由距離は２であり、１ビットの誤り訂正が可能とな
る。しかも、符号化率ＲはＲ＝（２Ｌ−１）／２Ｌとな
り、符号の能力を低下させずに、冗長度を低減できる。

【００１４】好ましくは、パリティービットの演算は２
レベルを構成する第１及び第２レベル間のパリティービ
ットの演算をシンボル毎に累積して行う。即ち、図１の
（Ｂ）において、最初はＰ₁ ＝ｂ₂₁＋ｂ₁₁のパリティー
演算を行い、次にＰ₂ ＝Ｐ₁＋（ｂ₂₂＋ｂ₁₂）を行い、
最後にＰ＝Ｐ₂ ＋ｂ₂₃を行う。従って、パリティー演算
を単一の回路で直列的に行え、回路の節約となる。

【００１５】また好ましくは、パリティービットの演算
は２レベルを構成する第１及び第２レベルで夫々並列に
行い、かつ符号化周期（即ち、ブロック長）毎に第１及
び第２レベル間のパリティー演算を行う。即ち、図１の
（Ｂ）において、Ｐ₁ ＝ｂ₁₁＋ｂ₁₂と、Ｐ₂ ＝ｂ₂₁＋ｂ
₂₂＋ｂ₂₃のパリティー演算を夫々並列に行い、最後にＰ
＝Ｐ₁ ＋Ｐ₂ を行う。従って、入力信号が速くてもパリ
ティー演算を高速に行える。

【００１６】また好ましくは、パリティービットは２レ
ベルを構成する第１及び第２レベルの符号化周期毎のビ
ット位置に同じ割合で付す。即ち、例えば図１の（Ｂ）
に示す如く、最初のブロックＬ₁ において第１レベルに
パリティービットＰを付した場合は、次のブロックＬ₂
においては第２レベルにパリティービットＰを付す。従
って、この場合は１シンボルを構成するビットデータの
時間的ずれは最大でも１ビットである。なお、同じ割合
で付せば良いのであり、交互に付すとは限らない。

【００１７】また好ましくは、２レベルを構成する第１
レベルに２次元信号空間を構成する第１軸のビット情報
を割り当て、かつ第２レベルに第２軸のビット情報を割
り当てる。即ち、例えば図１の（Ｃ）に示す如く、２次
元信号空間を直交軸Ｘ，Ｙで表すとすると、例えばＹ軸
を第１レベルのビット系列ｂ₁₁，ｂ₁₂に割り当て、かつ
Ｘ軸を第２レベルのビット系列ｂ₂₁，ｂ₂₂に割り当て
る。従って、図１１の（Ｃ）で述べた如く、これは誤り
系列数の少ない信号配置である上、冗長１ビットで効率
の良い符号化が行える。

【００１８】また図２の（Ａ）において、本発明（６）
による２レベル復号部７は、上記の２レベル符号化によ
る２レベル分のビット系列ｂ₂₁〜ｂ₂₃及びｂ₁₁，ｂ₁₂に
対してパリティー１ビットを考慮した２状態トレリスに
従って軟判定による誤り訂正復号を行う。即ち、例えば
偶数パリティーを仮定すると、図２の（Ｂ）において、
状態Ａ₀（＝０）で始まるパスは２レベル分の軟判定ビ
ット系列ｂ₂₁〜ｂ₂₃，ｂ₁₁，ｂ₁₂及びパリティービット
Ｐより成る３２通りのパスを経て状態Ａ₆ （＝０）に至
るはずである。即ち、状態Ｂ₆ （＝１）に至るような残
りの３２通りのパスは存在しない。従って、パリティー
１ビットを考慮した２状態トレリスの軟判定復号により
１ビット誤り訂正復号を行える。

【００１９】好ましくは、２状態トレリスに従う復号は
２レベルを構成する第１及び第２レベルのビット系列に
ついてシンボル毎に直列に行う。即ち、例えば図２の
（Ｂ）に示す如く、最初は第２レベルのビットデータｂ
₂₁のパスメトリックを求め、次に第１レベルのビットデ
ータｂ₁₁をも含めたパスメトリックを求める。こうして
パスメトリックの演算をシンボル毎に直列に行う。従っ
て、パスメトリックの演算を単一の回路で直列的に行
え、回路の節約となる。

【００２０】また好ましくは、２状態トレリスに従う復
号は２レベルを構成する第１及び第２レベルで夫々並列
に行い、かつ復号周期（即ち、ブロック長）毎に第１及
び第２レベルの各生き残りパスに対して最尤判定を行
う。即ち、例えば図２の（Ｃ）に示す如く、第２レベル
のビット系列に関するパスメトリックＰ₂ ^A ，Ｐ₂ ^B の
演算と、第１レベルのビット系列に関するパスメトリッ
クＰ₁ ^A ，Ｐ₁ ^B の演算とを夫々並列に行い、最後にＰ
₂ ^A とＰ₁ ^A とを接続した系列（Ｐ₂ ^A ＋Ｐ₁ ^A）と、
Ｐ₂ ^B とＰ₁ ^B とを接続した系列（Ｐ₂ ^B ＋Ｐ₁ ^B ）と
で何れの系列の尤度が高いかの最尤判定を行う。従っ
て、入力信号が速くてもパスメトリックの演算を高速に
行える。

【００２１】また好ましくは、上記の２レベル符号化に
おいて、２レベルを構成する第１又は第２レベルのビッ
ト系列をパリティービットを含めて反転させる処理を付
加する。一方、この場合の受信系列は、図２の（Ｃ）に
示す如く、例えば第１レベルのビット系列が本来の
ｂ₁₁，ｂ₁₂，Ｐの順からＰ，ｂ₁₂，ｂ₁₁の順に反転して
いる。従って、この場合の２レベル復号部７において
は、状態Ａ₀₂（＝０）で始まる第２レベルのパスメトリ
ックと状態Ａ₀₁（＝０）で始まる第１レベルのパスメト
リックとが中央で出会うことになり、もって受信側では
復号遅延が少なく、送信側に直ちに応答を返せる。

【００２２】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は実施例の符号装
置のブロック図で、図において１はシリアル−パラレル
変換部（ＳＰ）、２は２レベル符号部、２１は２ビット
のレジスタ（ＲＥＧ）、２２は５−２ビットのセレクタ
（ＳＥＬ）、２３，２４はＭＯＤ２の加算器（ＥＸ−Ｏ
Ｒ回路）、２５は２−１ビットのセレクタ（ＳＥＬ）、
２６はフリップフロップ（ＦＦ）、２７は３−２ビット
のセレクタ（ＳＥＬ）、２８はカウンタ（ＣＴＲ）、２
９はＲＯＭ、４は信号点変換部、５は例えば１２８ＱＡ
Ｍの変調器である。

【００２３】なお、図示しないが、符号化に伴う速度変
換部をシリアル−パラレル変換部１の前段に備える。入
力のシリアルデータはシリアル−パラレル変換部１で１
シンボル毎の７ビットパラレルデータ（レベルＬ₁ 〜Ｌ
₇ ）に変換される。２レベル符号部２はＬシンボル分の
例えば下位２レベルＬ₁ ，Ｌ₂ の各データ系列Ｉ_x ，Ｉ
_y に対して全体として１ビットのパリティービットＰを
付加し、得られた符号データ系列Ｏ_x，Ｏ_y を信号点変
換部４に入力する。一方、上位５レベルＬ₃ 〜Ｌ₇ の各
データ系列はそのまま信号点変換部４に入力する。

【００２４】信号点変換部４はシンボル毎のベクトルデ
ータＯ_x ，Ｏ_y ，Ｌ₃ 〜Ｌ₇ を２次元信号空間Ｘ，Ｙ
（但し、この例では１２８ＱＡＭを想定しており、Ｘは
Ｉ軸、ＹはＱ軸に夫々対応する）にマッピングする。そ
して、変調器５はマッピングされたデータを１２８ＱＡ
Ｍの信号に変調する。図４は実施例の符号装置の動作タ
イミングチャートであり、例えば符号化周期（ブロック
長）Ｌ＝３の場合を説明する。

【００２５】この場合のカウンタ２８は１シンボル周期
のクロック信号ＤＣＫにより０〜５にカウントアップ
し、再び０に戻るような計数サイクルを繰り返す。ＲＯ
Ｍ２９はカウンタ２８の計数値出力ＡＤＲをアドレス入
力として対応する制御（データ）信号Ｃ₁ 〜Ｃ₃ を読み
出す。符号化周期Ｌ₁ に注目すると、シリアル−パラレ
ル変換部１より図示のようなデータ系列Ｉ_x ＝ｂ₂₁〜ｂ
₂₃，Ｉ_y ＝ｂ₁₁〜ｂ₁₃が２レベルにつき同位相で入力す
る。レジスタ２１はデータ系列Ｉ_x ，Ｉ_y を夫々１シン
ボル周期分遅れた位相で保持する。

【００２６】ＡＤＲ＝０において、セレクタ２２は入力
Ｉ_x ，Ｉ_y のデータビットｂ₂₁，ｂ ₁₁を選択し、各々を
Ｍ_x ，Ｍ_y に出力する。一方、セレクタ２７も入力
Ｍ_x ，Ｍ _y を選択するため、この時点の出力データビッ
トＯ_x ，Ｏ_y はｂ₂₁，ｂ₁₁である。即ち、ＡＤＲ＝０で
は入力Ｉ_x ，Ｉ_y のデータビットをそのまま信号点変換
部４に出力する。

【００２７】一方、加算器２４はｂ₂₁とｂ₁₁とを加算
し、かつ加算器２３は加算器２４の出力とＦＦ２６のパ
リティービット記憶情報Ｐ_m （最初は０）とを加算す
る。即ち、加算器２３は現時点のパリティービット情報
Ｐを生成しており、（ｂ₂₁＋ｂ₁₁）＋０の加算を行った
場合に、１のビット数が偶数なら０、奇数なら１を生成
する。セレクタ２５はＡＤＲ＝０ではパリティービット
情報Ｐを選択しており、これによりＦＦ２６は次のクロ
ック信号ＤＣＫの発生により前回のパリティービット演
算の結果Ｐ₁ を記憶する。

【００２８】ＡＤＲ＝１の場合も上記と同様であり、Ｆ
Ｆ２６は次のクロック信号ＤＣＫの発生により前回のパ
リティービット演算の結果Ｐ₂ を記憶する。ＡＤＲ＝２
において、セレクタ２２は入力Ｉ_x ，０のデータビット
ｂ₂₃，０を選択する。一方、ＦＦ２６は直前の列までの
パリティービット情報Ｐ₂ （＝ｂ₂₁＋ｂ₁₁＋ｂ₂₂＋
ｂ₁₂）を記憶している。加算器２３は（ｂ₂₃＋０）＋Ｐ
₂ を求め、現時点のパリティービット情報Ｐ₃ を生成す
る。そして、セレクタ２７はＡＤＲ＝２では入力Ｍ_x ，
Ｐを選択するため、この時点の出力データビットＯ_x ，
Ｏ _y はｂ₂₃，Ｐ₃ となる。一方、セレクタ２７は０を選
択するため、ＦＦ２６はリセットされる。

【００２９】次に符号化周期Ｌ₂ に注目すると、シリア
ル−パラレル変換部１よりデータ系列Ｉ_x ＝ｂ₂₄〜
ｂ₂₆，Ｉ_y ＝ｂ₁₄〜ｂ₁₆が入力する。一方、レジスタ２
１は上記と同様にしてデータ系列Ｉ_x ，Ｉ_y を夫々１シ
ンボル周期分遅れた位相で保持する。ＡＤＲ＝３におい
て、セレクタ２２は入力Ｉ_x ，Ｉ_ydのデータビット
ｂ₂₄，ｂ ₁₃を選択し、各々をＭ_x ，Ｍ_y に出力する。一
方、セレクタ２７も入力Ｍ_x ，Ｍ _y を選択するため、こ
の時点における出力データビットＯ_x ，Ｏ_y はｂ₂₄，ｂ
₁₃である。一方、ＦＦ２６は次のクロック信号でパリテ
ィービット演算の結果Ｐ₁を記憶する。ＡＤＲ＝４の場
合も上記と同様であり、ＦＦ２６はパリティービット演
算の結果Ｐ₂ を記憶する。

【００３０】ＡＤＲ＝５において、セレクタ２２は入力
０，Ｉ_ydのデータビット０，ｂ₁₅を選択する。一方、Ｆ
Ｆ２６は直前の列までのパリティービット情報Ｐ₂ （＝
ｂ₂₄＋ｂ₁₃＋ｂ₂₅＋ｂ₁₄）を記憶している。加算器２３
は（ｂ₁₅＋０）＋Ｐ₂ を求め、現時点のパリティービッ
ト情報Ｐ₃ を生成する。そして、セレクタ２７はＡＤＲ
＝５では入力Ｐ，Ｍ_y を選択するため、この時点の出力
データビットＯ_x ，Ｏ _y はＰ₃ ，ｂ₁₅となる。

【００３１】かくして、ＡＤＲ＝２ではＯ_y のビット位
置に、またＡＤＲ＝５ではＯ_x のビット位置に夫々対応
するパリティービットＰ₃ が付された。本実施例によれ
ばパリティービットは２レベルを構成する第１及び第２
レベルの位置に同じ割合（この例では交互）で付すの
で、１シンボルデータのビットずれは最大１ビット以内
に抑えることができ、復号等の処理が容易である。

【００３２】また、ＡＤＲ＝２ではＯ_x のビット位置
に、ＡＤＲ＝５ではＯ_y のビット位置に夫々データビッ
トｂ₂₃，ｂ₁₅を挿入できるため、１ビット誤り訂正能力
を変えずに符号化率が上昇する。なお、次の符号化周期
Ｌ₃ のＡＤＲ＝０においては、入力Ｉ_x ，Ｉ_ydのデータ
ビットｂ₂₆，ｂ₁₆が必要となるため、シリアル−パラレ
ル変換部１における変換を１回休止する。併せてレジス
タ２１への転送も１回休止する。

【００３３】図５は他の実施例の２レベル符号部を説明
する図である。図５の（Ａ）はパリティー演算をシリア
ルに行う構成を示しており、信号の伝送速度があまり速
くない場合に回路規模の小型化が図れる。図において、
３１はパラレルーシリアル変換部（ＰＳ）、３２はフリ
ップフロップ（Ｄ）、３３はＭＯＤ２の加算器、３４，
３５は夫々２−１ビットのセレクタ（ＳＥＬ）、３６は
シリアルーパラレル変換部（ＳＰ）である。なお、カウ
ンタ２８やＲＯＭ２９等のタイミング制御に係る構成は
図を省略している。

【００３４】再び図４を参照し、符号化周期Ｌ₁ におい
て、ＡＤＲ＝０ではパラレルーシリアル変換部３１は入
力Ｍ_x ，Ｍ_Y のビットｂ₂₁，ｂ₁₁をｂ₂₁，ｂ₁₁の順で出
力し、シリアルーパラレル変換部３６は出力データビッ
トＯ_x ，Ｏ_y にｂ₂₁，ｂ₁₁を出力する。また、この場合
のパリティー演算は１シンボル周期の１／２の周期で高
速に行う。即ち、加算器３２はその前半ではｂ₂₁＋Ｐ_m
（但し、最初はＰ_m ＝０）のパリティー演算を行い、そ
の結果をフリップフロップ３２に記憶する。また、その
後半ではＰ_m ＋ｂ₁₁のパリティー演算を行い、その結果
をフリップフロップ３２に記憶する。従って、ＡＤＲ＝
１に入る際のＰ_m の内容はＰ₁ ＝ｂ₂₁＋ｂ₁₁である。Ａ
ＤＲ＝１でも同様であり、ＡＤＲ＝２に入る際のＰ_m の
内容はＰ₂ ＝Ｐ₁＋ｂ₂₂＋ｂ₁₂である。

【００３５】ＡＤＲ＝２ではパラレルーシリアル変換部
３１は入力Ｍ_x ，Ｍ_Y のビットｂ₂₃，０をｂ₂₃，０の順
で出力する。加算器３２はその前半ではｂ₂₃＋Ｐ₂ のパ
リティー演算を行い、その結果をフリップフロップ３２
に記憶する。同時にデータビットｂ₂₃はシリアルーパラ
レル変換部３６の出力データＯ_x にセットされる。ま
た、加算器３２はその後半ではＰ_m ＋０のパリティー演
算を行い、パリティービットＰ₃ を生成する。そして、
この時点で制御信号Ｃ₃ が反転し、セレクタ３４，３５
は夫々端子ａ側を選択する。これにより、パリティービ
ットＰ₃ はシリアルーパラレル変換部３６の出力データ
Ｏ_y にセットされ、かつフリップフロップ３２には０が
セットされる。

【００３６】ＡＤＲ＝３ではパラレルーシリアル変換部
３１は入力Ｍ_x ，Ｍ_Y のビットｂ₂₄，ｂ₁₃をｂ₁₃，ｂ₂₄
の順で出力し、シリアルーパラレル変換部３６は出力デ
ータビットＯ_x ，Ｏ_y にｂ₂₄，ｂ₁₃を出力する。以下、
上記とは逆の順序でパリティー演算を行い、ＡＤＲ＝５
ではデータビットｂ₁₅はシリアルーパラレル変換部３６
の出力データビットＯ_y にセットされ、かつパリティー
ビットＰ₃ は出力データビットＯ_x にセットされる。

【００３７】図５の（Ｂ）はパリティー演算をパラレル
に行う構成を示しており、信号の伝送速度が速い場合で
も高速に演算できる。図において、３７はＭＯＤ２の加
算器である。この場合のパリティー演算は１シンボル周
期毎に平行して行う。再び図４を参照し、フリップフロ
ップ３２₁ はＡＤＲ＝１までにＰ_m の内容としてＰ_2x＝
ｂ₂₁＋ｂ₂₂を保持する。またフリップフロップ３２₂ は
ＡＤＲ＝１までにＰ_m の内容としてＰ_2y＝ｂ₁₁＋ｂ₁₂を
保持する。

【００３８】ＡＤＲ＝２では、入力Ｍ_x ，Ｍ_Y としてｂ
₂₃，０が入力する。これにより、加算器３３₁ はＰ_2x＋
ｂ₂₃を行い、かつ加算器３３₂ はＰ_2y＋０を行う。そし
て、加算器３７はパリティービットＰとしてＰ₃ ＝（Ｐ
_2x＋ｂ₂₃）＋（Ｐ_2y＋０）を生成する。一方、データビ
ットｂ₂₃はセレクタ３５₁ を介して端子Ｏ_x に出力さ
れ、またパリティービットＰ₃ は制御信号Ｃ_2yが反転す
ることによりセレクタ３５₂ を介して端子Ｏ_y に出力さ
れる。ＡＤＲ＝３〜５についても同様であるが、そのパ
リティービットＰ₃ は制御信号Ｃ_2xが反転することによ
りセレクタ３５₁を介して端子Ｏ_x に出力される。

【００３９】図６は実施例の復号装置のブロック図で、
図において６は復調器、７は２レベル復号部、７１，７
２はブランチメトリック演算部、７３はデータセレクタ
（ＳＥＬ）、７４はブランチメトリックの加算比較選択
部（ＡＣＳ）、７５はパスメトリックメモリ、７６はパ
スメモリ、７７はカウンタ（ＣＴＲ）、７８はタイミン
グ発生部（ＴＧ）、８は信号判定部、９はパラレル−シ
リアル変換部（ＰＳ）１０は復号遅延を吸収する遅延部
である。

【００４０】なお、図示しないが、復号に伴う速度変換
部をパラレル−シリアル変換部９の後段に備える。復調
器６は例えば１２８ＱＡＭの中間周波信号ＩＦを復調し
て復調ベースバンド信号ＢＢＳを出力する。レベル
Ｌ₂ ，Ｌ₁ のベースバンド信号系列Ｒ_x ，Ｒ_Yは２レベ
ル復号部７に入力し、パリティービットＰを考慮した２
状態トレリスに従い１ビットの誤り訂正復号が行われ
る。残りのレベルＬ₃ 〜Ｌ₇ のベースバンド信号系列は
遅延部１０を介して信号判定部８に入力する。ここで復
号結果（Ｈ _x ，Ｈ_y ）に従い信号点が確定し、レベルＬ
₁ 〜Ｌ₇ のビットデータが出力される。パラレル−シリ
アル変換部９はレベルＬ₁ 〜Ｌ₇ のビットデータをシリ
アルデータに変換して出力する。

【００４１】図７は実施例の復号装置の動作タイミング
チャートであり、例えば復号周期Ｌ＝３の場合を説明す
る。復号周期Ｌ₁ に注目すると、ＡＤＲ＝０において、
ブランチメトリック演算部７１はベースバンド信号ｂ₂₁
のブランチメトリックｂ₂₁｛即ち、ベースバンド信号ｂ
₂₁とビット０，１間の距離（尤度）を表すような確率情
報｝を演算し、またブランチメトリック演算部７２はベ
ースバンド信号ｂ₁₁のブランチメトリックｂ ₁₁を演算す
る。

【００４２】データセレクタ７３は１シンボル周期の間
に演算部７１，７２のブランチメトリックｂ₂₁，ｂ₁₁を
ｂ₂₁，ｂ₁₁の順で選択し、ＡＣＳ７４に入力する。ＡＣ
Ｓ７４はブランチメトリックｂ₂₁，ｂ₁₁に基づき図示の
ような２状態トレリスのパスメトリック値を求めると共
に、最尤パスのパスメトリック値（２つ）を選択してこ
れをパスメトリックメモリ７５に記憶する。このような
演算を繰り返し、やがてＡＤＲ＝２に至ると、状態Ａ₆
と不図示の状態Ｂ₆ とに至る２つパスが生き残る。

【００４３】ところで、偶数パリティーを仮定すると、
状態Ａ₀ （＝０）で始まったパスはパリティービットＰ
₃ を受信したことにより状態Ａ₆ （＝０）で終了しなく
てはならない。従って、パリティービットＰ₃ を受信し
た時点では状態Ａ₆ に至るパスのみが生き残り、ＡＣＳ
７４はこれをパスメモリ７６に書き込む。更に、ＡＣＳ
７４は上記の最終的な生き残りパスに対応する復号デー
タビットの系列ｂ₂₁〜ｂ₂₃及びｂ₁₁，ｂ₁₂をパスメモリ
７６に書き込む。そして、復号データビットｂ₂₁〜ｂ₂₃
は端子Ｈ_x に読み出され、また復号データビットｂ₁₁，
ｂ ₁₂は端子Ｈ_y に読み出される。

【００４４】復号周期Ｌ₂ のＡＤＲ＝３〜５についても
同様である。この場合に、もしｂ₂₄，ｂ₁₃，ｂ₂₅，
ｂ₁₄，Ｐ₃ ，ｂ₁₅の順でパスメトリックを求めると、Ａ
ＤＲ＝５ではＡＣＳ７４はパリティービットＰ₃ をデー
タビットｂ₁₅よりも先に受け取ることになるが、問題は
無い。偶数パリティーを仮定すると、状態Ａ₆ （＝０）
で始まったパスは最後のデータビットｂ₁₅を受信したこ
とにより状態Ａ₁₂（＝０）で終了すべきであるからであ
る。

【００４５】なお、この復号周期Ｌ₂ のＡＤＲ＝３〜５
においては、ｂ₁₃，ｂ₂₄，ｂ₁₄，ｂ ₂₅，ｂ₁₅，Ｐ₃ の順
でパスメトリックを求めても良いことは明らかである。
また、上記実施例では偶数パリティーを仮定したが、奇
数パリティーでも良い。また上記実施例では状態Ａ
₀ （＝０）からスタートしたが、状態Ｂ₀ （＝１）から
スタートするように構成してもよい。

【００４６】図８は他の実施例の符号装置を説明する図
で、図において３は符号系列変換部である。この符号系
列変換部３は好ましくは図６におけるパスメモリ７６と
パラレル−シリアル変換部９との間に挿入される。ある
いは、符号系列変換部３を設ける代わりにパスメモリ７
６からのビット系列の読み出し順序を変えるように工夫
しても良い。

【００４７】例えば復号周期Ｌ₁ に注目すると、符号系
列変換部３はデータビットｂ₂₁〜ｂ ₂₃についてはそのま
まの順序で出力するが、データビットｂ₁₁，ｂ₁₂及びパ
リティービットＰ₃ に関してはビット系列の順序を反転
させて出力する。その理由は以下の説明で明らかとな
る。図９は他の実施例の復号装置のブロック図で、図に
おいて７９は最尤判定部、８０はデータセレクタ（ＳＥ
Ｌ）である。また、この例では複数のＡＣＳ７４₁，７
４₂ 、パスメトリックメモリ７５₁ ，７５₂ 及びパスメ
モリ７６₁ ，７６₂を備えており、処理の並列化により
高速化が図られている。

【００４８】図１０は他の実施例の復号装置の動作タイ
ミングチャートであり、例えば復号周期Ｌ＝３の場合を
説明する。ここで、２レベル復号部７への入力系列の一
部は図８の符号系列変換部３により反転されている。復
号周期Ｌ₁ において、ＡＣＳ７４₁ は状態Ａ_0x（＝０）
に始まるブランチメトリックｂ₂₁〜ｂ₂₃に基づきパスメ
トリックＰ_x ^A ，Ｐ_x ^B を求めると共に、これらの生き
残りパスに対応する２通りのビット系列ｂ₂₁〜ｂ₂₃（最
終状態Ａ_3x），ｂ₂₁〜ｂ₂₃（最終状態Ｂ_3x）をパスメモ
リ７６₁ に記憶する。また、例えば偶数パリティーを仮
定すると、ＡＣＳ７４₂ も状態Ａ_0y（＝０）に始まるブ
ランチメトリックＰ₃ 〜ｂ₁₁に基づきパスメトリックＰ
_y ^A ，Ｐ_y ^B を求めると共に、これらの生き残りパスに
対応する２通りのビット系列Ｐ₃ 〜ｂ₁₁（最終状態
Ａ_3y），Ｐ₃ 〜ｂ₁₁（最終状態Ｂ_3y）をパスメモリ７６
₂ に記憶する。

【００４９】このように上記２つのパスメトリック
Ｐ_X ，Ｐ_Y は各レベルのビット系列の先端及び後端から
スタートしているので、中央で合流可能である。ここ
で、データビットｂ₂₃とデータビットｂ₁₁との間には他
のデータビットは存在しないから、２つのパスメトリッ
クＰ_X ，Ｐ_Y は状態Ａ_3Xと状態Ａ_3y又は状態Ｂ_3Xと状態
Ｂ_3yとが接続する以外には無い。そこで、最尤判定部７
９はＡＤＲ＝２の終わりのタイミングに（Ｐ_x ^A ＋Ｐ_y
^A ）＞（Ｐ_x ^B ＋Ｐ_y ^B ）か（Ｐ_x ^A ＋Ｐ_y ^A ）＜（Ｐ
_x ^B ＋Ｐ_y ^B ）かの最尤判定を行う。

【００５０】そして、（Ｐ_x ^A ＋Ｐ_y ^A ）＞（Ｐ_x ^B ＋
Ｐ_y ^B ）の場合はデータセレクタ８０を制御することに
より、パスメモリ７６₁ からビット系列ｂ₂₁〜ｂ₂₃（状
態Ａ _3x）を選択してＨ_x に出力し、かつパスメモリ７６
₂ からビット系列Ｐ₃ 〜ｂ₁₁（状態Ａ_3y）を選択してＨ
_y に出力する。また（Ｐ_x ^A ＋Ｐ_y ^A ）＜（Ｐ_x ^B ＋Ｐ
_y ^B ）の場合はパスメモリ７６₁ からビット系列ｂ₂₁〜
ｂ₂₃（状態Ｂ_3x）を選択してＨ_x に出力し、かつパスメ
モリ７６₂ からビット系列Ｐ₃ 〜ｂ₁₁（状態Ｂ _3y）を選
択してＨ_y に出力する。また（Ｐ_x ^A ＋Ｐ_y ^A ）＝（Ｐ
_x ^B ＋Ｐ_y ^B ）の場合は何れを最尤と判定しても良い。

【００５１】因みに、この実施例では、復号周期Ｌ₁ で
は（Ｐ_x ^A ＋Ｐ_y ^A ）＞（Ｐ_x ^B ＋Ｐ_y ^B ）と判別し、
復号周期Ｌ₂ では（Ｐ_x ^A ＋Ｐ_y ^A ）＜（Ｐ_x ^B ＋Ｐ_y
^B ）と判別し、復号周期Ｌ₃ では（Ｐ_x ^A ＋Ｐ_y ^A ）＞
（Ｐ_x ^B ＋Ｐ_y ^B ）と判別した場合を示している。な
お、この実施例では符号系列変換部３により一方のレベ
ルのビット系列を反転したが、これに限らない。仮にビ
ット系列を反転しないことによりパスメトリックの中間
にパリティービットが現れても、例えば偶数パリティー
を仮定すると、２つの２状態トレリスは状態Ａ_0x（＝
０）及び状態Ａ_0y（＝０）でスタートすべきであること
には変わりはないから、上記と同様にして中央で最尤判
定を行える。

【００５２】また、上記実施例では最下位のレベル
Ｌ₁ ，Ｌ₂ をまとめて符号／復号する場合を述べたが、
これに限らない。本発明はＸ軸又はＹ軸における任意２
レベル又はＸ軸及びＹ軸にまたがる任意２レベルの符号
／復号にも適用できることは明らかである。また、上記
本発明に好適なる複数の実施例を述べたが、本発明思想
を逸脱しない範囲内で、構成及び組み合わせの様々な変
更が行えることは言うまでも無い。

【００５３】

【発明の効果】以上述べた如く本発明によれば、任意の
２レベル分のビット系列に対してパリティーチェック符
号を適用すると共に、該２レベル分のビット系列に付加
するパリティービットを１ビットとしたことにより、冗
長ビット数の増加なしに符号の能力を維持できる。また
この２レベル分のビット系列に対してパリティー１ビッ
トを考慮した２状態トレリスに従い、誤り訂正復号を効
率良く行える。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は本発明の原理を説明する図である。

【図３】図３は実施例の符号装置のブロック図である。

【図４】図４は実施例の符号装置の動作タイミングチャ
ートである。

【図５】図５は他の実施例の２レベル符号部を説明する
図である。

【図６】図６は実施例の復号装置のブロック図である。

【図７】図７は実施例の復号装置の動作タイミングチャ
ートである。

【図８】図８は他の実施例の符号装置を説明する図であ
る。

【図９】図９は他の実施例の復号装置のブロック図であ
る。

【図１０】図１０は他の実施例の復号装置の動作タイミ
ングチャートである。

【図１１】図１１は従来技術を説明する図である。

【符号の説明】

１ シリアル−パラレル変換部 ２ ２レベル符号部 ３ 符号系列変換部 ４ 信号点変換部 ５ 変調器 ６ 復調器 ７ ２レベル復号部 ８ 信号判定部 ９ パラレル−シリアル変換部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ２次元当たり２^m 個の信号点を有するデ
   ィジタル変調方式の各信号点に長さｍの２元ベクトルを
   １対１に割り付けると共に、該２元ベクトル中の２レベ
   ル分をまとめて符号化する多レベル符号化変調方式にお
   いて、 任意の２レベル分のビット系列に対してパリティーチェ
   ック符号を適用すると共に、該２レベル分のビット系列
   に付加するパリティービットを１ビットとすることを特
   徴とする多レベル符号化変調方式。
2. 【請求項２】 パリティービットの演算は２レベルを構
   成する第１及び第２レベル間のパリティービットの演算
   をシンボル毎に累積して行うことを特徴とする請求項１
   の多レベル符号化変調方式。
3. 【請求項３】 パリティービットの演算は２レベルを構
   成する第１及び第２レベルで夫々並列に行い、かつ符号
   化周期毎に第１及び第２レベル間のパリティー演算を行
   うことを特徴とする請求項１の多レベル符号化変調方
   式。
4. 【請求項４】 パリティービットは２レベルを構成する
   第１及び第２レベルの符号化周期毎のビット位置に同じ
   割合で付すことを特徴とする請求項１の多レベル符号化
   変調方式。
5. 【請求項５】 ２レベルを構成する第１レベルに２次元
   信号空間を構成する第１軸のビット情報を割り当て、か
   つ第２レベルに第２軸のビット情報を割り当てたことを
   特徴とする請求項１の多レベル符号化変調方式。
6. 【請求項６】 請求項１の多レベル符号化信号を復号す
   る多レベル復号方式において、 ２レベル分のビット系列に対してパリティー１ビットを
   考慮した２状態トレリスに従って誤り訂正復号を行うこ
   とを特徴とする多レベル復号方式。
7. 【請求項７】 ２状態トレリスに従う復号は２レベルを
   構成する第１及び第２レベルのビット系列についてシン
   ボル毎に直列に行うことを特徴とする請求項６の多レベ
   ル復号方式。
8. 【請求項８】 ２状態トレリスに従う復号は２レベルを
   構成する第１及び第２レベルで夫々並列に行い、かつ復
   号周期毎に第１及び第２レベルの各生き残りパスに対し
   て最尤判定を行うことを特徴とする請求項６の多レベル
   復号方式。
9. 【請求項９】 ２レベルを構成する第１又は第２レベル
   のビット系列をパリティービットを含めて反転させるこ
   とを特徴とする請求項１の多レベル符号化変調方式。
10. 【請求項１０】 請求項９のビット系列を入力として復
    号を行うことを特徴とする請求項８の多レベル復号方
    式。