JPH0722967A - ビタビ復号器の経路記憶装置 - Google Patents
ビタビ復号器の経路記憶装置Info
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- JPH0722967A JPH0722967A JP5215941A JP21594193A JPH0722967A JP H0722967 A JPH0722967 A JP H0722967A JP 5215941 A JP5215941 A JP 5215941A JP 21594193 A JP21594193 A JP 21594193A JP H0722967 A JPH0722967 A JP H0722967A
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- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
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Abstract
(57)【要約】
【目的】逆追跡アルゴリズムを遂行する経路記憶装置を
提供する。 【構成】経路記憶装置は経路選択信号及び最小状態番号
をシンボル周期毎に出力する加算比較選択部を含むビタ
ビ復号器において、経路選択信号と帰還信号の中の一つ
をシンボルクロックにより選択する第１選択器７０１
と、前記第１選択器の出力を受信し、受信された出力を
システムクロックに従い一方向へシフティングしその出
力を帰還信号として前記第１選択器に印加する記憶部７
０２と、現在状態番号により前記記憶部の出力の中いず
れか一つを選択する第２選択器７０３と、最小状態番号
と次の状態番号の中一つをシンボルクロックに従い選択
し現在状態番号に出力する第３選択器７０５と、前記現
在状態番号及び前記第２選択器の出力を受信し次の状態
番号を出力する逆追跡算出器７０４及び前記次の状態番
号を操作し復号された情報シンボルをシンボル周期毎に
出力するデ−タ変換器７０６を具備する。
提供する。 【構成】経路記憶装置は経路選択信号及び最小状態番号
をシンボル周期毎に出力する加算比較選択部を含むビタ
ビ復号器において、経路選択信号と帰還信号の中の一つ
をシンボルクロックにより選択する第１選択器７０１
と、前記第１選択器の出力を受信し、受信された出力を
システムクロックに従い一方向へシフティングしその出
力を帰還信号として前記第１選択器に印加する記憶部７
０２と、現在状態番号により前記記憶部の出力の中いず
れか一つを選択する第２選択器７０３と、最小状態番号
と次の状態番号の中一つをシンボルクロックに従い選択
し現在状態番号に出力する第３選択器７０５と、前記現
在状態番号及び前記第２選択器の出力を受信し次の状態
番号を出力する逆追跡算出器７０４及び前記次の状態番
号を操作し復号された情報シンボルをシンボル周期毎に
出力するデ−タ変換器７０６を具備する。
Description
【０００１】
【産業上の利用分野】本発明はビタビ復号器（Viterbi
decoder ）の経路記憶装置に係り、特にコンボリュ−シ
ョンコ−ディング体系（convolution coding scheme ）
により符号化された符号語（code word ）を受信しエラ
−訂正しながら受信された符号語を復号するビタビ復号
器に含まれ逆追跡アルゴリズムを遂行する経路記憶装置
に関する。
decoder ）の経路記憶装置に係り、特にコンボリュ−シ
ョンコ−ディング体系（convolution coding scheme ）
により符号化された符号語（code word ）を受信しエラ
−訂正しながら受信された符号語を復号するビタビ復号
器に含まれ逆追跡アルゴリズムを遂行する経路記憶装置
に関する。
【０００２】
【従来の技術】ビタビ復号器はコンボリュ−ションコ−
ディング体系により符号化されたコ−ドシンボルを復号
するために、最尤復号アルゴリズム（maximum likeliho
od decoding algorithm ）の一つであるビタビアルゴリ
ズムを遂行する。ビタビアルゴリズムで受信符号系列
（received code sequence）は複数の経路符号系列（pa
thcode sequences ）と比較され、一番短い符号距離（s
hortest code distance）を有する経路が最尤経路とし
て選択される。最尤経路に当たる符号系列は復号された
符号系列として出力される。ここで、符号系列は複数の
符号シンボルから構成され、各経路は予め定められた符
号シンボルを有する複数の枝を含む。符号距離は受信符
号系列と経路符号系列との差を示す。前述したビタビア
ルゴリズムは衛星通信システム、地上網通信システム及
び移動通信システム等のようなディジタル伝送システム
分野で広く用いられる。
ディング体系により符号化されたコ−ドシンボルを復号
するために、最尤復号アルゴリズム（maximum likeliho
od decoding algorithm ）の一つであるビタビアルゴリ
ズムを遂行する。ビタビアルゴリズムで受信符号系列
（received code sequence）は複数の経路符号系列（pa
thcode sequences ）と比較され、一番短い符号距離（s
hortest code distance）を有する経路が最尤経路とし
て選択される。最尤経路に当たる符号系列は復号された
符号系列として出力される。ここで、符号系列は複数の
符号シンボルから構成され、各経路は予め定められた符
号シンボルを有する複数の枝を含む。符号距離は受信符
号系列と経路符号系列との差を示す。前述したビタビア
ルゴリズムは衛星通信システム、地上網通信システム及
び移動通信システム等のようなディジタル伝送システム
分野で広く用いられる。
【０００３】ビタビアルゴリズム動作を遂行する一般的
なビタビ復号器は枝路評価部（branch metric ）、加算
比較選択回路（add-compare-select circuit：以下ＡＣ
Ｓと称す）及び経路記憶装置を含む。従来のビタビ復号
器の経路記憶装置は、コンボリュ−ションコ−ディング
体系に対応する格子構造で配列された複数の選択メモリ
部を含んで構成されたり、又はランダムアクセスメモリ
（ＲＡＭ）及びその動作のための周辺回路を含んで構成
される。
なビタビ復号器は枝路評価部（branch metric ）、加算
比較選択回路（add-compare-select circuit：以下ＡＣ
Ｓと称す）及び経路記憶装置を含む。従来のビタビ復号
器の経路記憶装置は、コンボリュ−ションコ−ディング
体系に対応する格子構造で配列された複数の選択メモリ
部を含んで構成されたり、又はランダムアクセスメモリ
（ＲＡＭ）及びその動作のための周辺回路を含んで構成
される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たようなビタビ復号器の経路記憶装置のうち前者（選択
メモリ部を使用）では、符号系列に含まれる符号シンボ
ルの数が増加するにつれ選択メモリ部の数が幾何級数的
に増加し、その結果経路記憶装置が膨大となる。一方、
後者（ＲＡＭ使用）は、非常に複雑なアドレス発生回路
を有し、これによりその具現が困難である。本発明の目
的はその構成が簡単であって小型集積化できるビタビ復
号器の経路記憶装置を提供することである。
たようなビタビ復号器の経路記憶装置のうち前者（選択
メモリ部を使用）では、符号系列に含まれる符号シンボ
ルの数が増加するにつれ選択メモリ部の数が幾何級数的
に増加し、その結果経路記憶装置が膨大となる。一方、
後者（ＲＡＭ使用）は、非常に複雑なアドレス発生回路
を有し、これによりその具現が困難である。本発明の目
的はその構成が簡単であって小型集積化できるビタビ復
号器の経路記憶装置を提供することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明のビタビ復号器の経路記憶装置は経路選択信号
及び最小状態番号をシンボル周期毎に出力する加算比較
選択部を含むビタビ復号器において、経路選択信号と帰
還信号の中の一つをシンボルクロックにより選択する第
１選択手段と、前記第１選択手段の出力を受信し、受信
された出力をシステムクロックに従い一方向へシフティ
ングしその出力を帰還信号として前記第１選択手段に印
加する記憶手段と、現在状態番号により前記記憶手段の
出力の中いずれか一つを選択する第２選択手段と、最小
状態番号と次の状態番号の中一つをシンボルクロックに
従い選択し現在状態番号として出力する第３選択手段
と、前記現在状態番号及び前記第２選択手段の出力を受
信し次の状態番号を出力する逆追跡算出手段と、前記次
の状態番号を加工し復号された情報シンボルをシンボル
周期毎に出力するデ−タ変換手段を具備する。
に本発明のビタビ復号器の経路記憶装置は経路選択信号
及び最小状態番号をシンボル周期毎に出力する加算比較
選択部を含むビタビ復号器において、経路選択信号と帰
還信号の中の一つをシンボルクロックにより選択する第
１選択手段と、前記第１選択手段の出力を受信し、受信
された出力をシステムクロックに従い一方向へシフティ
ングしその出力を帰還信号として前記第１選択手段に印
加する記憶手段と、現在状態番号により前記記憶手段の
出力の中いずれか一つを選択する第２選択手段と、最小
状態番号と次の状態番号の中一つをシンボルクロックに
従い選択し現在状態番号として出力する第３選択手段
と、前記現在状態番号及び前記第２選択手段の出力を受
信し次の状態番号を出力する逆追跡算出手段と、前記次
の状態番号を加工し復号された情報シンボルをシンボル
周期毎に出力するデ−タ変換手段を具備する。
【０００６】
【作用】本発明による経路記憶装置に含まれる記憶手段
は只一方向へのみシフトする。このため、従来より簡単
に構成できる利点がある。
は只一方向へのみシフトする。このため、従来より簡単
に構成できる利点がある。
【０００７】
【実施例】図１はコンボリュ−ション符号器のブロック
図であり、二つの遅延器１０１、１０２、四つのＸＯＲ
ゲ−ト１０３、１０４、１０５、１０６及び並列─直列
変換器１０７を含んで構成される。この符号器は4 、1
コンボリュ−ション符号器と呼ばれ、４は一つの符号シ
ンボルに含まれるビット数を表し、１は一つの情報シン
ボルに含まれるビット数を表す。即ち、ｎ、ｋコンボリ
ュ−ション符号器はｋビットの情報シンボルに動作しｎ
ビットの符号シンボルを出力する。
図であり、二つの遅延器１０１、１０２、四つのＸＯＲ
ゲ−ト１０３、１０４、１０５、１０６及び並列─直列
変換器１０７を含んで構成される。この符号器は4 、1
コンボリュ−ション符号器と呼ばれ、４は一つの符号シ
ンボルに含まれるビット数を表し、１は一つの情報シン
ボルに含まれるビット数を表す。即ち、ｎ、ｋコンボリ
ュ−ション符号器はｋビットの情報シンボルに動作しｎ
ビットの符号シンボルを出力する。
【０００８】図１を参照すれば、多数の情報シンボルか
ら構成される情報系列は、シンボル周期毎に１ビットず
つ順次的にコンボリュ−ション符号器に印加される。遅
延器１０１、１０２は入力を１シンボル周期ずつ遅延し
て出力するもので、Ｄフリップフロップで構成できる。
ここで、コンボリュ−ション符号器の入力及び遅延器１
０１、１０２の出力は、コンボリュ−ションコ−ディン
グ体系に基づき排他的─論理和動作を遂行するＸＯＲゲ
−ト１０３、１０４、１０５、１０６に選択的に印加さ
れる。従って、符号シンボルは現在の情報シンボルだけ
でなくその以前の情報シンボルにより影響を受ける。こ
こで、情報系列は｛１、０、１、１、１、０、０、１、
１…｝であり、遅延器は“０”に初期化されると仮定す
る。
ら構成される情報系列は、シンボル周期毎に１ビットず
つ順次的にコンボリュ−ション符号器に印加される。遅
延器１０１、１０２は入力を１シンボル周期ずつ遅延し
て出力するもので、Ｄフリップフロップで構成できる。
ここで、コンボリュ−ション符号器の入力及び遅延器１
０１、１０２の出力は、コンボリュ−ションコ−ディン
グ体系に基づき排他的─論理和動作を遂行するＸＯＲゲ
−ト１０３、１０４、１０５、１０６に選択的に印加さ
れる。従って、符号シンボルは現在の情報シンボルだけ
でなくその以前の情報シンボルにより影響を受ける。こ
こで、情報系列は｛１、０、１、１、１、０、０、１、
１…｝であり、遅延器は“０”に初期化されると仮定す
る。
【０００９】図２乃至図４は、図１のコンボリュ−ショ
ン符号器に対応するコンボリュ−ションコ−ディング体
系を示している。図２は入力及び現在状態による遷移状
態／出力を表す真理表である。状態は遅延器１０１、１
０２の出力をいうことであり、“００”、“０１”、
“１０”又は“１１”の中いずれか一つとなる。ここ
で、状態の個数はコンボリュ−ション符号器に含まれる
遅延器の数に基づき決定される。即ち、コンボリュ−シ
ョン符号器がｍ個の遅延器を含めば、状態の数は２m と
なる。各状態は２k 個の遷移状態を持つが、ｋは一つの
情報シンボルに含まれるビット数をいう。Ｋ＝１の場合
を例に挙げれば、もし入力、即ち情報シンボルがロジッ
ク１であり現在の状態が“１０”なら、遷移状態は“１
１”となり出力、即ち符号シンボルは“１０００”とな
る。
ン符号器に対応するコンボリュ−ションコ−ディング体
系を示している。図２は入力及び現在状態による遷移状
態／出力を表す真理表である。状態は遅延器１０１、１
０２の出力をいうことであり、“００”、“０１”、
“１０”又は“１１”の中いずれか一つとなる。ここ
で、状態の個数はコンボリュ−ション符号器に含まれる
遅延器の数に基づき決定される。即ち、コンボリュ−シ
ョン符号器がｍ個の遅延器を含めば、状態の数は２m と
なる。各状態は２k 個の遷移状態を持つが、ｋは一つの
情報シンボルに含まれるビット数をいう。Ｋ＝１の場合
を例に挙げれば、もし入力、即ち情報シンボルがロジッ
ク１であり現在の状態が“１０”なら、遷移状態は“１
１”となり出力、即ち符号シンボルは“１０００”とな
る。
【００１０】図３は図１に示したコンボリュ−ション符
号器により遂行されるコンボリュ−ションコ−ディング
に対する格子を示している。図３を参照すれば、各枝路
は一つの符号シンボルを有する。時点“０”は“００”
（即ち、Ｓ0 ）に表記できる一つの状態を有し、時点
“１”は“００”（即ち、Ｓ0 ）及び“１０”（即ち、
Ｓ2 ）に表記できる二つの状態を有する。これは遅延器
が“０”に初期化されるからである。図４は図３のコン
ボリュ−ションコ−ディング体系に関連した状態図であ
る。図４で、矢印は状態遷移を示し、矢印に隣接されて
いるデ−タは入力及びその出力を表す。ここで、与えら
れた情報系列｛１、０、１、１、１、０、０、１、１
…｝に対する符号系列は｛1111、0111、0000、1000、01
11、1000、1111、1111、1000…｝となる。複数の連続的
な符号シンボルから構成される符号系列は、送信機から
受信機に伝送されたり或いは記録媒体に記録されてから
再生され、それにより雑音に起因するエラ−が発生す
る。ビタビ復号器はエラ−訂正しながら受信された符号
系列の復号を遂行する。
号器により遂行されるコンボリュ−ションコ−ディング
に対する格子を示している。図３を参照すれば、各枝路
は一つの符号シンボルを有する。時点“０”は“００”
（即ち、Ｓ0 ）に表記できる一つの状態を有し、時点
“１”は“００”（即ち、Ｓ0 ）及び“１０”（即ち、
Ｓ2 ）に表記できる二つの状態を有する。これは遅延器
が“０”に初期化されるからである。図４は図３のコン
ボリュ−ションコ−ディング体系に関連した状態図であ
る。図４で、矢印は状態遷移を示し、矢印に隣接されて
いるデ−タは入力及びその出力を表す。ここで、与えら
れた情報系列｛１、０、１、１、１、０、０、１、１
…｝に対する符号系列は｛1111、0111、0000、1000、01
11、1000、1111、1111、1000…｝となる。複数の連続的
な符号シンボルから構成される符号系列は、送信機から
受信機に伝送されたり或いは記録媒体に記録されてから
再生され、それにより雑音に起因するエラ−が発生す
る。ビタビ復号器はエラ−訂正しながら受信された符号
系列の復号を遂行する。
【００１１】図５は典型的なビタビ復号器のブロック図
であり、枝路評価部３０１、加算比較選択回路３０２及
び経路記憶装置３０３を含んで構成される。図５におい
て、枝路評価部３０１は、受信された符号系列に含まれ
る符号シンボルを順次的に入力し枝路評価量を出力す
る。枝路評価部３０１の機能を、図６を参照して説明す
る。先ず、符号シンボル“1011”は枝路評価部３０１に
印加され、そこで格子図（trellis diagram ）の各遷移
に対する枝路符号シンボルと比較され枝路評価量として
ハミング距離（Hamming distance）のような符号距離を
算出する。ここで、枝路符号シンボルは符号器の格子図
で各枝路の符号シンボルを示す。図１には四つの状態が
あり各状態は二つ（即ち、２k ）の枝路を持ち、与えら
れた時点で８（即ち、４×２）個の枝路が存する。従っ
て、枝路評価部３０１はシンボル周期毎に八つの枝路評
価量を出力する。ここで、受信された符号系列を図６に
示すように｛1011、1111、0000、0000、0111、1000、11
11、1011、1000…｝とすれば、枝路評価部３０１により
算出される枝路評価量は次の表１のように表現される。
であり、枝路評価部３０１、加算比較選択回路３０２及
び経路記憶装置３０３を含んで構成される。図５におい
て、枝路評価部３０１は、受信された符号系列に含まれ
る符号シンボルを順次的に入力し枝路評価量を出力す
る。枝路評価部３０１の機能を、図６を参照して説明す
る。先ず、符号シンボル“1011”は枝路評価部３０１に
印加され、そこで格子図（trellis diagram ）の各遷移
に対する枝路符号シンボルと比較され枝路評価量として
ハミング距離（Hamming distance）のような符号距離を
算出する。ここで、枝路符号シンボルは符号器の格子図
で各枝路の符号シンボルを示す。図１には四つの状態が
あり各状態は二つ（即ち、２k ）の枝路を持ち、与えら
れた時点で８（即ち、４×２）個の枝路が存する。従っ
て、枝路評価部３０１はシンボル周期毎に八つの枝路評
価量を出力する。ここで、受信された符号系列を図６に
示すように｛1011、1111、0000、0000、0111、1000、11
11、1011、1000…｝とすれば、枝路評価部３０１により
算出される枝路評価量は次の表１のように表現される。
【００１２】
【表１】
【００１３】再び図５を参照すれば、ＡＣＳ回路３０２
はシンボル周期毎に枝路評価量を入力し、これを利用し
て各状態の経路選択信号ＰＳ及び各状態で最小経路評価
量を持つ状態番号を時点毎に、即ちシンボル周期毎に出
力する。更に具体的に言えば、ＡＣＳ回路３０２は各状
態に収束する経路評価量を計算するが、経路評価量は初
期時点の初期状態から与えられた時点の与えられた状態
まで経路に含まれる枝路評価量の和の中、最小値をい
う。即ち、各状態でＡＣＳ回路３０２は、その枝路の経
路評価量を算出するために、コンボリュ−ションコ−デ
ィング体系に基づきその以前時点での経路評価量に枝路
評価量を加算する。その後、その状態の経路評価量とし
てその状態に関連した経路評価量の中で最小経路評価量
を選択する。最小経路評価量を有する経路は又生存経路
と呼ばれ、各時点は一般的に一つの生存経路を持つ。Ａ
ＣＳ回路３０２は各時点毎にＭＳとして、最小経路評価
量を有する状態番号を出力する。経路選択信号は生存経
路を構成するためにその状態に関連した枝路の中で選択
された枝路を示す。そうして、四つの状態を、ＡＣＳ回
路３０２は四つの経路選択信号を出力する。
はシンボル周期毎に枝路評価量を入力し、これを利用し
て各状態の経路選択信号ＰＳ及び各状態で最小経路評価
量を持つ状態番号を時点毎に、即ちシンボル周期毎に出
力する。更に具体的に言えば、ＡＣＳ回路３０２は各状
態に収束する経路評価量を計算するが、経路評価量は初
期時点の初期状態から与えられた時点の与えられた状態
まで経路に含まれる枝路評価量の和の中、最小値をい
う。即ち、各状態でＡＣＳ回路３０２は、その枝路の経
路評価量を算出するために、コンボリュ−ションコ−デ
ィング体系に基づきその以前時点での経路評価量に枝路
評価量を加算する。その後、その状態の経路評価量とし
てその状態に関連した経路評価量の中で最小経路評価量
を選択する。最小経路評価量を有する経路は又生存経路
と呼ばれ、各時点は一般的に一つの生存経路を持つ。Ａ
ＣＳ回路３０２は各時点毎にＭＳとして、最小経路評価
量を有する状態番号を出力する。経路選択信号は生存経
路を構成するためにその状態に関連した枝路の中で選択
された枝路を示す。そうして、四つの状態を、ＡＣＳ回
路３０２は四つの経路選択信号を出力する。
【００１４】図７は各状態の生存経路を示す。図７にお
いて、点線で表示された枝路は生存経路を構成するため
に選択されない枝路であり、実線で表示された枝路は生
存経路を構成するために選択された枝路を表す。ここ
で、ＡＣＳ回路３０２で経路評価量を得る機能は次のよ
うに表現され得る。 ＰＷ0(t)＝ＭＩＮ［ＰＷ0(t-1)＋Ｂ０(t) ，ＰＷ1(t-1)＋Ｂ２(t) ］…(1-1) ＰＷ1(t)＝ＭＩＮ［ＰＷ2(t-1)＋Ｂ４(t) ，ＰＷ3(t-1)＋Ｂ６(t) ］…(1-2) ＰＷ0(t)＝ＭＩＮ［ＰＷ0(t-1)＋Ｂ１(t) ，ＰＷ1(t-1)＋Ｂ３(t) ］…(1-3) ＰＷ0(t)＝ＭＩＮ［ＰＷ2(t-1)＋Ｂ５(t) ，ＰＷ3(t-1)＋Ｂ７(t) ］…(1-4) 但し、ＰＷ0(t)〜ＰＷ3(t)；経路評価量 Ｂ０(t) 〜Ｂ７(t) ；枝路評価量 ｔ；時点を表す。 ここで、受信符号系列を｛1011、1111、0000、0000、01
11、1000、1111、1011、1000…｝とすれば、経路評価量
は次の表２の通りである。
いて、点線で表示された枝路は生存経路を構成するため
に選択されない枝路であり、実線で表示された枝路は生
存経路を構成するために選択された枝路を表す。ここ
で、ＡＣＳ回路３０２で経路評価量を得る機能は次のよ
うに表現され得る。 ＰＷ0(t)＝ＭＩＮ［ＰＷ0(t-1)＋Ｂ０(t) ，ＰＷ1(t-1)＋Ｂ２(t) ］…(1-1) ＰＷ1(t)＝ＭＩＮ［ＰＷ2(t-1)＋Ｂ４(t) ，ＰＷ3(t-1)＋Ｂ６(t) ］…(1-2) ＰＷ0(t)＝ＭＩＮ［ＰＷ0(t-1)＋Ｂ１(t) ，ＰＷ1(t-1)＋Ｂ３(t) ］…(1-3) ＰＷ0(t)＝ＭＩＮ［ＰＷ2(t-1)＋Ｂ５(t) ，ＰＷ3(t-1)＋Ｂ７(t) ］…(1-4) 但し、ＰＷ0(t)〜ＰＷ3(t)；経路評価量 Ｂ０(t) 〜Ｂ７(t) ；枝路評価量 ｔ；時点を表す。 ここで、受信符号系列を｛1011、1111、0000、0000、01
11、1000、1111、1011、1000…｝とすれば、経路評価量
は次の表２の通りである。
【００１５】
【表２】
【００１６】表２で、“×”は出力がなかったり或いは
予め定められた最大値を有することを意味する。又、生
存経路に対応する経路選択信号は表３のように表され、
最小状態番号は表４のように表される。
予め定められた最大値を有することを意味する。又、生
存経路に対応する経路選択信号は表３のように表され、
最小状態番号は表４のように表される。
【００１７】
【表３】
【００１８】
【表４】
【００１９】表３で“０”の経路選択信号は式(1-1) 乃
至式(1-4) で左側を選択することであり、“１”の経路
選択信号は右側を選択することである。又、星印（＊）
の経路選択信号は選択されない枝路も同様に生存経路を
構成できることを意味する。このような場合に、ＡＣＳ
回路３０２の一貫性のために経路選択信号の既定値とし
て“１”を設定することもできる。再び図５を参照すれ
ば、経路記憶装置３０３は経路選択信号及び最小状態番
号を入力した後、シンボル周期毎に復号された情報シン
ボルを出力するために経路遷移跡を記憶する。。
至式(1-4) で左側を選択することであり、“１”の経路
選択信号は右側を選択することである。又、星印（＊）
の経路選択信号は選択されない枝路も同様に生存経路を
構成できることを意味する。このような場合に、ＡＣＳ
回路３０２の一貫性のために経路選択信号の既定値とし
て“１”を設定することもできる。再び図５を参照すれ
ば、経路記憶装置３０３は経路選択信号及び最小状態番
号を入力した後、シンボル周期毎に復号された情報シン
ボルを出力するために経路遷移跡を記憶する。。
【００２０】図８乃至図１０は追跡の長さが７の場合に
逆追跡アルゴリズムを示す。追跡の長さが７なら、逆追
跡アルゴリズムの動作で７シンボル期間の間遅延が発生
する。時点“７”で、最小状態番号は“Ｓ0 ”となる。
時点“７”で状態Ｓ0 に対応する生存経路が最尤経路と
なり、逆追跡アルゴリズムにより追跡される。最尤経路
の最後の枝路に対応する情報シンボルが復号された情報
シンボルとして出力される。図８で、復号された情報シ
ンボルは“１”である。図９を参照すれば、時点８はＳ
2 の最小状態番号を持ちその結果“０”の復号された情
報シンボルを出力する。図１０で復号された情報シンボ
ルは“１”である。
逆追跡アルゴリズムを示す。追跡の長さが７なら、逆追
跡アルゴリズムの動作で７シンボル期間の間遅延が発生
する。時点“７”で、最小状態番号は“Ｓ0 ”となる。
時点“７”で状態Ｓ0 に対応する生存経路が最尤経路と
なり、逆追跡アルゴリズムにより追跡される。最尤経路
の最後の枝路に対応する情報シンボルが復号された情報
シンボルとして出力される。図８で、復号された情報シ
ンボルは“１”である。図９を参照すれば、時点８はＳ
2 の最小状態番号を持ちその結果“０”の復号された情
報シンボルを出力する。図１０で復号された情報シンボ
ルは“１”である。
【００２１】図１１は本発明による経路記憶装置のブロ
ック図であって、選択器（７０１、７０３及び７０
５）、記憶部７０２、逆追跡算出器７０４及びデ−タ変
換器７０６を含んで構成される。図１１を参照すれば、
逆追跡の長さがｔｂとすれば、記憶部７０２はそれぞれ
ｔｂ＋１段を有するシフトレジストの形態となる。記憶
部７０２はシステムクロックによりシフティング動作を
遂行する。ここで、記憶部７０２は一方向へシフトし、
それにより経路記憶装置の構造が簡単になる。反面、従
来のＲＡＭを含む経路記憶装置の記憶部は更に複雑な構
造を必要とする。
ック図であって、選択器（７０１、７０３及び７０
５）、記憶部７０２、逆追跡算出器７０４及びデ−タ変
換器７０６を含んで構成される。図１１を参照すれば、
逆追跡の長さがｔｂとすれば、記憶部７０２はそれぞれ
ｔｂ＋１段を有するシフトレジストの形態となる。記憶
部７０２はシステムクロックによりシフティング動作を
遂行する。ここで、記憶部７０２は一方向へシフトし、
それにより経路記憶装置の構造が簡単になる。反面、従
来のＲＡＭを含む経路記憶装置の記憶部は更に複雑な構
造を必要とする。
【００２２】スタ−トクロックに従い選択器７０１は、
記憶部７０２の出力とＡＣＳから印加される経路選択信
号の中の一つを選択し、選択された出力を記憶部７０２
に印加する。更に詳細に言えば、選択器７０１はシンボ
ルクロックがアクティブの場合には経路選択信号を選択
し、スタ−トクロックがアクティブでない場合には記憶
部７０２の出力を選択する。スタ−トクロック図１２
（Ｂ）はシンボルクロック図１２（Ｃ）パルス毎にそれ
に同期されアクティブされる。一方、システムクロック
図１２（Ａ）はシンボル期間毎にｔｂ回アクティブされ
る。
記憶部７０２の出力とＡＣＳから印加される経路選択信
号の中の一つを選択し、選択された出力を記憶部７０２
に印加する。更に詳細に言えば、選択器７０１はシンボ
ルクロックがアクティブの場合には経路選択信号を選択
し、スタ−トクロックがアクティブでない場合には記憶
部７０２の出力を選択する。スタ−トクロック図１２
（Ｂ）はシンボルクロック図１２（Ｃ）パルス毎にそれ
に同期されアクティブされる。一方、システムクロック
図１２（Ａ）はシンボル期間毎にｔｂ回アクティブされ
る。
【００２３】次の表５及び表６はシステムクロック及び
シンボルクロックによる記憶部７０２の動作を示す。こ
の例では、メモリが始めは７個のシンボル期間の間入力
信号を只記憶するが、８番目のシンボルから逆追跡動作
を遂行する。８番目のシンボルで、メモリの出力は格子
図で時点７での経路選択信号のPS(7) となる。この信号
は選択器７０３に印加され、次の逆追跡の位置を算出す
ると同時に選択器７０１を経由しメモリに帰還入力され
る。
シンボルクロックによる記憶部７０２の動作を示す。こ
の例では、メモリが始めは７個のシンボル期間の間入力
信号を只記憶するが、８番目のシンボルから逆追跡動作
を遂行する。８番目のシンボルで、メモリの出力は格子
図で時点７での経路選択信号のPS(7) となる。この信号
は選択器７０３に印加され、次の逆追跡の位置を算出す
ると同時に選択器７０１を経由しメモリに帰還入力され
る。
【００２４】
【表５】
【００２５】
【表６】
【００２６】表５及び表６で、ＰＳ(t) はＰＳ0(t)─Ｐ
Ｓ4(t)を表し、ｔは時点を表す。図１１に示したよう
に、記憶部７０２の出力は選択器７０１及び選択器７０
３に印加される。選択器７０３は選択器７０５の出力に
より記憶部７０２の出力の中の一つを選択する。選択器
７０５は最小状態番号ＭＳと逆追跡算出器７０４の中の
一つをシンボルクロックに従い選択する。言い換えれ
ば、選択器７０５はシンボルクロックがアクティブなら
ＡＣＳから提供される最小状態番号ＭＳを選択し、シン
ボルクロックがアクティブでなかったら逆追跡算出器７
０４の出力を選択する。従って、選択器７０５は追跡さ
れた現在の状態番号を出力し、選択器７０３は追跡され
た現在の状態番号に対応する経路選択信号を出力する。
逆追跡算出器７０４は選択器７０３、７０５の出力を入
力し、次のように逆追跡すべき状態番号を出力する。Ｎ
(t+1) ＝２K-2 ×PS(t) ＋「Ｎ(t) ／２」 …(1-5)但
し、Ｋはコンボリュ−ション体系の拘束長であり、Ｎ
(t) は追跡されている現在の状態番号であり、「Ｘ」は
Ｘより小さい最大整数を示すガウスシンボルである。こ
こで、逆追跡算出器７０４は組合ロジック回路（combin
ational logic circuit ）に具現され得る。次の表７は
図２乃至図４により説明されるコンボリュ−ション符号
体系に対する逆追跡算出器７０４の真理表である。
Ｓ4(t)を表し、ｔは時点を表す。図１１に示したよう
に、記憶部７０２の出力は選択器７０１及び選択器７０
３に印加される。選択器７０３は選択器７０５の出力に
より記憶部７０２の出力の中の一つを選択する。選択器
７０５は最小状態番号ＭＳと逆追跡算出器７０４の中の
一つをシンボルクロックに従い選択する。言い換えれ
ば、選択器７０５はシンボルクロックがアクティブなら
ＡＣＳから提供される最小状態番号ＭＳを選択し、シン
ボルクロックがアクティブでなかったら逆追跡算出器７
０４の出力を選択する。従って、選択器７０５は追跡さ
れた現在の状態番号を出力し、選択器７０３は追跡され
た現在の状態番号に対応する経路選択信号を出力する。
逆追跡算出器７０４は選択器７０３、７０５の出力を入
力し、次のように逆追跡すべき状態番号を出力する。Ｎ
(t+1) ＝２K-2 ×PS(t) ＋「Ｎ(t) ／２」 …(1-5)但
し、Ｋはコンボリュ−ション体系の拘束長であり、Ｎ
(t) は追跡されている現在の状態番号であり、「Ｘ」は
Ｘより小さい最大整数を示すガウスシンボルである。こ
こで、逆追跡算出器７０４は組合ロジック回路（combin
ational logic circuit ）に具現され得る。次の表７は
図２乃至図４により説明されるコンボリュ−ション符号
体系に対する逆追跡算出器７０４の真理表である。
【００２７】
【表７】
【００２８】デ−タ変換器７０６は逆追跡算出器７０４
の出力を操作し、シンボル周期毎に復号された情報シン
ボルを出力する。即ち、デ−タ変換器７０６は逆追跡算
出器７０４の出力を入力し、これをコンボリュ−ション
体系に基づき復号された情報シンボルに変換する。例え
ば、前記コンボリュ−ションコ−ディング体系で、逆追
跡算出器７０４の最後の出力の以前出力が、復号された
情報シンボルを算出するために使用され得る。即ち、以
前出力がＳ0 又はＳ1 の場合は復号された情報シンボル
が“０”となり、以前出力がＳ2 又はＳ3 の場合は復号
された情報シンボルが“１”となる。
の出力を操作し、シンボル周期毎に復号された情報シン
ボルを出力する。即ち、デ−タ変換器７０６は逆追跡算
出器７０４の出力を入力し、これをコンボリュ−ション
体系に基づき復号された情報シンボルに変換する。例え
ば、前記コンボリュ−ションコ−ディング体系で、逆追
跡算出器７０４の最後の出力の以前出力が、復号された
情報シンボルを算出するために使用され得る。即ち、以
前出力がＳ0 又はＳ1 の場合は復号された情報シンボル
が“０”となり、以前出力がＳ2 又はＳ3 の場合は復号
された情報シンボルが“１”となる。
【００２９】図１３は本発明による経路記憶装置の詳細
なブロック図であって、状態数が４の場合である。同図
において、選択器７０１は経路選択信号ＰＳ１〜ＰＳ４
をそれぞれ入力する四つのマルチプレクサ−７０１ａ〜
７０１ｄから構成される。マルチプレクサ−７０１ａ〜
７０１ｄは又シフトレジスト７０２ａ〜７０２ｄの出力
を各々入力し、シンボルクロックに従いこれらの中の一
つを選択する。シフトレジスト７０２ａ〜７０２ｄは図
１１の記憶部７０２を構成するものであり、システムク
ロックにより只一方向へのみシフトする。マルチプレク
サ−７０５ａ、７０５ｂは選択器７０５を構成する。
なブロック図であって、状態数が４の場合である。同図
において、選択器７０１は経路選択信号ＰＳ１〜ＰＳ４
をそれぞれ入力する四つのマルチプレクサ−７０１ａ〜
７０１ｄから構成される。マルチプレクサ−７０１ａ〜
７０１ｄは又シフトレジスト７０２ａ〜７０２ｄの出力
を各々入力し、シンボルクロックに従いこれらの中の一
つを選択する。シフトレジスト７０２ａ〜７０２ｄは図
１１の記憶部７０２を構成するものであり、システムク
ロックにより只一方向へのみシフトする。マルチプレク
サ−７０５ａ、７０５ｂは選択器７０５を構成する。
【００３０】
【発明の効果】前述のように、経路記憶装置は只一方向
へのみシフトする記憶部を含んで構造が簡単になる。即
ち、単方向シフトメモリは両方向シフトメモリに比べよ
り簡単な構造を有するが、これは後者がシフト方向を制
御するための複数のマルチプレクサ−を含むからであ
る。本発明による経路記憶装置は集積回路により具現さ
れ得る。又、逆追跡算出器及びデ−タ変換器をロジック
で具現すれば、経路記憶装置の動作が高速化され通信シ
ステム分野で広く使用され得る。
へのみシフトする記憶部を含んで構造が簡単になる。即
ち、単方向シフトメモリは両方向シフトメモリに比べよ
り簡単な構造を有するが、これは後者がシフト方向を制
御するための複数のマルチプレクサ−を含むからであ
る。本発明による経路記憶装置は集積回路により具現さ
れ得る。又、逆追跡算出器及びデ−タ変換器をロジック
で具現すれば、経路記憶装置の動作が高速化され通信シ
ステム分野で広く使用され得る。
【図１】従来のコンボリュ−ション符号器のブロック図
である。
である。
【図２】図１に示したコンボリュ−ション符号器に対応
するコンボリュ−ションコ−ディング体系を示す図であ
る。
するコンボリュ−ションコ−ディング体系を示す図であ
る。
【図３】図１に示したコンボリュ−ション符号器に対応
するコンボリュ−ションコ−ディング体系を示す図であ
る。
するコンボリュ−ションコ−ディング体系を示す図であ
る。
【図４】図１に示したコンボリュ−ション符号器に対応
するコンボリュ−ションコ−ディング体系を示す図であ
る。
するコンボリュ−ションコ−ディング体系を示す図であ
る。
【図５】典型的なビタビ復号器のブロック図である。
【図６】図５に示した枝路評価部の機能を説明するため
の格子図（trellis diagram ）である。
の格子図（trellis diagram ）である。
【図７】図５に示したＡＣＳ回路の機能を説明するため
の格子図である。
の格子図である。
【図８】経路逆追跡アルゴリズムを説明する格子図であ
る。
る。
【図９】経路逆追跡アルゴリズムを説明する格子図であ
る。
る。
【図１０】経路逆追跡アルゴリズムを説明する格子図で
ある。
ある。
【図１１】本発明による経路記憶装置のブロック図であ
る。
る。
【図１２】（Ａ）、（Ｂ）及び（Ｃ）はそれぞれシステ
ムクロック、スタ−トクロック及びシンボルクロックの
波形図である。
ムクロック、スタ−トクロック及びシンボルクロックの
波形図である。
【図１３】本発明による経路記憶装置の詳細なブロック
図である。
図である。
７０１ 選択器 ７０２ 記憶部 ７０３ 選択器 ７０４ 逆追跡算出器 ７０５ 選択器 ７０６ データ変換器
Claims (7)
- 【請求項１】経路選択信号及び最小状態番号をシンボル
周期毎に出力する加算比較選択部を含むビタビ復号器に
おいて、 経路選択信号と帰還信号の中の一つをシンボルクロック
により選択する第１選択手段と、 前記第１選択手段の出力を受信し、受信された出力をシ
ステムクロックに従い一方向へシフティングしその出力
を帰還信号として前記第１選択手段に印加する記憶手段
と、 現在状態番号により前記記憶手段の出力の中いずれか一
つを選択する第２選択手段と、 最小状態番号と次の状態番号の中一つをシンボルクロッ
クに従い選択し現在状態番号として出力する第３選択手
段と、 前記現在状態番号及び前記第２選択手段の出力を受信し
次の状態番号を出力する逆追跡算出手段と、 前記次の状態番号を加工し復号された情報シンボルをシ
ンボル周期毎に出力するデ−タ変換手段を具備すること
を特徴とするビタビ復号器の経路記憶装置。 - 【請求項２】経路逆追跡の長さをｔｂとする際、前記記
憶手段はそれぞれｔｂ＋１段を有する複数のシフトレジ
ストを具備することを特徴とする請求項１記載のビタビ
復号器の経路記憶装置。 - 【請求項３】前記第１選択手段は複数のマルチプレクサ
−を具備することを特徴とする請求項１記載のビタビ復
号器の経路記憶装置。 - 【請求項４】前記第３選択手段は複数のマルチプレクサ
−を具備することを特徴とする請求項１記載のビタビ復
号器の経路記憶装置。 - 【請求項５】前記デ−タ変換手段は組合ロジック回路で
具現されることを特徴とする請求項１記載のビタビ復号
器の経路記憶装置。 - 【請求項６】前記スタ−トクロックはシンボルクロック
毎にそれに同期されアクティブされることを特徴とする
請求項１記載のビタビ復号器の経路記憶装置。 - 【請求項７】ｔｂを逆追跡の長さとする時、前記システ
ムクロックはシンボル毎にｔｂ回アクティブされること
を特徴とする請求項１記載のビタビ復号器の経路記憶装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015795A KR940010435B1 (ko) | 1992-08-31 | 1992-08-31 | 비터비 복호기의 경로기억장치 |
| KR1992-15795 | 1992-08-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722967A true JPH0722967A (ja) | 1995-01-24 |
Family
ID=19338827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215941A Pending JPH0722967A (ja) | 1992-08-31 | 1993-08-31 | ビタビ復号器の経路記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5446746A (ja) |
| JP (1) | JPH0722967A (ja) |
| KR (1) | KR940010435B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006964A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 격자복호기의 역추적장치 |
| US5949820A (en) * | 1996-08-01 | 1999-09-07 | Nec Electronics Inc. | Method for optimizing an equalization and receive filter |
| US5808573A (en) * | 1996-08-01 | 1998-09-15 | Nec Electronics Incorporated | Methods and structure for sampled-data timing recovery with reduced complexity and latency |
| US5751734A (en) * | 1996-11-04 | 1998-05-12 | Samsung Electronics Co., Ltd. | Decoding method and apparatus using trace deletion for Viterbi algorithm |
| US5914989A (en) * | 1997-02-19 | 1999-06-22 | Nec Electronics, Inc. | PRML system with reduced complexity maximum likelihood detector |
| JP3343201B2 (ja) * | 1997-06-12 | 2002-11-11 | 株式会社日立製作所 | 復号回路および情報処理装置 |
| US6094739A (en) * | 1997-09-24 | 2000-07-25 | Lucent Technologies, Inc. | Trellis decoder for real-time video rate decoding and de-interleaving |
| US6477680B2 (en) * | 1998-06-26 | 2002-11-05 | Agere Systems Inc. | Area-efficient convolutional decoder |
| KR100306880B1 (ko) * | 1998-10-29 | 2001-11-05 | 박종섭 | 한 개의 메모리를 이용한 비터비 디코딩 장치 및 그 방법 |
| US7225393B2 (en) * | 1999-10-01 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| US6654929B1 (en) * | 1999-10-01 | 2003-11-25 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| EP1158683A1 (de) * | 2000-05-24 | 2001-11-28 | Infineon Technologies AG | Vorrichtung und Verfahren zum Durchführen eines Viterbi-Algorithmus |
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| US7167531B2 (en) * | 2001-09-17 | 2007-01-23 | Digeo, Inc. | System and method for shared decoding using a data replay scheme |
| US7161994B2 (en) * | 2001-09-17 | 2007-01-09 | Digeo, Inc. | System and method for shared decoding |
| AU2002357739A1 (en) * | 2001-11-16 | 2003-06-10 | Morpho Technologies | Viterbi convolutional coding method and apparatus |
| US7522678B2 (en) * | 2002-04-18 | 2009-04-21 | Infineon Technologies Ag | Method and apparatus for a data-dependent noise predictive viterbi |
| US7213196B2 (en) * | 2003-02-04 | 2007-05-01 | International Business Machines Corporation | Method and system for indexing a decoder |
| JP2005045727A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | ビタビ復号器 |
| DE102004038754A1 (de) * | 2004-08-09 | 2006-02-23 | Micronas Gmbh | Decoder und Verfahren zum Durchführen eines Viterbi-Algorithmus |
| US7275204B2 (en) * | 2004-09-30 | 2007-09-25 | Marvell International Ltd. | Distributed ring control circuits for Viterbi traceback |
| US20070230606A1 (en) * | 2006-03-31 | 2007-10-04 | Anders Mark A | Viterbi traceback |
| KR20080012434A (ko) * | 2006-08-03 | 2008-02-12 | 삼성전자주식회사 | 입력 메시지의 특성을 고려한 복호 장치 및 방법 |
| KR102039062B1 (ko) * | 2013-02-14 | 2019-10-31 | 한국전자통신연구원 | Ｍａｐ 디코딩 장치 및 방법 |
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|---|---|---|---|---|
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| US4583078A (en) * | 1984-11-13 | 1986-04-15 | Communications Satellite Corporation | Serial Viterbi decoder |
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| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
| US4748626A (en) * | 1987-01-28 | 1988-05-31 | Racal Data Communications Inc. | Viterbi decoder with reduced number of data move operations |
| FR2664111A1 (fr) * | 1990-06-28 | 1992-01-03 | Alcatel Transmission | Circuit de decodage de codes convolutionnels pour l'execution de l'etape de stockage et d'exploration inverse des chemins survivants d'un algorithme de viterbi. |
| US5220570A (en) * | 1990-11-30 | 1993-06-15 | The Board Of Trustees Of The Leland Stanford Junior University | Programmable viterbi signal processor |
-
1992
- 1992-08-31 KR KR1019920015795A patent/KR940010435B1/ko not_active IP Right Cessation
-
1993
- 1993-08-27 US US08/112,282 patent/US5446746A/en not_active Expired - Lifetime
- 1993-08-31 JP JP5215941A patent/JPH0722967A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5446746A (en) | 1995-08-29 |
| KR940004982A (ko) | 1994-03-16 |
| KR940010435B1 (ko) | 1994-10-22 |
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