JPH1032498A - 可変レートビタビ復号器 - Google Patents
可変レートビタビ復号器Info
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- JPH1032498A JPH1032498A JP9069994A JP6999497A JPH1032498A JP H1032498 A JPH1032498 A JP H1032498A JP 9069994 A JP9069994 A JP 9069994A JP 6999497 A JP6999497 A JP 6999497A JP H1032498 A JPH1032498 A JP H1032498A
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- memory
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 20
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/0067—Rate matching
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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Abstract
(57)【要約】
【課題】 コードレートにより逆パンチュリング及びビ
タビ復号化を遂行する可変レートビタビ復号器を提供す
る。 【解決手段】 制御信号発生部２００と、メモリ制御部
２１０と、メモリ２２０と、逆パンチュリング部２３０
と、ビタビデコーディング部２４０とで構成され、制御
信号発生部２００はコードレートとサンプリングクロッ
クに応じて制御信号を発生し、メモリ制御部２１０は有
効なデータであることを知らせる信号を入力され、入力
クロックとサンプリングクロック及び制御信号により書
き込み信号及び読み取り信号を出力し、メモリ２２０は
書き込み信号に応じてデータを貯蔵し、読み取り信号に
応じてデータを読み取って出力し、逆パンチュリング部
２３０はサンプリングクロックと制御信号に応じて逆パ
ンチュリングを遂行し、ビタビデコーディング部２４０
はサンプリングクロックと制御信号に応じて逆パンチュ
リングされたデータのビタビ復号化を遂行する。
タビ復号化を遂行する可変レートビタビ復号器を提供す
る。 【解決手段】 制御信号発生部２００と、メモリ制御部
２１０と、メモリ２２０と、逆パンチュリング部２３０
と、ビタビデコーディング部２４０とで構成され、制御
信号発生部２００はコードレートとサンプリングクロッ
クに応じて制御信号を発生し、メモリ制御部２１０は有
効なデータであることを知らせる信号を入力され、入力
クロックとサンプリングクロック及び制御信号により書
き込み信号及び読み取り信号を出力し、メモリ２２０は
書き込み信号に応じてデータを貯蔵し、読み取り信号に
応じてデータを読み取って出力し、逆パンチュリング部
２３０はサンプリングクロックと制御信号に応じて逆パ
ンチュリングを遂行し、ビタビデコーディング部２４０
はサンプリングクロックと制御信号に応じて逆パンチュ
リングされたデータのビタビ復号化を遂行する。
Description
【０００１】
【発明の属する技術分野】本発明は可変レートビタビ
（Ｖｉｔｅｒｂｉ）デコーダに関するものであり、より
詳細には送信側で畳み込み符号化が遂行された後、さら
に各コードレートによるパンチュリング(パンクチュリ
ング：ｐｕｎｃｔｕｒｉｎｇ)パターンに応じてパンチ
ュリングコーディングが遂行されて伝送された場合に、
受信側でその伝送されたデータを各コードレートに合う
ように逆パンチュリング（デパンクチュリング：ｄｅｐ
ｕｎｃｔｕｒｉｎｇ)した後、ビタビ復号化を遂行する
可変レートビタビデコーダに関するものである。
（Ｖｉｔｅｒｂｉ）デコーダに関するものであり、より
詳細には送信側で畳み込み符号化が遂行された後、さら
に各コードレートによるパンチュリング(パンクチュリ
ング：ｐｕｎｃｔｕｒｉｎｇ)パターンに応じてパンチ
ュリングコーディングが遂行されて伝送された場合に、
受信側でその伝送されたデータを各コードレートに合う
ように逆パンチュリング（デパンクチュリング：ｄｅｐ
ｕｎｃｔｕｒｉｎｇ)した後、ビタビ復号化を遂行する
可変レートビタビデコーダに関するものである。
【０００２】
【従来の技術】一般に、ディジタルデータが通信システ
ムにおいてチャネルを通して伝送されたりコンピュータ
システムにおいて貯蔵（記憶）媒体に記録されたりする
場合、チャネルまたは貯蔵媒体が様々な種類の雑音、歪
曲（歪み）及び干渉により影響されるために、チャネル
または貯蔵媒体の出力データが入力データと異なるよう
になることがある。従って、通信と貯蔵システムで処理
された多量のデータに対してエラーを制御する必要性が
ある。このような要求を充足させるためのものでエラー
制御コーディング（ＥＣＣ：Error Control Coding)
技術があるが、エラー制御コーディング技術に関連する
著書としてはMAN-YOUNG LEEによる“Error-Correcting
Coding Theory”(MaGraw-Hill Publishing compan
y)とSHU LIN及びDANIEL J. COSTELLO, JR.の“Error
control Coding Fundamentalsand Application”
(Prentice-Hall, Inc）などがあり、またエラー制御コ
ーディングに関連する米国特許としては第５，００３，
５４０号、第５，１１５，４３６号、第５，１４４，３
０４号、第５，３９６，２３９号などがある。このよう
なエラー制御コーディングはデータを伝送したり貯蔵し
たりする間に発生するエラーに対してディジタル情報を
保護することと関連する。
ムにおいてチャネルを通して伝送されたりコンピュータ
システムにおいて貯蔵（記憶）媒体に記録されたりする
場合、チャネルまたは貯蔵媒体が様々な種類の雑音、歪
曲（歪み）及び干渉により影響されるために、チャネル
または貯蔵媒体の出力データが入力データと異なるよう
になることがある。従って、通信と貯蔵システムで処理
された多量のデータに対してエラーを制御する必要性が
ある。このような要求を充足させるためのものでエラー
制御コーディング（ＥＣＣ：Error Control Coding)
技術があるが、エラー制御コーディング技術に関連する
著書としてはMAN-YOUNG LEEによる“Error-Correcting
Coding Theory”(MaGraw-Hill Publishing compan
y)とSHU LIN及びDANIEL J. COSTELLO, JR.の“Error
control Coding Fundamentalsand Application”
(Prentice-Hall, Inc）などがあり、またエラー制御コ
ーディングに関連する米国特許としては第５，００３，
５４０号、第５，１１５，４３６号、第５，１４４，３
０４号、第５，３９６，２３９号などがある。このよう
なエラー制御コーディングはデータを伝送したり貯蔵し
たりする間に発生するエラーに対してディジタル情報を
保護することと関連する。
【０００３】エラーを訂正するためのチャネルコーディ
ング方式は、ブロックコーディング方式とノンブロック
コーディング方式とに大別されるが、ブロックコーディ
ングには公知のＢＣＨ(Bose-Chaudhuri-Hocquenghen)コ
ーディングがあり、またその範疇にはリードソロモン(R
eed-Solomon)コーディングが含まれ、一方ノンブロック
コーディングには畳み込み(convolution)コーディング
がある。
ング方式は、ブロックコーディング方式とノンブロック
コーディング方式とに大別されるが、ブロックコーディ
ングには公知のＢＣＨ(Bose-Chaudhuri-Hocquenghen)コ
ーディングがあり、またその範疇にはリードソロモン(R
eed-Solomon)コーディングが含まれ、一方ノンブロック
コーディングには畳み込み(convolution)コーディング
がある。
【０００４】前記ブロックコーディング方式は、連続す
るデータストリームを一定の長さのデータブロックであ
るコードワードやフレームで構成して送信し、それを受
信機で復号化することであり、ｋビットの入力データが
ｎビットのコードワードやフレームに符号化された時、
このコーディング方式のコードレートをｋ／ｎで示す。
るデータストリームを一定の長さのデータブロックであ
るコードワードやフレームで構成して送信し、それを受
信機で復号化することであり、ｋビットの入力データが
ｎビットのコードワードやフレームに符号化された時、
このコーディング方式のコードレートをｋ／ｎで示す。
【０００５】一方、前記ノンブロックコーディング方式
の畳み込みコーディングに関連する技術は米国特許４，
８０９，２７７号に開示されている。このような畳み込
みコーディングは、入力される連続データストリームを
より速いビットレートのデータストリームに符号化して
出力させるもので、前記ブロックコーディング方式のよ
うにコードレートがｋ／ｎとなるが、符号化されたコー
ドワードやフレームが一定の長さのデータブロックで構
成されることではない。そして、畳み込みデコーディン
グは、畳み込みコーディング方式により符号化されたコ
ードワードシーケンスを復号化して、符号化される前の
ビットシーケンス、すなわちメッセージビットシーケン
スを再生させるもので、畳み込みコーディングされたデ
ータをデコーディングする方式において１９６７年にビ
タビが発表した、いわゆるビタビアルゴリズムに基づく
最大尤度（近似値）復号化アルゴリズム(maximum likel
ihood decoding algorithm)が理論的に最も効率的な方
式である。
の畳み込みコーディングに関連する技術は米国特許４，
８０９，２７７号に開示されている。このような畳み込
みコーディングは、入力される連続データストリームを
より速いビットレートのデータストリームに符号化して
出力させるもので、前記ブロックコーディング方式のよ
うにコードレートがｋ／ｎとなるが、符号化されたコー
ドワードやフレームが一定の長さのデータブロックで構
成されることではない。そして、畳み込みデコーディン
グは、畳み込みコーディング方式により符号化されたコ
ードワードシーケンスを復号化して、符号化される前の
ビットシーケンス、すなわちメッセージビットシーケン
スを再生させるもので、畳み込みコーディングされたデ
ータをデコーディングする方式において１９６７年にビ
タビが発表した、いわゆるビタビアルゴリズムに基づく
最大尤度（近似値）復号化アルゴリズム(maximum likel
ihood decoding algorithm)が理論的に最も効率的な方
式である。
【０００６】ビタビ復号化に関連する技術は米国特許第
４，６０６，０２７号、第５，１６２，７９７号、第
５，５０９，０２０号に開示されている。このようなビ
タビ復号化アルゴリズムはある時点で相異なる経路（パ
ス）を有する２つの経路が交差するときに、この２つの
経路に対する経路長さを比較して経路長さの短い、すな
わちエラー発生確率が低い１つの経路のみを選択し、こ
の中で経路長さが長いものは経路メモリから削除する。
この際に、残りの経路を生存（生き残り）経路(survivi
ng path)といい、このような生存経路の決定は時点毎
に遂行されるが、この度に経路長さが長いものを削除さ
せることにより復号化の複雑性を避け、記憶容量の増加
を防止できる。
４，６０６，０２７号、第５，１６２，７９７号、第
５，５０９，０２０号に開示されている。このようなビ
タビ復号化アルゴリズムはある時点で相異なる経路（パ
ス）を有する２つの経路が交差するときに、この２つの
経路に対する経路長さを比較して経路長さの短い、すな
わちエラー発生確率が低い１つの経路のみを選択し、こ
の中で経路長さが長いものは経路メモリから削除する。
この際に、残りの経路を生存（生き残り）経路(survivi
ng path)といい、このような生存経路の決定は時点毎
に遂行されるが、この度に経路長さが長いものを削除さ
せることにより復号化の複雑性を避け、記憶容量の増加
を防止できる。
【０００７】一方、ディジタル衛星放送では、より高い
伝送率を得るためにチャネルデータをパンチュリングす
る技法を用いている。これは既存の伝送率より２０％以
上も高い伝送率が得られるために、最近に各種のディジ
タル伝送システムにおいて多用されている。
伝送率を得るためにチャネルデータをパンチュリングす
る技法を用いている。これは既存の伝送率より２０％以
上も高い伝送率が得られるために、最近に各種のディジ
タル伝送システムにおいて多用されている。
【０００８】パンチュリングコーディングに関連する技
術は米国特許第５，４３８，５９０号に開示されてい
る。このようなパンチュリングコーディングは、伝送に
先立って１／２レートで符号化されたデータストリーム
から所定のコードワードを削除するもので、これはフォ
ワードエラー訂正（ＦＥＣ：Forward Error Correcti
on)システムのコードレートを高める。ここで、“コー
ドレート”とは情報ビットレートと伝送されたコードワ
ードのレートとの比率を示す。受信側で削除されたコー
ドワードは１／２レートデコーダに入力される前に“ヌ
ル”シンボルまたは“消された(erased)”シンボルに代
替される。
術は米国特許第５，４３８，５９０号に開示されてい
る。このようなパンチュリングコーディングは、伝送に
先立って１／２レートで符号化されたデータストリーム
から所定のコードワードを削除するもので、これはフォ
ワードエラー訂正（ＦＥＣ：Forward Error Correcti
on)システムのコードレートを高める。ここで、“コー
ドレート”とは情報ビットレートと伝送されたコードワ
ードのレートとの比率を示す。受信側で削除されたコー
ドワードは１／２レートデコーダに入力される前に“ヌ
ル”シンボルまたは“消された(erased)”シンボルに代
替される。
【０００９】３／４レートパンチュリングコーディング
技法を用いたシステムの構成ブロックを示す図１は、３
／４レートパンチュリングコーディング過程をも説明し
ている。図１を参照すると、そのシステムは１／２レー
ト畳み込みエンコーダ１０、３／４レートパンチュリン
グブロック２０、“ヌル”シンボル挿入ブロック３０及
び１／２レートビタビデコーダ４０で構成されている。
ここでは、ＱＰＳＫ(Quadrature Phase Shift Keyin
g)変調を使用する伝送チャネルでの動作を仮定する。各
伝送シンボルはＱＰＳＫシステム内においてコードワー
ドを２つずつ伝送する。
技法を用いたシステムの構成ブロックを示す図１は、３
／４レートパンチュリングコーディング過程をも説明し
ている。図１を参照すると、そのシステムは１／２レー
ト畳み込みエンコーダ１０、３／４レートパンチュリン
グブロック２０、“ヌル”シンボル挿入ブロック３０及
び１／２レートビタビデコーダ４０で構成されている。
ここでは、ＱＰＳＫ(Quadrature Phase Shift Keyin
g)変調を使用する伝送チャネルでの動作を仮定する。各
伝送シンボルはＱＰＳＫシステム内においてコードワー
ドを２つずつ伝送する。
【００１０】各情報ビット（Ａ）が１／２レート畳み込
みエンコーダ１０に入力されると、１つのシンボルを発
生させ、この際に各シンボルは２つのコードワードC0
(n),C1(n)を有する。前記１／２レート畳み込みエンコ
ーダ１０から出力された、符号化されたデータ（Ｂ）は
３／４レートパンチュリングブロック２０に入力されパ
ンチュリングパターンに応じて所定のコードワードが削
除（パンクチャド：ｐｕｎｃｔｕｒｅｄ）される。すな
わち、コードワードC0(2),C1(3)はパンチュリングさ
れ、ＱＰＳＫチャネルを効率的に使用するためにコード
ワードC0(1),C1(1)及びコードワードC0(3),C1(2)がそれ
ぞれ１つのＱＰＳＫシンボルとして伝送される（Ｃ）。
結果として、３つの情報ビットがそれぞれ２つのコード
ワードに分けられて合計で６つのコードワードが生成し
た後、パンチュリングパターンに応じて２つのコードワ
ードが削除されて最終的に４つのコードワードのみが伝
送されるために３／４レートとなる。
みエンコーダ１０に入力されると、１つのシンボルを発
生させ、この際に各シンボルは２つのコードワードC0
(n),C1(n)を有する。前記１／２レート畳み込みエンコ
ーダ１０から出力された、符号化されたデータ（Ｂ）は
３／４レートパンチュリングブロック２０に入力されパ
ンチュリングパターンに応じて所定のコードワードが削
除（パンクチャド：ｐｕｎｃｔｕｒｅｄ）される。すな
わち、コードワードC0(2),C1(3)はパンチュリングさ
れ、ＱＰＳＫチャネルを効率的に使用するためにコード
ワードC0(1),C1(1)及びコードワードC0(3),C1(2)がそれ
ぞれ１つのＱＰＳＫシンボルとして伝送される（Ｃ）。
結果として、３つの情報ビットがそれぞれ２つのコード
ワードに分けられて合計で６つのコードワードが生成し
た後、パンチュリングパターンに応じて２つのコードワ
ードが削除されて最終的に４つのコードワードのみが伝
送されるために３／４レートとなる。
【００１１】伝送されたシンボルが受信端の“ヌル”シ
ンボル挿入ブロック３０に入力されると、パンチュリン
グされる前のコードワード状態に戻るために送信端の３
／４レートパンチュリングブロック２０から削除された
コードワードの代わりに“ヌル”または“消された”コ
ードワードを挿入する（Ｄ）。
ンボル挿入ブロック３０に入力されると、パンチュリン
グされる前のコードワード状態に戻るために送信端の３
／４レートパンチュリングブロック２０から削除された
コードワードの代わりに“ヌル”または“消された”コ
ードワードを挿入する（Ｄ）。
【００１２】“ヌル”シンボル挿入ブロック３０から出
力されたデータは、１／２レートビタビデコーダ４０に
入力されてビタビ復号化が遂行される（Ｅ）。つまり、
１／２レートビタビデコーダ４０でビタビ復号化が遂行
された後に出力されるデータは送信端の１／２レート畳
み込みエンコーダ１０に入力される前の状態である元の
情報ビット（Ａ）に戻る。
力されたデータは、１／２レートビタビデコーダ４０に
入力されてビタビ復号化が遂行される（Ｅ）。つまり、
１／２レートビタビデコーダ４０でビタビ復号化が遂行
された後に出力されるデータは送信端の１／２レート畳
み込みエンコーダ１０に入力される前の状態である元の
情報ビット（Ａ）に戻る。
【００１３】次いで、コードレートによるシンボルのパ
ンチュリングパターンは次の表１に示した通りであり、
“０”は削除されたコードワードを示す。コードレート
の分子は情報ビットの数に該当し、コードレートの分母
は伝送されるコードワードの数に該当する。例えばコー
ドレートが１／２の場合には１つの情報ビットが２つの
コードワードに分けられて伝送され、コードレートが７
／８の場合には７つの情報ビットが８つのコードワード
に分けられて伝送される。表１に示したコードレートの
中で１／２、２／３、３／４、５／６及び７／８レート
はヨーロッパのディジタルビデオ放送（ＤＶＢ：Digita
l Video Broadcasting)規格で用いられるものであ
る。
ンチュリングパターンは次の表１に示した通りであり、
“０”は削除されたコードワードを示す。コードレート
の分子は情報ビットの数に該当し、コードレートの分母
は伝送されるコードワードの数に該当する。例えばコー
ドレートが１／２の場合には１つの情報ビットが２つの
コードワードに分けられて伝送され、コードレートが７
／８の場合には７つの情報ビットが８つのコードワード
に分けられて伝送される。表１に示したコードレートの
中で１／２、２／３、３／４、５／６及び７／８レート
はヨーロッパのディジタルビデオ放送（ＤＶＢ：Digita
l Video Broadcasting)規格で用いられるものであ
る。
【００１４】
【表１】
【００１５】図２に示す従来の技術に対する構成ブロッ
ク図を参照すると、従来の可変レートビタビ復号器はク
ロック信号発生器１００、メモリ制御部１１０、メモリ
１２０、逆パンチュリング部１３０及びビタビデコーデ
ィング部１４０で構成されている。ここで、前記クロッ
ク信号発生部１００が位相同期ループ（ＰＬＬ：Phase
Locked Loop)回路で具現された、従来の可変レート
ビタビ復号器としてはクァルコム(Qualcomm)社のＱ１４
０１とＬＳＩロジック社のＬ６４７０５を例に挙げるこ
とができる。
ク図を参照すると、従来の可変レートビタビ復号器はク
ロック信号発生器１００、メモリ制御部１１０、メモリ
１２０、逆パンチュリング部１３０及びビタビデコーデ
ィング部１４０で構成されている。ここで、前記クロッ
ク信号発生部１００が位相同期ループ（ＰＬＬ：Phase
Locked Loop)回路で具現された、従来の可変レート
ビタビ復号器としてはクァルコム(Qualcomm)社のＱ１４
０１とＬＳＩロジック社のＬ６４７０５を例に挙げるこ
とができる。
【００１６】従来の可変レートビタビ復号器の動作を見
ると、クロック信号発生部１００に該当する位相同期ル
ープ（ＰＬＬ）回路はＱＰＳＫ復調器（図示せず）から
の入力クロック（ICLK）に応じて出力クロック（OCLK）
を発生する。この際に入力クロック（ICLK）と出力クロ
ック（OCLK）が相異なる理由は、入力クロック（ICLK）
はチャネルを通して伝送されたコードワードのためのク
ロックであり、出力クロック（OCLK）は送信端で符号化
される前の情報ビットに戻すためのクロックであるため
である。
ると、クロック信号発生部１００に該当する位相同期ル
ープ（ＰＬＬ）回路はＱＰＳＫ復調器（図示せず）から
の入力クロック（ICLK）に応じて出力クロック（OCLK）
を発生する。この際に入力クロック（ICLK）と出力クロ
ック（OCLK）が相異なる理由は、入力クロック（ICLK）
はチャネルを通して伝送されたコードワードのためのク
ロックであり、出力クロック（OCLK）は送信端で符号化
される前の情報ビットに戻すためのクロックであるため
である。
【００１７】メモリ制御部１１０では有効なデータであ
ることを知らせる信号(DVALID_IN)が入力され、ＱＰＳ
Ｋ復調器からの入力クロック（ICLK）に応じて書き込み
（ライト）信号を出力し、前記クロック信号発生部１０
０からの出力クロック（OCLK）に応じて読み取り（リー
ド）信号を出力する。メモリ１２０では前記メモリ制御
部１１０からの書き込み信号に応じてデータＲ0，Ｒ1を
貯蔵し、前記メモリ制御部１１０からの読み取り信号に
応じてデータを読み取って出力する。
ることを知らせる信号(DVALID_IN)が入力され、ＱＰＳ
Ｋ復調器からの入力クロック（ICLK）に応じて書き込み
（ライト）信号を出力し、前記クロック信号発生部１０
０からの出力クロック（OCLK）に応じて読み取り（リー
ド）信号を出力する。メモリ１２０では前記メモリ制御
部１１０からの書き込み信号に応じてデータＲ0，Ｒ1を
貯蔵し、前記メモリ制御部１１０からの読み取り信号に
応じてデータを読み取って出力する。
【００１８】逆パンチュリング部１３０では前記クロッ
ク信号発生部１００からの出力信号（OCLK）に応じてパ
ンチュリング符号化されて伝送されたデータを前記メモ
リ１２０から入力されて逆パンチュリングを遂行する。
ビタビデコーディング部１４０では前記クロック信号発
生部１００からの出力信号（OCLK）に応じて前記逆パン
チュリング部１３０から逆パンチュリングされたデータ
が入力されビタビ復号化を遂行する。
ク信号発生部１００からの出力信号（OCLK）に応じてパ
ンチュリング符号化されて伝送されたデータを前記メモ
リ１２０から入力されて逆パンチュリングを遂行する。
ビタビデコーディング部１４０では前記クロック信号発
生部１００からの出力信号（OCLK）に応じて前記逆パン
チュリング部１３０から逆パンチュリングされたデータ
が入力されビタビ復号化を遂行する。
【００１９】
【発明が解決しようとする課題】前述した従来の可変レ
ートビタビレコードは、メモリに入力されるデータとメ
モリから出力されるデータの同期を合わせるために、ク
ロックを発生するクロック信号発生部が位相同期ループ
（ＰＬＬ）で具現されているために、ハードウェアの面
積が大きくなり、製作コストが高まるだけでなく、アナ
ログ特性により影響されるという問題点があった。
ートビタビレコードは、メモリに入力されるデータとメ
モリから出力されるデータの同期を合わせるために、ク
ロックを発生するクロック信号発生部が位相同期ループ
（ＰＬＬ）で具現されているために、ハードウェアの面
積が大きくなり、製作コストが高まるだけでなく、アナ
ログ特性により影響されるという問題点があった。
【００２０】本発明は以上のような従来技術の問題点を
解決するためのものであり、本発明の技術的課題は、送
信側で畳み込み符号化が遂行された後、さらに各コード
レートによるパンチュリングパターンに応じてパンチュ
リングコーディングが遂行されてチャネルを通して伝送
された場合に、受信側でその伝送されたデータを各コー
ドレートに合うように逆パンチュリングした後、ビタビ
復号化を遂行することにおいて、コードレートとサンプ
リングクロックを利用して、発生した制御信号に応じて
データを逆パンチュリングしてビタビ復号化を遂行す
る、可変レートビタビデコーダを提供することにある。
解決するためのものであり、本発明の技術的課題は、送
信側で畳み込み符号化が遂行された後、さらに各コード
レートによるパンチュリングパターンに応じてパンチュ
リングコーディングが遂行されてチャネルを通して伝送
された場合に、受信側でその伝送されたデータを各コー
ドレートに合うように逆パンチュリングした後、ビタビ
復号化を遂行することにおいて、コードレートとサンプ
リングクロックを利用して、発生した制御信号に応じて
データを逆パンチュリングしてビタビ復号化を遂行す
る、可変レートビタビデコーダを提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するため
の本発明の可変レートビタビデコーダは、サンプリング
クロックとコードレートに応じて制御信号を発生する制
御信号発生部と、有効なデータであることを知らせる信
号が入力され、入力クロックとサンプリングクロック及
び前記制御信号に応じて書き込み信号及び読み取り信号
を出力するメモリ制御部と、前記メモリ制御部からの書
き込み信号に応じてデータを貯蔵し、前記メモリ制御部
からの読み取り信号に応じてデータを読み取って出力す
るメモリと、サンプリングクロックと前記制御信号発生
部からの制御信号に応じてパンチュリング符号化された
データを前記メモリから入力されて逆パンチュリングを
遂行する逆パンチュリング部と、サンプリングクロック
と前記制御信号発生部からの制御信号に応じて前記逆パ
ンチュリング部からの逆パンチュリングされたデータが
入力されビタビ復号化を遂行するビタビデコーディング
とで構成されることを特徴とする。
の本発明の可変レートビタビデコーダは、サンプリング
クロックとコードレートに応じて制御信号を発生する制
御信号発生部と、有効なデータであることを知らせる信
号が入力され、入力クロックとサンプリングクロック及
び前記制御信号に応じて書き込み信号及び読み取り信号
を出力するメモリ制御部と、前記メモリ制御部からの書
き込み信号に応じてデータを貯蔵し、前記メモリ制御部
からの読み取り信号に応じてデータを読み取って出力す
るメモリと、サンプリングクロックと前記制御信号発生
部からの制御信号に応じてパンチュリング符号化された
データを前記メモリから入力されて逆パンチュリングを
遂行する逆パンチュリング部と、サンプリングクロック
と前記制御信号発生部からの制御信号に応じて前記逆パ
ンチュリング部からの逆パンチュリングされたデータが
入力されビタビ復号化を遂行するビタビデコーディング
とで構成されることを特徴とする。
【００２２】
【作用】前記のように構成された本発明によると、サン
プリングクロックとコードレートを利用して制御信号を
発生する機能ブロックを備えて逆パンチュリング及びビ
タビ復号化を効率的に遂行することにより、ハードウェ
アの面積を減少させ、アナログの影響を取り除くだけで
なく製作コストも低下させることができる。
プリングクロックとコードレートを利用して制御信号を
発生する機能ブロックを備えて逆パンチュリング及びビ
タビ復号化を効率的に遂行することにより、ハードウェ
アの面積を減少させ、アナログの影響を取り除くだけで
なく製作コストも低下させることができる。
【００２３】以上のような本発明の目的と他の特徴及び
利点等は次に参照する本発明のいくつかの好適な実施例
に対する以下の説明から明確になるであろう。
利点等は次に参照する本発明のいくつかの好適な実施例
に対する以下の説明から明確になるであろう。
【００２４】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。
て詳細に説明する。
【００２５】図３は本発明による可変レートビタビデコ
ーダの構成を示すブロック図であって、本発明がヨーロ
ッパディジタルビデオ放送（ＤＶＢ）規格に従う場合、
コードレートが５つ（１／２、２／３、３／４、５／
６、７／８）なので、これを全部満足させるように設計
したものである。
ーダの構成を示すブロック図であって、本発明がヨーロ
ッパディジタルビデオ放送（ＤＶＢ）規格に従う場合、
コードレートが５つ（１／２、２／３、３／４、５／
６、７／８）なので、これを全部満足させるように設計
したものである。
【００２６】本発明の可変レートビタビデコーダは、制
御信号発生部２００、メモリ制御部２１０、メモリ２２
０、逆パンチュリング部２３０及びビタビデコーディン
グ部２４０で構成されている。ここで、前記制御信号発
生部２００は臨界（ｔｈｒｅｓｈｏｌｄ）値設定部２０
２、カウンタ２０４及びイネーブル信号生成部２０６か
らなる。また、前記メモリ２２０は入出力データの緩衝
（バッファ）のために先入れ先出し（ＦＩＦＯ：First
In First Out)方式のランダムアクセスメモリで具
現できる。
御信号発生部２００、メモリ制御部２１０、メモリ２２
０、逆パンチュリング部２３０及びビタビデコーディン
グ部２４０で構成されている。ここで、前記制御信号発
生部２００は臨界（ｔｈｒｅｓｈｏｌｄ）値設定部２０
２、カウンタ２０４及びイネーブル信号生成部２０６か
らなる。また、前記メモリ２２０は入出力データの緩衝
（バッファ）のために先入れ先出し（ＦＩＦＯ：First
In First Out)方式のランダムアクセスメモリで具
現できる。
【００２７】次いで、前記のように構成される本発明の
実施例に対する動作及び効果を見ると次の通りである。
実施例に対する動作及び効果を見ると次の通りである。
【００２８】図４Ａはサンプリングクロックの波形図を
示し、図４Ｂは各コードレート（２／３、３／４、５／
６、７／８）によるクロックカウント信号の波形図を示
し、図４Ｃは各コードレート（２／３、３／４、５／
６、７／８）によるイネーブル信号の波形図を示す。図
４では表１に示す種々のコードレートの中でヨーロッパ
ディジタル放送（ＤＶＢ）規格に適用されるコードレー
トによる波形図のみを示した。本発明では復号化時に使
用できるクロック、すなわち入力クロック（ICLK）に該
当するシンボルクロック（ICLK）と受信端に入力された
アナログ信号をディジタル信号に変換するために用いら
れるサンプリングクロック（２×ICLK）がある。このサ
ンプリングクロックは図４Ａに示す通りである。
示し、図４Ｂは各コードレート（２／３、３／４、５／
６、７／８）によるクロックカウント信号の波形図を示
し、図４Ｃは各コードレート（２／３、３／４、５／
６、７／８）によるイネーブル信号の波形図を示す。図
４では表１に示す種々のコードレートの中でヨーロッパ
ディジタル放送（ＤＶＢ）規格に適用されるコードレー
トによる波形図のみを示した。本発明では復号化時に使
用できるクロック、すなわち入力クロック（ICLK）に該
当するシンボルクロック（ICLK）と受信端に入力された
アナログ信号をディジタル信号に変換するために用いら
れるサンプリングクロック（２×ICLK）がある。このサ
ンプリングクロックは図４Ａに示す通りである。
【００２９】本発明において別の回路を付加することな
く使用できる、最高周波数のクロックはサンプリングク
ロックであり、ヨーロッパディジタルビデオ放送（ＤＶ
Ｂ）の規格によるコードレートの中で最高レートに該当
する７／８コードレートの場合にも周波数がサンプリン
グ周波数の７／８となる点を利用する。例えば、（（７
／８）×サンプリング周波数）に該当する周波数を新た
に生成することでなく、このようなクロックが求められ
る部分にサンプリングクロックをメインクロックとして
供給し、ここにレートを７／８とするためのイネーブル
信号を生成する。
く使用できる、最高周波数のクロックはサンプリングク
ロックであり、ヨーロッパディジタルビデオ放送（ＤＶ
Ｂ）の規格によるコードレートの中で最高レートに該当
する７／８コードレートの場合にも周波数がサンプリン
グ周波数の７／８となる点を利用する。例えば、（（７
／８）×サンプリング周波数）に該当する周波数を新た
に生成することでなく、このようなクロックが求められ
る部分にサンプリングクロックをメインクロックとして
供給し、ここにレートを７／８とするためのイネーブル
信号を生成する。
【００３０】図３と図４を参照して具体的な動作を見る
と、制御信号発生部２００では表１に示すコードレート
に応じて制御信号(Enable)を発生する。すなわち、制御
信号発生部２００の臨界値設定部２０２ではヨーロッパ
ディジタルビデオ放送（ＤＶＢ）の規格によるコードレ
ート１／２、２／３、３／４、５／６及び７／８の中の
いずれか１つのコードレートが入力されるとコードレー
トの分子値を臨界値として設定する。
と、制御信号発生部２００では表１に示すコードレート
に応じて制御信号(Enable)を発生する。すなわち、制御
信号発生部２００の臨界値設定部２０２ではヨーロッパ
ディジタルビデオ放送（ＤＶＢ）の規格によるコードレ
ート１／２、２／３、３／４、５／６及び７／８の中の
いずれか１つのコードレートが入力されるとコードレー
トの分子値を臨界値として設定する。
【００３１】制御信号発生部２００のカウンタ２０４で
は前記臨界値設定部２０２で設定された臨界値に応じて
図４Ａに示すサンプリングクロック（２×ICLK）をカウ
ンティングして図４Ｂに示すようなカウンティング信号
を出力する。制御信号発生部２００のイネーブル信号生
成部２０６では前記カウンタ２０４からのカウンティン
グ信号に応じて図４Ｃに示すようなイネーブル信号を生
成する。例えば、複数個のコードレートの中で７／８コ
ードレートが臨界値設定部２０２に入力されると、コー
ドレートの分子値の７が臨界値として設定され、カウン
タ２０４は前記臨界値７に達するまでサンプリングクロ
ックをカウントし、イネーブル信号生成部２０６で７番
目クロックまではイネーブル信号を出力し、８番目クロ
ックからはディスエーブル信号を出力する。
は前記臨界値設定部２０２で設定された臨界値に応じて
図４Ａに示すサンプリングクロック（２×ICLK）をカウ
ンティングして図４Ｂに示すようなカウンティング信号
を出力する。制御信号発生部２００のイネーブル信号生
成部２０６では前記カウンタ２０４からのカウンティン
グ信号に応じて図４Ｃに示すようなイネーブル信号を生
成する。例えば、複数個のコードレートの中で７／８コ
ードレートが臨界値設定部２０２に入力されると、コー
ドレートの分子値の７が臨界値として設定され、カウン
タ２０４は前記臨界値７に達するまでサンプリングクロ
ックをカウントし、イネーブル信号生成部２０６で７番
目クロックまではイネーブル信号を出力し、８番目クロ
ックからはディスエーブル信号を出力する。
【００３２】次いで、メモリ制御部２１０では有効なデ
ータであることを知らせる信号DVALID-INと前記制御信
号発生部２００のイネーブル信号発生部２０６からのイ
ネーブル信号が入力され、ＱＰＳＫ復調器（図示せず）
からの入力クロック（ＩＬＣＫ）であるシンボルクロッ
クと、Ａ／Ｄ変換部（図示せず）でアナログ信号をディ
ジタル信号に変換するために用いられるサンプリングク
ロック（２×ICLK）に応じて書き込み信号及び読み取り
信号を出力する。この際、前記メモリ制御部２１０にお
いて前記制御信号発生部２００のイネーブル信号生成部
２０６からイネーブル信号が入力される理由は、前記メ
モリ制御部２１０で読み取り信号、すなわち次の段階の
メモリ２２０から出力されるデータのアドレスを発生す
るが、このような読み取りアドレスは逆パンチュリング
部２３０と同一のレートで動作しなければならないため
である。
ータであることを知らせる信号DVALID-INと前記制御信
号発生部２００のイネーブル信号発生部２０６からのイ
ネーブル信号が入力され、ＱＰＳＫ復調器（図示せず）
からの入力クロック（ＩＬＣＫ）であるシンボルクロッ
クと、Ａ／Ｄ変換部（図示せず）でアナログ信号をディ
ジタル信号に変換するために用いられるサンプリングク
ロック（２×ICLK）に応じて書き込み信号及び読み取り
信号を出力する。この際、前記メモリ制御部２１０にお
いて前記制御信号発生部２００のイネーブル信号生成部
２０６からイネーブル信号が入力される理由は、前記メ
モリ制御部２１０で読み取り信号、すなわち次の段階の
メモリ２２０から出力されるデータのアドレスを発生す
るが、このような読み取りアドレスは逆パンチュリング
部２３０と同一のレートで動作しなければならないため
である。
【００３３】メモリ２３０では前記メモリ制御部２１０
からの書き込み信号に応じてデータＲ０，Ｒ１を貯蔵
し、前記メモリ制御部２１０からの読み取り信号に応じ
てデータを出力する。逆パンチュリング部２３０ではサ
ンプリングクロック（２×ICLK）と前記制御信号発生部
２００のイネーブル信号生成部２６０からのイネーブル
信号に応じてパンチュリング符号化されたデータを前記
メモリ２２０から入力されて逆パンチュリングを遂行す
る。
からの書き込み信号に応じてデータＲ０，Ｒ１を貯蔵
し、前記メモリ制御部２１０からの読み取り信号に応じ
てデータを出力する。逆パンチュリング部２３０ではサ
ンプリングクロック（２×ICLK）と前記制御信号発生部
２００のイネーブル信号生成部２６０からのイネーブル
信号に応じてパンチュリング符号化されたデータを前記
メモリ２２０から入力されて逆パンチュリングを遂行す
る。
【００３４】ビタビデコーディング部２４０ではサンプ
リングクロック（２×ICLK）と前記制御信号発生部２０
０のイネーブル信号生成部２６０からのイネーブル信号
に応じて前記逆パンチュリング部２３０からの逆パンチ
ュリングされたデータを入力されてビタビ復号化を遂行
する。
リングクロック（２×ICLK）と前記制御信号発生部２０
０のイネーブル信号生成部２６０からのイネーブル信号
に応じて前記逆パンチュリング部２３０からの逆パンチ
ュリングされたデータを入力されてビタビ復号化を遂行
する。
【００３５】従って、本発明のイネーブル信号が入力さ
れる回路は、従来の位相同期ループ（ＰＬＬ）から生成
した周波数である（コードレート×サンプル周波数）と
同一の周波数を得る。
れる回路は、従来の位相同期ループ（ＰＬＬ）から生成
した周波数である（コードレート×サンプル周波数）と
同一の周波数を得る。
【００３６】
【発明の効果】以上で説明したように、本発明による
と、チャネルを通して入力されたデータを逆パンチュリ
ングした後にビタビ復号化の遂行において、サンプリン
グクロックとコードレートを利用して生成したイネーブ
ル信号を利用して各コードレートによる周波数を生成す
ることにより、位相同期ループ（ＰＬＬ）を使用する必
要がなくなるために、ハードウェアの面積を減少させ、
製作コストも低めるだけでなく、位相同期ループにより
発生するアナログ特性の影響を取り除くことができる。
と、チャネルを通して入力されたデータを逆パンチュリ
ングした後にビタビ復号化の遂行において、サンプリン
グクロックとコードレートを利用して生成したイネーブ
ル信号を利用して各コードレートによる周波数を生成す
ることにより、位相同期ループ（ＰＬＬ）を使用する必
要がなくなるために、ハードウェアの面積を減少させ、
製作コストも低めるだけでなく、位相同期ループにより
発生するアナログ特性の影響を取り除くことができる。
【００３７】本発明を実施例によって詳細に説明した
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有する者であれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できるであろう。
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有する者であれば本発
明の思想と精神を離れることなく、本発明を修正または
変更できるであろう。
【図１】３／４レートパンチュリングコーディング技法
を用いたシステムの構成ブロック図と３／４レートパン
チュリングコーディング過程を説明する図面である。
を用いたシステムの構成ブロック図と３／４レートパン
チュリングコーディング過程を説明する図面である。
【図２】従来の可変レートビタビ復号器を示した構成ブ
ロック図である。
ロック図である。
【図３】本発明による可変レートビタビ復号器の構成ブ
ロック図である。
ロック図である。
【図４】Ａはサンプリングクロックの波形図である。Ｂ
は各コードレートによるクロックカウント信号の波形図
である。Ｃは各コードレートによるイネーブル信号の波
形図である。
は各コードレートによるクロックカウント信号の波形図
である。Ｃは各コードレートによるイネーブル信号の波
形図である。
２００ 制御信号発生部 ２０２ 臨界値設定部 ２０４ カウンタ ２０６ イネーブル信号生成部 ２１０ メモリ制御部 ２２０ メモリ ２３０ 逆パンチュリング部 ２４０ ビタビデコーディング部
Claims (3)
- 【請求項１】 サンプリングクロックとコードレートに
応じて制御信号を発生する制御信号発生部と、 有効なデータであることを知らせる信号が入力され、入
力クロックとサンプリングクロック及び前記制御信号に
応じて書き込み信号及び読み取り信号を出力するメモリ
制御部と、 前記メモリ制御部からの書き込み信号に応じてデータを
貯蔵し、前記メモリ制御部からの読み取り信号に応じて
データを出力するメモリと、 サンプリングクロックと前記制御信号発生部からの制御
信号に応じてパンチュリング符号化されたデータを前記
メモリから入力されて逆パンチュリングを遂行する逆パ
ンチュリング部と、 サンプリングクロックと前記制御信号発生部からの制御
信号に応じて前記逆パンチュリング部からの逆パンチュ
リングされたデータを入力されビタビ復号化を遂行する
ビタビデコーディングとで構成されることを特徴とす
る、可変レートビタビデコーダ。 - 【請求項２】 前記制御信号発生部が、コードレートが
知られると、コードレートの分子値を臨界値として設定
する臨界値設定部と、 前記臨界値設定部で設定された臨界値に応じてサンプリ
ングクロックをカウントしてカウンティング信号を出力
するカウンタと、 前記カウンタからのカウンティング信号に応じてイネー
ブル信号を生成するイネーブル信号生成部とで構成され
ることを特徴とする、請求項１に記載の可変レートビタ
ビデコーダ。 - 【請求項３】 前記メモリが、入出力データの緩衝のた
めに先入れ先出し方式のランダムアクセスメモリで具現
されることを特徴とする、請求項１に記載の可変レート
ビタビデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-7974 | 1996-03-22 | ||
| KR1019960007974A KR100212833B1 (ko) | 1996-03-22 | 1996-03-22 | 가변레이트 비터비 복호기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032498A true JPH1032498A (ja) | 1998-02-03 |
Family
ID=19453752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9069994A Pending JPH1032498A (ja) | 1996-03-22 | 1997-03-24 | 可変レートビタビ復号器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5832001A (ja) |
| JP (1) | JPH1032498A (ja) |
| KR (1) | KR100212833B1 (ja) |
| GB (1) | GB2311449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434258B1 (ko) * | 1997-04-04 | 2004-09-18 | 엘지전자 주식회사 | 비터비 디코더의 디펑쳐링(depuncturing) 회로 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2316585A (en) * | 1996-08-23 | 1998-02-25 | Daewoo Electronics Co Ltd | Synchronization method and apparatus in Viterbi decoder |
| KR100233291B1 (ko) * | 1996-10-16 | 1999-12-01 | 김영환 | 부호화율에 따른 복원클럭 발생장치 및 그 방법 |
| US6005897A (en) * | 1997-12-16 | 1999-12-21 | Mccallister; Ronald D. | Data communication system and method therefor |
| US6704898B1 (en) | 1998-10-23 | 2004-03-09 | Telefonaktiebolaget Lm Ericsson (Publ) | Combined hybrid automatic retransmission request scheme |
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| US6061408A (en) * | 1999-04-16 | 2000-05-09 | Tiernan Communications, Inc. | Method and apparatus for 45° phase ambiguity resolution for one coded bit per symbol 8PSK modulation |
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| WO2005015913A1 (en) * | 2003-08-07 | 2005-02-17 | Koninklijke Philips Electronics, N.V. | Standardized theme handling for digital television |
| US7266756B2 (en) * | 2004-06-25 | 2007-09-04 | Via Telecom Co., Ltd. | Read enable generator for a turbo decoder deinterleaved symbol memory |
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| US8098773B1 (en) | 2005-09-19 | 2012-01-17 | Piesinger Gregory H | Communication method and apparatus |
| KR101225082B1 (ko) * | 2006-01-17 | 2013-01-22 | 삼성전자주식회사 | 비압축 ａⅴ 데이터를 송수신하는 장치 및 방법 |
| KR101225081B1 (ko) * | 2006-07-14 | 2013-01-22 | 삼성전자주식회사 | 비압축 ａｖ 데이터를 전송하기 위한 전송 패킷 구조 및이를 이용한 송수신 장치 |
| US8111767B2 (en) * | 2007-05-31 | 2012-02-07 | Renesas Electronics Corporation | Adaptive sliding block Viterbi decoder |
| TWI351182B (en) * | 2008-02-22 | 2011-10-21 | Ralink Technology Corp | Power-saving method for use with viterbi decoder and bit processing circuit of wireless receiver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1004814A3 (nl) * | 1991-05-08 | 1993-02-02 | Bell Telephone Mfg | Decodeerinrichting. |
| US5438590A (en) * | 1993-05-24 | 1995-08-01 | Comstream Corporation | Transmitting and receiving apparatus and method including punctured convolutional encoding and decoding |
| US5509020A (en) * | 1993-05-27 | 1996-04-16 | Sony Corporation | Viterbi decoding apparatus and methods |
| ZA947317B (en) * | 1993-09-24 | 1995-05-10 | Qualcomm Inc | Multirate serial viterbi decoder for code division multiple access system applications |
-
1996
- 1996-03-22 KR KR1019960007974A patent/KR100212833B1/ko not_active IP Right Cessation
-
1997
- 1997-03-21 GB GB9705878A patent/GB2311449A/en not_active Withdrawn
- 1997-03-21 US US08/823,043 patent/US5832001A/en not_active Expired - Fee Related
- 1997-03-24 JP JP9069994A patent/JPH1032498A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434258B1 (ko) * | 1997-04-04 | 2004-09-18 | 엘지전자 주식회사 | 비터비 디코더의 디펑쳐링(depuncturing) 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2311449A (en) | 1997-09-24 |
| KR970068195A (ko) | 1997-10-13 |
| KR100212833B1 (ko) | 1999-08-02 |
| GB9705878D0 (en) | 1997-05-07 |
| US5832001A (en) | 1998-11-03 |
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