JPH0818562A - Time division multiplex communication equipment - Google Patents
Time division multiplex communication equipmentInfo
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- JPH0818562A JPH0818562A JP16622694A JP16622694A JPH0818562A JP H0818562 A JPH0818562 A JP H0818562A JP 16622694 A JP16622694 A JP 16622694A JP 16622694 A JP16622694 A JP 16622694A JP H0818562 A JPH0818562 A JP H0818562A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば語学学習等に用
いられるいわゆるＬＬ学習システムや会議システム等に
用いて好適な時分割多重通信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time division multiplex communication apparatus suitable for use in a so-called LL learning system used for language learning or a conference system.
【０００２】[0002]
【従来の技術】従来、少なくとも１台の親機と複数台の
子機で構成される音声の会議システムやＬＬ学習システ
ムでは、子機の操作情報を親機側で一括管理し、子機に
制御情報を与える動作を行う。2. Description of the Related Art Conventionally, in a voice conference system or an LL learning system composed of at least one master unit and a plurality of slave units, the master unit side collectively manages the operation information of the slave units, Performs an operation to give control information.
【０００３】このような通信を実現させるためには、ケ
ーブルコスト等の経済性と、システム機器の設置，撤収
等の作業性を考慮すると、時分割多重による、全二重通
信，半二重通信を行うのが適当であり、ケーブルは、親
機から子機、その子機から次段の子機へとカスケード接
続するのが経済的である。In order to realize such communication, considering economy such as cable cost and workability such as installation and withdrawal of system equipment, full-duplex communication and half-duplex communication by time division multiplexing. Is appropriate, and it is economical to cascade the cables from the master unit to the slave unit and from the slave unit to the slave unit in the next stage.
【０００４】このとき、子機が、時分割多重されたデー
タの中から自分のデータを受け取り、また、多重化して
伝送するためには、少なくとも同一伝送ライン上で子機
には異なる番地が割り当てられている必要がある。At this time, in order for the slave unit to receive its own data from the time-division-multiplexed data and to multiplex and transmit the data, different addresses are assigned to the slave units at least on the same transmission line. Must have been
【０００５】この番地の設定は、子機にスイッチ等を設
け、メーカー又はユーザが機械的に設定することもでき
るが、電気的信頼性，作業性，システムの保守，修理及
び商品管理等、様々な問題がある。This address can be set mechanically by a maker or a user by providing a switch or the like on the slave unit, but it can be set in various ways such as electrical reliability, workability, system maintenance, repair and product management. There is a problem.
【０００６】このため、従来の時分割多重通信装置は、
音声と制御信号の通信を目的としているもので、同一構
造で固有の番地を持たない複数台の子機に対してバス構
成のクロック，データ伝送ライン以外に専用のラインを
設け、親機から台数分のパルスと同期パルスを伝送し、
接続順に子機を介す毎に伝送されるパルス数を減らすこ
とで、異なる番地が順次割り当てられるようにすること
により、親機と子機との間でデータバス通信を図ってい
た。Therefore, the conventional time division multiplex communication device is
It is intended for the communication of voice and control signals, and a dedicated line is provided in addition to the clock and data transmission lines of the bus configuration for multiple slave units that have the same structure and do not have a unique address. Minute pulse and sync pulse are transmitted,
By reducing the number of pulses transmitted each time through the slave unit in the order of connection so that different addresses are sequentially allocated, data bus communication is achieved between the master unit and the slave unit.
【０００７】[0007]
【発明が解決しようとする課題】しかし、従来の時分割
多重通信装置は、クロック，データ転送ライン以外に専
用のラインを必要とするため、ケーブルライン数が増加
しコスト高となる問題があった。However, since the conventional time division multiplex communication device requires a dedicated line in addition to the clock and data transfer lines, there is a problem that the number of cable lines increases and the cost increases. .
【０００８】また、上記クロック，データ伝送ラインが
バス構成のため、同一カスケード接続ラインの最終の子
機にのみ、伝送の反射を防止するための終端抵抗を有す
るコネクタ等を設ける必要があった。このため、上記終
端抵抗を有する最終子機が、上記同一カスケード接続ラ
インの最終端に接続されるように、注意をはらって上記
時分割多重通信装置を設置する必要がある等、該時分割
多重通信装置の設置，撤収の際の作業性に支障を来す問
題があった。Further, since the clock and data transmission lines have a bus structure, it is necessary to provide a connector or the like having a terminating resistor for preventing reflection of transmission only in the final slave unit on the same cascade connection line. For this reason, it is necessary to carefully install the time division multiplex communication device so that the final slave unit having the terminating resistor is connected to the final end of the same cascade connection line. There was a problem that it hindered workability when installing and removing communication devices.
【０００９】なお、上記終端抵抗を設けないと、上記伝
送の反射により機器の誤動作を生じてしまう。If the terminating resistor is not provided, the device may malfunction due to the reflection of the transmission.
【００１０】本発明は上述の問題点に鑑みてなされたも
のであり、単一ラインによる接続でシステムを構成して
ローコスト化を図ることができ、最終段の子機に終端抵
抗を設けることなく伝送の反射による誤動作を防止する
ことができ、設置，撤収の際の作業性の向上を図ること
ができるような時分割多重通信装置の提供を目的とす
る。The present invention has been made in view of the above-mentioned problems, and it is possible to reduce the cost by constructing a system with connection by a single line, and without providing a terminal resistor in the slave unit at the final stage. An object of the present invention is to provide a time division multiplex communication device capable of preventing malfunction due to reflection of transmission and improving workability at the time of installation and withdrawal.
【００１１】[0011]
【課題を解決するための手段】本発明に係る時分割多重
通信装置は、少なくとも１台の親機と複数台の子機との
間で時分割多重通信を行う時分割多重通信装置であっ
て、複数台の子機に対してクロックを除く単一ラインで
時分割多重を通信を行う時分割多重通信手段と、同一ラ
インの同期信号及び自動番地割り当てのための番地ビッ
トを伝送する伝送手段とを備える少なくとも１台の親機
を有する。A time division multiplex communication apparatus according to the present invention is a time division multiplex communication apparatus for performing time division multiplex communication between at least one master unit and a plurality of slave units. A time division multiplex communication means for performing time division multiplex communication with a single line excluding a clock to a plurality of slave units, and a transmission means for transmitting a synchronization signal on the same line and an address bit for automatic address allocation It has at least one base unit including.
【００１２】また、フレーム同期をとる同期手段と、上
記番地ビットを検出し親機からの接続順となる番地を検
出する番地検出手段と、親機からのデータに対して番地
ビットのみを可変する番地ビット可変手段と、上記検出
した番地のデータを検出するとともに、その検出した番
地にデータを送り出すデータ制御手段と、クロック及び
データラインを１対１の伝送とする入出力制御手段とを
備える複数の子機とを有する。Further, a synchronizing means for frame synchronization, an address detecting means for detecting the address bit to detect an address which becomes a connection order from the master unit, and only an address bit is changed for data from the master unit. A plurality of address bit variable means, data control means for detecting data at the detected address and sending data to the detected address, and input / output control means for making one-to-one transmission of clock and data line With a child machine.
【００１３】そして、単一ラインで半二重通信方式を用
いて時分割多重通信を行う。Then, time division multiplex communication is performed on a single line using the half-duplex communication method.
【００１４】[0014]
【作用】本発明に係る時分割多重通信装置におけるデー
タ制御は、電気的には１対１のバスであり、複数台のバ
スではないため、子機毎に必ず終端する。また、クロッ
ク伝送も複数のバスではなく子機から子機を介して伝送
するため、これも必ず子機毎に終端する。従って、同一
ラインの最終段の子機のみ終端抵抗を設ける必要がない
うえ、全部の子機を同一構成とすることができる。The data control in the time division multiplex communication apparatus according to the present invention is electrically one-to-one bus and not a plurality of buses. In addition, since clock transmission is also performed from a slave unit via a slave unit instead of a plurality of buses, this must be terminated for each slave unit. Therefore, it is not necessary to provide a terminating resistor only in the final stage slave unit on the same line, and all slave units can have the same configuration.
【００１５】また、クロックを除く単一ラインで自動番
地割り当てと時分割多重通信を実現しているため、ケー
ブルコストの削減及びケーブルが細くなることによる作
業性の向上を図ることができる。Further, since automatic address allocation and time division multiplex communication are realized by a single line excluding the clock, it is possible to reduce the cable cost and improve the workability by making the cable thinner.
【００１６】[0016]
【実施例】以下、本発明に係る時分割多重通信装置の好
ましい実施例について図面を参照しながら詳細に説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a time division multiplex communication apparatus according to the present invention will be described in detail below with reference to the drawings.
【００１７】本発明の実施例に係る時分割多重通信装置
は、１つの親機１と、複数の子機群２とで構成されてい
る。上記親機１には、例えば８つのコネクタ端子１ａが
設けられており、この各コネクタ端子１ａに、それぞれ
８つの子機３がケーブル４を介してカスケード接続され
ている。The time division multiplex communication apparatus according to the embodiment of the present invention is composed of one master unit 1 and a plurality of slave unit groups 2. The parent device 1 is provided with, for example, eight connector terminals 1a, and eight child devices 3 are respectively cascade-connected to the respective connector terminals 1a via cables 4.
【００１８】すなわち、上記コネクタ端子１ａは、ケー
ブル４を介して初段の子機３の第１の入出力コネクタ端
子３ａに接続され、該初段の子機３の第２の入出力コネ
クタ端子３ｂは、次段の子機３の第１の入出力コネクタ
端子３ａに接続され、該次段の子機３の第２の入出力コ
ネクタ端子３ｂは、さらに次段の子機３の第１の入出力
コネクタ端子３ａに接続される等のように、該コネクタ
端子１ａ毎に、８つの子機３をカスケード接続した子機
ラインが形成されている。That is, the connector terminal 1a is connected to the first input / output connector terminal 3a of the slave unit 3 in the first stage via the cable 4, and the second input / output connector terminal 3b of the slave unit 3 in the first stage is connected to the first input / output connector terminal 3b. , The second input / output connector terminal 3b of the slave unit 3 of the next stage is connected to the first input / output connector terminal 3a of the slave unit 3 of the next stage. A slave unit line in which eight slave units 3 are cascade-connected is formed for each connector terminal 1a so as to be connected to the output connector terminal 3a.
【００１９】上記親機１は、図２に示すような構成を有
しており、ＲＯＭ１１，ＲＡＭ１２及びＤＰＲＡＭ１３
が、それぞれデータバス１４，アドレスバス１５を介し
てマイクロプロセッサ１０に接続されている。The base unit 1 has a structure as shown in FIG. 2, and includes a ROM 11, a RAM 12 and a DPRAM 13.
Are connected to the microprocessor 10 via a data bus 14 and an address bus 15, respectively.
【００２０】上記ＤＰＲＡＭ１３は、双方向からのデー
タの読み出し，書き込みが可能なメモリであり、全子機
３から親機１に供給されるデータ（以下、アップデータ
という。）及び親機１から子機３に供給するデータ（以
下、ダウンデータという。）が記憶されるようになって
いる。The DPRAM 13 is a memory capable of bidirectionally reading and writing data, and data (hereinafter referred to as updater) supplied from all the slaves 3 to the master 1 and from the master 1 to the slaves. The data to be supplied to No. 3 (hereinafter referred to as down data) is stored.
【００２１】また、上記親機１は、該親機１と子機３と
の間でデータの送受信を行う８つのＩ／Ｏインターフェ
ース１６を有している。このＩ／Ｏインターフェース１
６は、上記ＤＰＲＡＭ１３から読み出され、例えば８ビ
ットのパラレルデータとして供給される上記ダウンデー
タをシリアル化する並直列変換器１７と、上記並直列変
換器１７によりシリアル化された上記ダウンデータを上
記子機３側に所定のタイミングで供給する出力バッファ
１８と、パラレルデータをシリアルデータに変換するた
めの１ビット幅のクロック（ＢＣＫ）を出力する出力バ
ッファ２６とを有している。また、上記子機３側からシ
リアルデータとして供給される上記アップデータを受信
する入力バッファ２０と、上記入力バッファ２０からの
上記アップデータをパラレル化する直並列変換器２１
と、上記パラレル化されたアップデータを上記ＤＰＲＡ
Ｍ１３に転送する出力バッファ２２とを有している。The base unit 1 also has eight I / O interfaces 16 for transmitting and receiving data between the base unit 1 and the handset 3. This I / O interface 1
Reference numeral 6 denotes the parallel-serial converter 17 that serializes the down data that is read from the DPRAM 13 and that is supplied as, for example, 8-bit parallel data, and the down data that is serialized by the parallel-serial converter 17. It has an output buffer 18 which is supplied to the slave unit 3 side at a predetermined timing, and an output buffer 26 which outputs a 1-bit width clock (BCK) for converting parallel data into serial data. Further, an input buffer 20 for receiving the updater supplied as serial data from the slave unit 3 side, and a serial-parallel converter 21 for parallelizing the updater from the input buffer 20.
And the parallelized updater to the DPRA
It has an output buffer 22 for transferring to M13.
【００２２】また、上記親機１は、フレームカウンタ２
３，ＤＰＲＡＭコントローラ２４及びＩ／Ｏコントロー
ラ２５を有している。このＤＰＲＡＭコントローラ２４
及びＩ／Ｏコントローラ２５は、それぞれ上記フレーム
カウンタ２３のフレームカウント動作に同期して上記Ｄ
ＰＲＡＭ１３及びＩ／Ｏインターフェース１６を制御す
るようになっている。Further, the master unit 1 has a frame counter 2
3, it has a DPRAM controller 24 and an I / O controller 25. This DPRAM controller 24
And the I / O controller 25 synchronize with the frame counting operation of the frame counter 23, respectively.
The PRAM 13 and the I / O interface 16 are controlled.
【００２３】次に、上記各子機３は、図３に示すように
上記親機１からのダウンデータを受信する入力バッファ
２９と、上記入力バッファ２９を介してシリアルデータ
として供給される上記ダウンデータをパラレル化する直
並列変換器３２と、上記直並列変換器３２によりパラレ
ル化された上記ダウンデータの中から、後に説明する自
動番地割り当て処理により割り当てられたデータのみを
所定のタイミングでラッチするＤＤレジスタ３３と、上
記パラレル化された上記ダウンデータから同期信号を検
出する同期検出器３４と、上記同期検出器３４により上
記同期信号が検出されるタイミングでフレーム同期をと
るフレーム同期部３５を有している。Next, as shown in FIG. 3, each of the slaves 3 receives an input buffer 29 for receiving the down data from the master 1, and the down buffers supplied as serial data via the input buffer 29. From the serial-parallel converter 32 that parallelizes the data and the down data that is parallelized by the serial-parallel converter 32, only the data assigned by the automatic address assignment processing described later is latched at a predetermined timing. A DD register 33, a synchronization detector 34 for detecting a synchronization signal from the parallelized down data, and a frame synchronization unit 35 for performing frame synchronization at the timing when the synchronization signal is detected by the synchronization detector 34 are provided. are doing.
【００２４】また、上記各子機３は、上記フレーム同期
に基づいて、後に説明する自動番地割り当て処理を行う
番地処理部３６と、各種タイミング信号を発生するタイ
ミング発生器３７と、アップデータをレジストするＵＤ
レジスタ３８と、該アップデータをシリアル化する並直
列変換器３９と、２つの分配器４１，４２等を有してい
る。Each slave unit 3 also registers an address processing unit 36 for performing an automatic address allocation process, which will be described later, a timing generator 37 for generating various timing signals, and an updater based on the frame synchronization. UD
It has a register 38, a parallel-serial converter 39 for serializing the updater, two distributors 41, 42, and the like.
【００２５】次に、このような構成を有する本実施例に
係る時分割多重通信装置の動作説明をする。本実施例に
係る時分割多重通信装置は、上記親機１及び子機３にお
いて、それぞれ１本のケーブルを用い、一方が送信を行
うときには他方は受信を行い、逆に他方が送信を行うと
きには一方は受信を行う等のように、交互に一本のケー
ブルを用いて通信を行う通信方式である、半二重通信方
式を用いて通信を行うようになっている。Next, the operation of the time division multiplex communication apparatus according to this embodiment having such a configuration will be described. The time division multiplex communication apparatus according to the present embodiment uses one cable in each of the master unit 1 and the slave unit 3, and when one transmits, the other receives, and conversely when the other transmits. One is configured to perform communication using a half-duplex communication method, which is a communication method in which one cable is alternately used for communication such as reception.
【００２６】まず、上記図２において、親機１のＤＰＲ
ＡＭ１３に、各子機３に送信するための各ダウンデータ
が記憶される。このＤＰＲＡＭ１３に記憶されるダウン
データは、図４（ｃ）に示すような固定値である同図
（ｂ）に示す同期信号，後に説明する番地ビット，１ラ
イン分のダウンデータ（ＤＤ０〜ＤＤ７）で形成され
る。この各データは、フレームカウンタ２３に同期して
読み出し制御を行うＤＰＲＡＭコントローラ２４により
パラレルに読み出され、上記並直列変換器１７に供給さ
れる。First, referring to FIG. 2, the DPR of the base unit 1
Each down data to be transmitted to each slave 3 is stored in the AM 13. The down data stored in the DPRAM 13 is a fixed value as shown in FIG. 4 (c), which is a synchronization signal shown in FIG. 4 (b), an address bit described later, and down data for one line (DD0 to DD7). Is formed by. The respective data are read in parallel by the DPRAM controller 24 that controls reading in synchronization with the frame counter 23, and are supplied to the parallel-serial converter 17.
【００２７】上記並直列変換器１７は、上記パラレルに
読み出されたダウンデータをシリアル化しこれを出力バ
ッファ１８に供給する。当該時分割多重通信装置におい
ては、上述のように半二重通信方式を採用しているた
め、上記出力バッファ１８には、図４（ｄ）に示すよう
なセレクトデータが供給されており、該出力バッファ１
８は、ハイレベルのセレクトデータが供給されたときに
アクティブとなり、上記ダウンデータを初段の子機３に
伝送する。The parallel-serial converter 17 serializes the down data read in parallel and supplies the serialized down data to the output buffer 18. Since the time division multiplex communication device employs the half-duplex communication system as described above, the output buffer 18 is supplied with select data as shown in FIG. 4D. Output buffer 1
8 becomes active when high level select data is supplied, and transmits the down data to the first stage slave unit 3.
【００２８】また、上記出力バッファ２６は、図４
（ａ）に示すような、パラレルデータをシリアルデータ
に変換するための１ビット幅のクロックを伝送する。Further, the output buffer 26 is shown in FIG.
As shown in (a), a 1-bit wide clock for converting parallel data into serial data is transmitted.
【００２９】また、上記子機３からの１ライン分のアッ
プデータは、シリアルデータとして入力バッファ２０を
介して直並列変換器２１に供給される。上記直並列変換
器２１は、上記アップデータをパラレル化し、これを出
力バッファ２２に供給する。この出力バッファ２２に供
給された上記アップデータは、上記フレームカウンタ２
３に同期して動作するＩ／Ｏコントローラ２５により読
み出され、図４（ｂ）に示すように上記ＤＰＲＡＭ１３
に記憶される。The up data for one line from the slave unit 3 is supplied to the serial-parallel converter 21 via the input buffer 20 as serial data. The serial-parallel converter 21 parallelizes the updater and supplies it to the output buffer 22. The updater supplied to the output buffer 22 corresponds to the frame counter 2
3 is read by the I / O controller 25 operating in synchronization with the DPRAM 13 and the DPRAM 13 is read as shown in FIG.
Is stored.
【００３０】上記ＤＰＲＡＭコントローラ２４は、上記
アップデータが並直列変換器１７によりシリアル化され
る間に、上記親機１に設けられているＩ／Ｏインターフ
ェース１６の数分の読み書きを行うように上記ＤＰＲＡ
Ｍ１３を制御する。これにより、複数ラインの通信を可
能とすることができる。The DPRAM controller 24 reads and writes as many as the number of I / O interfaces 16 provided in the master device 1 while the updater is serialized by the parallel-serial converter 17.
Control M13. This enables communication on a plurality of lines.
【００３１】なお、上記１フレームのデータは、図４
（ｂ）に示すように同期信号，番地ビット，ダウンデー
タ（ＤＤ０〜ＤＤ７），アップデータ（ＵＤ０〜ＵＤ
７）及びクロック（ＢＬＫ）で構成されており、上記ク
ロック（ＢＬＫ）は、シリアル，パラレルのデータ変換
のタイミング調整用のクロックとなっている。The above-mentioned 1-frame data is shown in FIG.
As shown in (b), a sync signal, address bits, down data (DD0 to DD7), up data (UD0 to UD)
7) and a clock (BLK), and the clock (BLK) is a clock for adjusting the timing of serial and parallel data conversion.
【００３２】次に、上記親機１からのダウンデータは、
図３に示す入力出力端子４６及び入力バッファ２９を介
して直並列変換器３２及び分配器４１に供給される。上
記直並列変換器３２は、シリアルデータとして供給され
る上記アップデータをパラレル化し、これをＤＤレジス
タ３３及びパターン検出器３４に供給する。Next, the down data from the base unit 1 is
It is supplied to the serial / parallel converter 32 and the distributor 41 via the input / output terminal 46 and the input buffer 29 shown in FIG. The serial-parallel converter 32 parallelizes the up data supplied as serial data, and supplies this to the DD register 33 and the pattern detector 34.
【００３３】上記パターン検出器３４は、上記ダウンデ
ータから同期信号を検出し、この検出出力をフレーム同
期部３５に供給する。これにより、上記フレーム同期部
３５において、フレーム同期がとられる。The pattern detector 34 detects a sync signal from the down data and supplies the detection output to the frame sync unit 35. As a result, frame synchronization is established in the frame synchronization section 35.
【００３４】例えば、自動番地割り当てで０番地が割り
当てられたとしてデータの流れを説明すると、タイミン
グ発生器３７は、フレーム同期部３５のフレーム同期出
力に基づいて、ダウンデータ（ＤＤ０〜ＤＤ７）の中か
ら該ダウンデータＤＤ０をラッチするラッチパルスを形
成し、これを上記ＤＤレジスタ３３に供給する。上記Ｄ
Ｄレジスタ３３は、上記ラッチパルスに基づいて上記ダ
ウンデータＤＤ０をラッチする。For example, to explain the data flow assuming that 0 address is assigned by automatic address assignment, the timing generator 37 determines whether the down data (DD0 to DD7) is included in the down data based on the frame synchronization output of the frame synchronization section 35. To form a latch pulse for latching the down data DD0, and supply this to the DD register 33. Above D
The D register 33 latches the down data DD0 based on the latch pulse.
【００３５】マイクロプロセッサ部４０は、上記ＤＤレ
ジスタ３３から上記ダウンデータＤＤ０を読み出し、ま
た、上記親機１に伝送するアップデータＵＤ０をＵＤレ
ジスタ３８に書き込む。The microprocessor section 40 reads the down data DD0 from the DD register 33 and writes the up data UD0 to be transmitted to the master unit 1 into the UD register 38.
【００３６】上記ＵＤレジスタ３８に書き込まれたアッ
プデータＵＤ０は、タイミング発生器３７の制御により
並直列変換器３９にロードされ、分配器４１，出力バッ
ファ３０及び入出力端子４６を介して上記親機１に伝送
される。The updater UD0 written in the UD register 38 is loaded into the parallel-serial converter 39 under the control of the timing generator 37, and the master unit 1 is sent through the distributor 41, the output buffer 30 and the input / output terminal 46. Be transmitted to.
【００３７】次に、自動番地割り当ての動作を説明す
る。同一ライン上の子機３に異なる番地を割り当てるた
めには、子機３を介す毎に情報が変化すればよい。この
ため、当該時分割多重通信装置では、図５（ｂ）に示す
ように同一直列データ上に番地用のビット領域が設けて
ある。Next, the operation of automatic address allocation will be described. In order to assign different addresses to the slaves 3 on the same line, information may be changed every time the slaves 3 are passed. For this reason, in the time division multiplex communication device, as shown in FIG. 5B, a bit area for an address is provided on the same serial data.
【００３８】すなわち、上記図３において、入力バッフ
ァ２９を介したダウンデータ中の番地ビットは、図５
（ｂ）に示すように１ビット目だけがハイレベルであ
る。このダウンデータは、番地処理部３６に供給され
る。上記タイミング発生器３７は、フレーム同期後、番
地ビット領域“１”を抽出するための図５（ｃ）に示す
ような番地ビットゲート信号を出力する。これにより、
図５（ｄ）に示すような番地ビットが抽出される。That is, in FIG. 3 above, the address bits in the down data via the input buffer 29 are as shown in FIG.
As shown in (b), only the first bit is at high level. This down data is supplied to the address processing unit 36. After the frame synchronization, the timing generator 37 outputs an address bit gate signal as shown in FIG. 5C for extracting the address bit area "1". This allows
Address bits as shown in FIG. 5D are extracted.
【００３９】上記番地処理部３６は、上記番地ビットに
対して位相を１／２クロック分遅延させる遅延処理を施
すことにより、図５（ｅ）に示すような番地ビットラッ
チパルスを形成する。そして、この番地ビットラッチパ
ルスにより、図５（ｆ）に示すようなフレーム同期部３
５のカウンタ出力の下位４ビットのデータをラッチす
る。このラッチされたデータは、図５（ｇ）に示すよう
な同一ライン上での番地を示すデータとなり、上記タイ
ミング発生器３７に供給される。The address processing section 36 forms an address bit latch pulse as shown in FIG. 5E by performing a delay process for delaying the phase by 1/2 clock for the address bit. Then, with this address bit latch pulse, the frame synchronization unit 3 as shown in FIG.
The lower 4 bits of data of the counter output of 5 are latched. The latched data becomes data indicating an address on the same line as shown in FIG. 5 (g) and is supplied to the timing generator 37.
【００４０】次の子機３へのダウンデータのうち、番地
ビット以外は出力バッファ４３を介して伝送される。ま
た、番地ビット領域は、上記番地ビットが１ビット分遅
延処理され、次の子機３のための番地ビットとされてか
ら伝送される。Of the down data to the next slave unit 3, the data other than the address bit is transmitted through the output buffer 43. In the address bit area, the address bit is delayed by one bit to be an address bit for the next slave unit 3 and then transmitted.
【００４１】このような動作を上記ダウンデータが子機
３に供給される毎に行うことにより、０〜７番地の各番
地が、親機１に接続されている子機３の接続順に割り当
てられることとなる。By performing such an operation every time the down data is supplied to the slave unit 3, the addresses 0 to 7 are assigned in the order of connection of the slave units 3 connected to the master unit 1. It will be.
【００４２】上記アップデータは、同一データラインで
伝送し、子機３は、自分に割り当てられた番地より大き
い番地のアップデータは、入力バッファ４４に伝送され
るため、分配器４２により、自分のアップデータ以外は
そのまま出力する。このアップデータは、出力バッファ
３０及び入出力端子４６を介して上記親機１に伝送され
る。The above-mentioned updater is transmitted by the same data line, and the slave unit 3 transmits the updater having an address larger than the address assigned to itself to the input buffer 44. Is output as is. This updater is transmitted to the parent device 1 via the output buffer 30 and the input / output terminal 46.
【００４３】なお、出力バッファ４３の出力制御は、入
力端子４９から供給される図４（ｄ）に示すようなセレ
クトデータで、上記出力バッファ３０の出力制御は、入
力端子４７から供給される上記アップデータ間の“１”
の信号によりそれぞれ行われる。また、上記クロック
は、入力端子４８，入力バッファ３１，出力バッファ４
５及び出力端子５１を介して次段の子機３に伝送され
る。The output control of the output buffer 43 is select data supplied from the input terminal 49 as shown in FIG. 4D, and the output control of the output buffer 30 is supplied from the input terminal 47. "1" between updaters
Signal of each. In addition, the clock is input to the input terminal 48, the input buffer 31, the output buffer 4
5 and the output terminal 51 to be transmitted to the slave unit 3 in the next stage.
【００４４】当該時分割多重通信装置は、電気的には１
対１のバスであり、複数台のバスではないため、データ
ラインは、子機毎に必ず終端する。また、クロック伝送
も複数台のバスではなく、上記入力バッファ３１で受信
し、出力バッファ４５を介して次段の子機に伝送してい
るため、これも子機毎に必ず終端する。このため、同一
ライン上の最終子機のみ終端抵抗を設ける必要がなく、
全子機を同一構成とすることができる。従って、最終段
の子機を意識して当該時分割多重通信装置の設置，撤収
を行わなければならないような不都合を解消することが
でき、製造性，作業性及びサービス性の向上を図ること
ができる。The time division multiplex communication device is electrically 1
Since it is a pair-one bus and not a plurality of buses, the data line must be terminated for each slave unit. Further, the clock transmission is not received by a plurality of buses but is received by the input buffer 31 and is transmitted to the next slave unit via the output buffer 45. Therefore, this is surely terminated for each slave unit. Therefore, it is not necessary to provide a terminating resistor only for the last slave unit on the same line,
All slave units can have the same configuration. Therefore, it is possible to eliminate the inconvenience of having to install and withdraw the time division multiplex communication device in consideration of the slave unit at the final stage, and improve the manufacturability, workability, and serviceability. it can.
【００４５】また、クロックを除く単一ラインで、自動
番地割り当てと時分割多重通信を実現することができ、
ケーブルコストの削減を図ることができるうえ、該ケー
ブルを細くするができ、作業性の向上を図ることができ
る。Further, automatic address allocation and time division multiplex communication can be realized with a single line excluding the clock,
The cable cost can be reduced, and the cable can be made thin to improve workability.
【００４６】なお、上記実施例の変形例として、上記図
３に示す子機のマイクロプロセッサ１０を除き、直接、
キー情報をアップデータとして取り込み、上記ダウンデ
ータを、直接、制御回路に接続する構成としてもよい。
この場合、親機のマイクロプロセッサの複数台の長距離
インターフェースを構成することができる。As a modified example of the above embodiment, except for the microprocessor 10 of the slave unit shown in FIG.
The key information may be fetched as up data, and the down data may be directly connected to the control circuit.
In this case, a plurality of long-distance interfaces of the master microprocessor can be configured.
【００４７】[0047]
【発明の効果】本発明に係る時分割多重通信装置は、ク
ロックを除く単一ラインで、自動番地割り当てと時分割
多重通信を実現することができ、ケーブルコストの削減
を図ることができるうえ、該ケーブルを細くするがで
き、作業性の向上を図ることができる。The time division multiplex communication apparatus according to the present invention can realize automatic address allocation and time division multiplex communication with a single line excluding a clock, and can reduce cable cost. The cable can be made thin and workability can be improved.
【００４８】また、データライン及びクロック伝送を子
機毎に終端させることができるため、同一ライン上の最
終子機のみ終端抵抗を設ける必要がなく、全子機を同一
構成とすることができる。従って、最終段の子機を意識
して当該時分割多重通信装置の設置，撤収を行わなけれ
ばならないような不都合を解消することができ、製造
性，作業性及びサービス性の向上を図ることができる。Since the data line and clock transmission can be terminated for each slave unit, it is not necessary to provide a terminating resistor only for the final slave unit on the same line, and all slave units can have the same configuration. Therefore, it is possible to eliminate the inconvenience of having to install and withdraw the time division multiplex communication device in consideration of the slave unit at the final stage, and improve the manufacturability, workability, and serviceability. it can.
【図１】本発明に係る時分割多重通信装置の実施例のブ
ロック図である。FIG. 1 is a block diagram of an embodiment of a time division multiplex communication apparatus according to the present invention.
【図２】上記実施例に係る時分割多重通信装置に設けら
れている親機のブロック図である。FIG. 2 is a block diagram of a master unit provided in the time division multiplex communication apparatus according to the above embodiment.
【図３】上記実施例に係る時分割多重通信装置に設けら
れている子機のブロック図である。FIG. 3 is a block diagram of a slave unit provided in the time division multiplex communication apparatus according to the above embodiment.
【図４】上記親機の動作を説明するためのタイムチャー
トである。FIG. 4 is a time chart for explaining the operation of the parent device.
【図５】上記子機における自動番地割り当て処理を説明
するためのタイムチャートである。FIG. 5 is a time chart for explaining an automatic address allocation process in the slave.
１ 親機 １ａ 入出力コネクタ端子 ２ 子機群 ３ 子機 ３ａ，３ｂ 子機の入出力コネクタ端子 １０ マイクロプロセッサ １１ ＲＯＭ １２ ＲＡＭ １３ ＤＰＲＡＭ １４ データバス １５ アドレスバス １６ Ｉ／Ｏインターフェース １７ 並直列変換器 １８ 出力バッファ ２０ 入力バッファ ２１ 直並列変換器 ２２ 出力バッファ ２３ フレームカウンタ ２４ ＤＰＲＡＭコントローラ ２５ Ｉ／Ｏコントローラ ３２ 直並列変換器 ３３ ＤＤレジスタ ３４ バターン検出器 ３５ フレーム同期部 ３６ 番地処理部 ３７ タイミング発生器 ３８ ＵＤレジスタ ３９ 並直列変換器 ４０ マイクロプロセッサ部 ４１，４２ 分配器 1 master unit 1a input / output connector terminal 2 slave unit group 3 slave units 3a, 3b slave unit input / output connector terminal 10 microprocessor 11 ROM 12 RAM 13 DPRAM 14 data bus 15 address bus 16 I / O interface 17 parallel-serial converter 18 output buffer 20 input buffer 21 serial-parallel converter 22 output buffer 23 frame counter 24 DPRAM controller 25 I / O controller 32 serial-parallel converter 33 DD register 34 pattern detector 35 frame synchronization unit 36 address processing unit 37 timing generator 38 UD register 39 parallel-serial converter 40 microprocessor unit 41, 42 distributor
Claims (1)
の間で時分割多重通信を行う時分割多重通信装置であっ
て、 複数台の子機に対してクロックを除く単一ラインで時分
割多重を通信を行う時分割多重通信手段と、同一ライン
の同期信号及び自動番地割り当てのための番地ビットを
伝送する伝送手段とを備える少なくとも１台の親機と、 フレーム同期をとる同期手段と、上記番地ビットを検出
し親機からの接続順となる番地を検出する番地検出手段
と、親機からのデータに対して番地ビットのみを可変す
る番地ビット可変手段と、上記検出した番地のデータを
検出するとともに、その検出した番地にデータを送り出
すデータ制御手段と、クロック及びデータラインを１対
１の伝送とする入出力制御手段とを備える複数の子機と
を有し、 単一ラインで半二重通信方式を用いて時分割多重通信を
行うことを特徴とする時分割多重通信装置。1. A time-division multiplex communication apparatus for performing time-division multiplex communication between at least one master unit and a plurality of slave units, wherein a single line excluding a clock for a plurality of slave units. Frame-synchronized synchronization with at least one master unit equipped with a time-division multiplex communication means for performing time-division multiplex communication by means of and a transmission means for transmitting a synchronization signal on the same line and an address bit for automatic address allocation. Means, an address detecting means for detecting the address bit and detecting an address which becomes a connection order from the master, an address bit varying means for varying only the address bit for the data from the master, and the detected address And a plurality of slave units provided with data control means for sending out the data to the detected address and input / output control means for one-to-one transmission of a clock and a data line. A time division multiplex communication device characterized by performing time division multiplex communication on a line using a half-duplex communication method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622694A JPH0818562A (en) | 1994-06-25 | 1994-06-25 | Time division multiplex communication equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622694A JPH0818562A (en) | 1994-06-25 | 1994-06-25 | Time division multiplex communication equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818562A true JPH0818562A (en) | 1996-01-19 |
Family
ID=15827456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16622694A Withdrawn JPH0818562A (en) | 1994-06-25 | 1994-06-25 | Time division multiplex communication equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818562A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337867B1 (en) | 1997-03-12 | 2002-01-08 | Nec Corporation | Multiplexor |
| JP2007036957A (en) * | 2005-07-29 | 2007-02-08 | Auto Network Gijutsu Kenkyusho:Kk | Communication system |
| JP2008294505A (en) * | 2007-05-22 | 2008-12-04 | Tamura Seisakusho Co Ltd | Radio system, master device, slave device, and control method therefor |
| WO2012176821A1 (en) * | 2011-06-21 | 2012-12-27 | パナソニック株式会社 | Measuring system |
-
1994
- 1994-06-25 JP JP16622694A patent/JPH0818562A/en not_active Withdrawn
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|---|---|---|---|---|
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| JP2008294505A (en) * | 2007-05-22 | 2008-12-04 | Tamura Seisakusho Co Ltd | Radio system, master device, slave device, and control method therefor |
| WO2012176821A1 (en) * | 2011-06-21 | 2012-12-27 | パナソニック株式会社 | Measuring system |
| CN103597777A (en) * | 2011-06-21 | 2014-02-19 | 松下电器产业株式会社 | Measuring system |
| CN103597777B (en) * | 2011-06-21 | 2016-12-07 | 松下知识产权经营株式会社 | Measurement system |
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