JPH01161931A - Time division multiplex communication system - Google Patents
Time division multiplex communication systemInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
保護継電装置、故障点標定装置などの電力用重要機器の
ための通信回線として好適な時分割多重通信方式に関し
、
データの送信から受信出力が得ちれるまでの所要時間を
一定に保ち得るようにした時分割多重通信方式を得るこ
とを目的とし、
受信した時分割多重化信号中の受信チャネルを指定する
チャネル指定手段と、この時分割多重化信号中のフレー
ム同期信号に基づいて上記チャネル指定手段によって指
定されたチャネルの受信期間中にチャネルアクセス信号
を生成するチャネルアクセス信号生成手段と、このチャ
ネルアクセス信号によってこの時分割多重信号中の予め
定められたタイムスロットに存在するデータを出力する
チャネル盤とを備え、送信側におけるデータ送出から上
記チャネル盤からデータが出力されるまでの遅延時間を
一定に保つように構成した。[Detailed Description of the Invention] [Summary] Regarding a time division multiplex communication system suitable as a communication line for important electric power equipment such as a protective relay device and a failure point locating device, the reception output can be obtained from data transmission. The purpose of the present invention is to provide a time division multiplex communication system that can maintain a constant time required for receiving a received time division multiplexed signal. channel access signal generating means for generating a channel access signal during the reception period of the channel specified by the channel specifying means based on a frame synchronization signal in the time division multiplexed signal; The transmitter is provided with a channel board that outputs data existing in a time slot, and is configured to maintain a constant delay time from the sending of data on the transmitting side until the data is output from the channel board.
保護継電装置、故障点標定装置などの電力用重要機器の
ための通信回線として好適な時分割多重通信方式に関す
る。The present invention relates to a time division multiplex communication system suitable as a communication line for important power equipment such as a protective relay device and a failure point locating device.
保護継電装置、故障点標定装置などの電力用重要機器の
ための通信回線においては遅延時間の変動が例えば１リ
ンク当り５μｓのように厳しく制限されているが、通常
の時分割多重通信方式においては符号化あるいはチャン
ネル割当などによって生じる遅延時間の変動を許容して
いるため、上記のような電力用重要機器のための通信回
線を時分割多重通信回線に取り込むことは困難であり、
一般にアナログ通信回線が用いられていた。In communication lines for important power equipment such as protective relay devices and fault point locating devices, variation in delay time is strictly limited to, for example, 5 μs per link, but in normal time division multiplex communication systems, Because the system allows variations in delay time caused by encoding or channel allocation, it is difficult to incorporate the communication lines for the above-mentioned important power equipment into a time division multiplex communication line.
Analog communication lines were generally used.
第５図は従来の時分割多重通信方式の受信機の例を示す
もので、受信された多重化、ＰＣＭデータはフレーム同
期化回路５０によってデータＤ、、Ｄ２ ＋ ””””
” Ｄ ｍが分離され、この分離されたデータは書込み
アドレス生成回路５２によって生成されたアドレスによ
ってメモリ５１にストアされる。FIG. 5 shows an example of a conventional time-division multiplex communication receiver, in which received multiplexed PCM data is converted into data D, , D2 + """ by a frame synchronization circuit 50.
” D m is separated, and this separated data is stored in the memory 51 using the address generated by the write address generation circuit 52.
また、受信した時分割多重データ中のフレーム同期信号
からは、それぞれのチャネル盤５４＋、５４２、−−５
４ 、が読出すべきタイミングを定めるチャネルアクセ
ス信号ｃ 、 、 ｃ ２． Ｃｈが生成されて上
記のチャンネル盤５４ 、、５４２．５４゜に順次送出
される。Also, from the frame synchronization signal in the received time division multiplexed data, each channel board 54+, 542, -5
A channel access signal c, , c2.4 determines the timing at which the signals should be read. Channels are generated and sequentially sent to the channel boards 54, 542.54°.
読出アドレス生成回路５３；よ、上記のようにチャネル
アクセス信号が順次供給されるチャンネル盤５４１＋
５４２．５４ ｈ中の選択されたチャネル盤からデータ
ＤＩ、 Ｄ２．””””” Ｄ−中の所要のデータが読
出されるようにするために、メモリ５１から読出すべき
順序を書込み時の順序とは変更されたアドレスを順次出
力する。Read address generation circuit 53; channel board 541+ to which channel access signals are sequentially supplied as described above;
542.54 Data DI from the selected channel board during h, D2. """"" In order to read out the required data in D-, addresses are sequentially output in which the order in which they should be read from the memory 51 is changed from the order in which they were written.
このように生成された続出アドレスによってメモリ５１
から読出されたデータは、上記チャンネル盤５４ 、、
５４２．５４．に並列に供給され、上記チャンネルアク
セス信号Ｃ、、Ｃ２，−、−、、Ｃ，、に、よって定め
られるタイミングで各チャンネルを選択してデータの読
出しを行う。The memory 51 uses the successive addresses generated in this way.
The data read from the channel board 54,...
542.54. are supplied in parallel to each channel, and data is read by selecting each channel at a timing determined by the channel access signals C, , C2, -, -, , C, .
第６図は、上記の受信機の動作を説明するためのタイム
チャートであって、送信側においては同図■に示すよう
にＤ Ｉ、 Ｄ２． Ｄ３． Ｄ４ として例示した４
つのデータを逐次送信し、この信号を受信した受１言側
では書込みアドレス発生回路５２からのアドレスによっ
て、受信したデータＤＩ、 Ｄ２． Ｄｓ。FIG. 6 is a time chart for explaining the operation of the above-mentioned receiver, and on the transmitting side, as shown in (■) in the figure, DI, D2. D3. 4 exemplified as D4
The receiving side receives this signal and uses the address from the write address generation circuit 52 to transmit the received data DI, D2 . Ds.
Ｄ４をメモリ５１のそれぞれの記憶領域に順次ストアす
る。D4 is sequentially stored in each storage area of the memory 51.
前述のチャネル盤５４の一部に相当する４つのチャネル
盤＃１〜＃４には、それぞれのチャネル盤に割当られて
いるチャネルのタイムスロットｔＬ ”２＋ ｔ３ｒ
ｔ４ に相当する期間中同図０〜■で示すようなチャネ
ル選択信号が供給されており、この選択信号が“１”レ
ベルにあるチャネル期間中に入力したデータがそれぞれ
のチャネル盤から出力される。The four channel boards #1 to #4, which correspond to a part of the channel board 54 described above, have time slots tL"2+t3r of the channels assigned to each channel board.
During the period corresponding to t4, a channel selection signal as shown by 0 to ■ in the figure is supplied, and the data input during the channel period when this selection signal is at the "1" level is output from each channel board. .
したがって、チャネル盤＃１〜＃４からそれぞれデータ
Ｄ Ｉ、 Ｄ ２． Ｄ ３． Ｄ ４を読出す場合に
は、メモリ５１に書込んだと同じ順番で上記のデータを
読出せばよいが、チャネル盤＃ｌからデータＤ＋。Therefore, data DI, D2. from channel boards #1 to #4, respectively. D3. When reading D4, the above data may be read in the same order as they were written to the memory 51, but data D+ from channel board #l.
チャネル盤＃２からデータＤ４．チャネル盤＃３からデ
ータＤ３．チャネル盤＃４からデータＤ２をそれぞれ読
出す場合には、この図に■で示したようにメモリ５１か
ら読出すデータの順番をデータＤ２とデータＤ４の間で
置換える必要がある。Data D4 from channel board #2. Data D3 from channel board #3. When reading data D2 from channel board #4, it is necessary to change the order of the data read from memory 51 between data D2 and data D4, as shown by ■ in this figure.
上記のような従来技術にお−・）では、チマネル盤５４
＋、５４□、−５４，、が選択するタイムスロットのタ
イミングがそれぞれのチャネル盤ごとに予め定められて
いるため、受信したデータを任意のチャネル盤から出力
する場合には、受信したデータの順序とは異なる順序で
メモリ５１からデータを読出して各チャネル盤に供給す
るように構成しなければならない。In the prior art as described above, the Chimanel board 54
The timing of the time slots selected by +, 54□, -54, , is predetermined for each channel board, so when outputting received data from any channel board, the order of the received data must be changed. The configuration must be such that the data is read from the memory 51 and supplied to each channel board in a different order.
このようにメモリ５１からの読出しの順番を変更したこ
とによって、第６図の送信データＤ１が送出されてから
チャネル盤＃１から出力されるまでの時間Ｔｌｌとデー
タＤ３が送出されてからチャネル盤＃３から出力される
までの時間Ｔ３３とは等しいが、送信データＤ２が送出
されてからチャネル盤＃４から出力されるまでの時間Ｔ
４２は上記時間Ｔ、、、Ｔ３．より長く、また、データ
Ｄ４が送出されてからチャネル盤＃２から出力されるま
での時間Ｔ２４は上記時間Ｔｌｌ、 Ｔ３３より短く
なる。By changing the order of reading from the memory 51 in this way, the time Tll from when the transmission data D1 in FIG. It is equal to the time T33 from when the transmission data D2 is output from channel board #3, but it is the time T from when the transmission data D2 is sent until it is output from channel board #4.
42 is the above-mentioned time T,..., T3. Furthermore, the time T24 from when data D4 is sent until it is output from channel board #2 is shorter than the above-mentioned times Tll and T33.
このように送信から受信出力が得られるまでの遅延時間
が一定しない通信回線は、例えば電力系統の変更などに
よって接続の変更を必要とするような場合に遅延時間が
変動することから、前述のように遅延時間の変動につい
ての要求が厳しい電力用重要機器のための通信回線とし
ては使用できないという問題点があった。In a communication line where the delay time from transmission to receiving output is not constant, the delay time fluctuates when the connection needs to be changed due to a change in the electric power system, for example. However, there was a problem in that it could not be used as a communication line for important power equipment that had strict requirements regarding delay time fluctuations.
本発明は、データの送信から受信出力が得られるまでの
遅延時間を一定に保ち得るようにした時分割多重通信方
式を得ることを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a time division multiplex communication system that can maintain a constant delay time from data transmission to reception output.
〔問題点を解決するための手段〕 。[Means for solving problems].
第１図の原理図に示すように、受信した時分割多重化信
号中の受信チャネルを指定するチャネル指定手段１と、
この時分割多重化信号中のフレーム同期信号に基づいて
上記チャネル指定手段によって指定されたチャネルの受
信期間中にチャネルアクセス信号を生成するチャネルア
クセス信号生成手段２と、このチャネルアクセス信号に
よってこの時分割多重信号中の予め定められたタイムス
ロットに存在するデータを出力するチャネル盤３、．３
２．−３．とを設け、送信側におけるデータ送出から上
記チャネル盤かろデータが出力されるまでの遅延時間を
一定に保つようにした。As shown in the principle diagram of FIG. 1, a channel specifying means 1 for specifying a receiving channel in a received time division multiplexed signal;
channel access signal generating means 2 for generating a channel access signal during the reception period of the channel specified by the channel specifying means based on the frame synchronization signal in the time division multiplexed signal; A channel board 3, . 3
2. -3. The delay time from the sending of data on the transmitting side until the data is output from the channel board is kept constant.
受信した多重化信号からフレーム同期回路４によってフ
レーム同期信号が抽出されてチャネルアクセス信号生成
回路２に送られ、このチャネルアクセス信号生成回路で
は、各チャネル盤に対応して受信チャネルを設定するチ
ャネル設定部１によって設定された各チャネルのタイム
スロット期間中に例えば“１”のレベルを有するチャネ
ルアクセス信号を生成して、チャネル盤３．，３２．−
３７ごとに受信すべきチャネルに対応したチャネルアク
セス信号を供給する。The frame synchronization circuit 4 extracts a frame synchronization signal from the received multiplexed signal and sends it to the channel access signal generation circuit 2. In this channel access signal generation circuit, a channel setting process is performed to set a reception channel corresponding to each channel board. For example, a channel access signal having a level of "1" is generated during the time slot period of each channel set by the channel board 3. , 32. −
A channel access signal corresponding to the channel to be received is supplied every 37 times.
上記フレーム同期回路４から出力されたデータは各チャ
ネル盤３ 、、３２． ３．に並列に供給されており
、当該チャネル盤に供給されている上記チャネルアクセ
ス信号が例えば“ｌ”レベルにある期間中このデータを
出力することによって受信を行う。The data output from the frame synchronization circuit 4 is transmitted to each channel board 3, , 32 . 3. The reception is performed by outputting this data during a period when the channel access signal supplied to the channel board is at the "L" level, for example.
第２図は先に説明した従来技術のタイムチャートに対応
する本発明によるタイムチャートを例示したものであっ
て、第６図と対比すれば明らかなように、■で示したデ
ータＤ ＋、Ｄ ２− Ｄ ３． Ｄ ＜の順序は送信
側と変わっておらず、■〜■で示した各チャネル盤＃１
〜＃４に供給されるチャネルアクセス信号の時間位置が
各チャネル盤が読出すべきデータのチャネルに対応して
変更されている。FIG. 2 shows an example of a time chart according to the present invention that corresponds to the time chart of the prior art described above, and as is clear from comparison with FIG. 2-D 3. The order of D< is unchanged from the sending side, and each channel board #1 indicated by ■~■
The time position of the channel access signal supplied to #4 is changed in accordance with the channel of data to be read by each channel board.
この図から明らかなように、データＤ、、 Ｄ２． Ｄ
３、Ｄ４が送信側から送出されてから、これらデータが
チャネル盤＃１〜＃４から出力されるまでの遅延時間Ｔ
は各データについて一定であり、前述したような遅延時
間に対する要求の厳しいデータ伝送にも対応することが
できる。As is clear from this figure, data D, D2. D
3. Delay time T from when D4 is sent from the transmitting side until these data are output from channel boards #1 to #4
is constant for each data, and can support data transmission with strict requirements for delay time as described above.
第３図は本発明の実施例を示すブロック図であり、第４
図はその動作を説明するための波形図であって、以下こ
れらの図に基づいて本発明の詳細な説明する。なお、第
３図中の（ａ）〜（１）は、第４図の波形に付した符号
を示すものである。FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG.
The figures are waveform diagrams for explaining the operation, and the present invention will be explained in detail below based on these figures. Note that (a) to (1) in FIG. 3 indicate the symbols attached to the waveforms in FIG. 4.
バイポーラ・ユニポーラ変換回路４１および同期回路４
２は第１図のフレーム同期回路４の構成要素に相当する
ものであって、バイポーラ・ユニポーラ変換回路４１は
第４図（ａ）に示すような受信バイポーラ信号を同図（
ｂ）、 （Ｃ）に示す１組のユニポーラパルスに変換す
るとともに第４図（ｄ）に示すクロックを分離する。な
お、ハツチングで示したパルスはフレームパルスでアル
。Bipolar/unipolar conversion circuit 41 and synchronous circuit 4
2 corresponds to the components of the frame synchronization circuit 4 in FIG. 1, and the bipolar/unipolar conversion circuit 41 converts the received bipolar signal as shown in FIG.
b), converts into a set of unipolar pulses shown in (C), and separates the clock shown in FIG. 4(d). Note that the pulses indicated by hatching are frame pulses.
同期回路４２は上記第４図（ｂ）〜（ｄ）図示のパルス
から同図（ｅ）および（ｆ）に示すフレームパルスおよ
びチャネルパルスを生成するとともに同図（（至）に示
すデータを出力する。The synchronization circuit 42 generates the frame pulses and channel pulses shown in FIGS. 4(e) and 4(f) from the pulses shown in FIGS. 4(b) to 4(d), and outputs the data shown in FIG. do.
チャネルセレクタ５１＋ ５２．−−−５ ｈはチャネ
ルごとに受信データを再生するために各チャネルごとに
設けられるものであり、この第３図では１つのチャネル
セレクタ５１についてのみその構成を具体的に図示しで
ある。Channel selector 51+52. ---5 h is provided for each channel in order to reproduce received data for each channel, and FIG. 3 specifically illustrates the configuration of only one channel selector 51.
このチャネルセレクタ５のエツジ検出回路２１゜ダウン
カウンタ２２およびチャネル指定部２３は第１図のチャ
ネルアクセス信号生成回路２の構成要素に、また、チャ
ネル盤３は第１図のチャネル盤３に相当する。The edge detection circuit 21, down counter 22, and channel designation section 23 of the channel selector 5 correspond to the components of the channel access signal generation circuit 2 in FIG. 1, and the channel board 3 corresponds to the channel board 3 in FIG. .
エツジ検出回路２１は第４図（ｅ）に示したフレームパ
ルスのエツジを検出してチャネル指定部２３によって指
定されたチャネル番号に相当する値をダウンカウンタ２
２にセットさせるための同図（ｈ）に示すロードパルス
を発生する。The edge detection circuit 21 detects the edge of the frame pulse shown in FIG.
A load pulse shown in FIG.
このダウンカウンタ２２は同期回路４２からの第４図（
ｆ）に示されるチャネルパルス、ごとにその値を減算し
、値が“０”になったときからの１チヤネルに相当する
タイムスロット期間中、第４図（１）に示すボロー信号
を発生してチャネル盤３に供給し、このチャネル期間中
このチャネル盤３から受信データを送出させる。This down counter 22 is connected to the synchronizing circuit 42 as shown in FIG.
The value is subtracted for each channel pulse shown in f), and the borrow signal shown in Fig. 4 (1) is generated during the time slot period corresponding to one channel from when the value becomes "0". The data is supplied to the channel board 3, and the received data is sent out from the channel board 3 during this channel period.
したがって、上記ダウンカウンタ２２がエツジ検出回路
２１かろのロードパルスによってセットされるときの数
値をチャネル指定部２３で適宜選択してセットすること
によって所望のチャネルの受信データをそれぞれのチャ
ネルセレクタから出力することができ、その遅延時間は
図２について前述したように一定となる。Therefore, by appropriately selecting and setting the numerical value when the down counter 22 is set by the load pulse from the edge detection circuit 21 in the channel specifying section 23, the received data of the desired channel is outputted from each channel selector. , and the delay time is constant as described above with respect to FIG.
なお、このチャネル指定部２３における数値の設定は、
手動で切換られるスイッチであってもよく、また、制御
手段を介してセットされるように構成してもよいことは
明らかであろう。Note that the setting of numerical values in this channel designation section 23 is as follows:
It will be clear that it may be a manually operated switch or may be arranged to be set via a control means.
本発明の時分割多重通信方式によれば、回線の設定を変
更する場合にチャネル設定部に設定されるチャネル番号
に相当する数値を変更するだけでよく、この変更によっ
ても遅延時間が変化しないので、遅延時間についての要
求が厳しい保護継電装置、送電線故障点標定装置などの
電力用重要機器についての伝送手段に適用し得るという
格別の効果が達成される。According to the time division multiplex communication system of the present invention, when changing line settings, it is only necessary to change the numerical value corresponding to the channel number set in the channel setting section, and the delay time does not change even with this change. A special effect is achieved in that the present invention can be applied to transmission means for important power equipment such as protective relay devices and power transmission line failure point locating devices that have strict requirements regarding delay time.
第１図は本発明による時分割多重通信方式の原理図、
第２図；よ本発明による遅延時間を説明するタイムチャ
ート、
第３図：よ本発明の実施例を示すブロック図、第４図は
その動作を説明するための波形図、第５図は従来の時分
割多重通信方式を示すブロック図、
第６図はこの従来例による遅延時間を説明するタイムチ
ャートである。FIG. 1 is a principle diagram of the time division multiplex communication system according to the present invention. FIG. 2: A time chart explaining the delay time according to the present invention. FIG. 3: A block diagram showing an embodiment of the present invention. 5 is a block diagram showing a conventional time division multiplex communication system, and FIG. 6 is a time chart illustrating the delay time according to this conventional example.
Claims (1)
チャネル指定手段（１）と、 この時分割多重化信号中のフレーム同期信号に基づいて
上記チャネル指定手段によって指定されたチャネルの受
信期間中にチャネルアクセス信号を生成するチャネルア
クセス信号生成手段（２）と、 このチャネルアクセス信号によってこの時分割多重信号
中の予め定められたタイムスロットに存在するデータを
出力するチャネル盤（３＿１、３＿２、…………３＿ｎ
）とを備え、 送信側におけるデータ送出から上記チャネル盤からデー
タが出力されるまでの遅延時間を一定に保つようにした
ことを特徴とする時分割多重通信方式。[Claims] Channel designating means (1) for designating a reception channel in a received time division multiplexed signal; a channel access signal generating means (2) that generates a channel access signal during a channel reception period; and a channel board (2) that outputs data existing in a predetermined time slot in this time division multiplexed signal using this channel access signal. 3_1, 3_2,……3_n
), and is characterized in that the delay time from data transmission on the transmitting side to data output from the channel board is kept constant.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318992A JPH01161931A (en) | 1987-12-18 | 1987-12-18 | Time division multiplex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318992A JPH01161931A (en) | 1987-12-18 | 1987-12-18 | Time division multiplex communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161931A true JPH01161931A (en) | 1989-06-26 |
Family
ID=18105284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318992A Pending JPH01161931A (en) | 1987-12-18 | 1987-12-18 | Time division multiplex communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161931A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112430A (en) * | 1985-11-12 | 1987-05-23 | Toshiba Corp | Channel pulse generator |
-
1987
- 1987-12-18 JP JP62318992A patent/JPH01161931A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112430A (en) * | 1985-11-12 | 1987-05-23 | Toshiba Corp | Channel pulse generator |
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