JPH0581173A - Status information transfer device between system buses - Google Patents
Status information transfer device between system busesInfo
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- JPH0581173A JPH0581173A JP3035943A JP3594391A JPH0581173A JP H0581173 A JPH0581173 A JP H0581173A JP 3035943 A JP3035943 A JP 3035943A JP 3594391 A JP3594391 A JP 3594391A JP H0581173 A JPH0581173 A JP H0581173A
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- Hardware Redundancy (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、システムバス間ステー
タス情報転送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a status information transfer device between system buses.
【0002】[0002]
【従来の技術】同一のシステムバス上に多数のカードタ
イプのモジュールが接続されたシステムにおいてトラブ
ルが発生した場合に、そのトラブルを解決する手掛かり
としては、各モジュールのフロントパネル面のLED表
示に示されたステータス情報が重要な意味を持つ。2. Description of the Related Art When a trouble occurs in a system in which a large number of card-type modules are connected to the same system bus, a clue for solving the trouble is indicated by an LED display on the front panel of each module. The status information given has important meaning.
【0003】特に、システムダウン時には各モジュール
に対するアクセスが不能になるので、視覚的に直接ステ
ータスを知ることができるLED表示はトラブルシュー
ティングに大きく貢献する。In particular, when the system is down, access to each module is disabled, so that the LED display which allows the user to directly visually know the status greatly contributes to troubleshooting.
【0004】しかしながら、パネル面の制約から表示で
きる内容(情報量)に限度がある。従って、少ないステ
ータス情報源から不具合の内容を推測しなければならな
い。換言すると、各カードのステータス情報の表示内容
が多いほどトラブルシューティングに要する時間が短く
なるといっても過言ではない。However, there is a limit to the content (amount of information) that can be displayed due to the restrictions on the panel surface. Therefore, it is necessary to infer the details of the failure from a few status information sources. In other words, it is no exaggeration to say that the more the content of the status information displayed on each card, the shorter the time required for troubleshooting.
【0005】[0005]
【発明が解決しようとする課題】しかし、上述の方法に
よると、各モジュールのパネル面を直接確認する必要が
ある。従って、同一のシステムバスに多数のモジュール
が接続されているような場合、すべてのモジュールのパ
ネル面を視認することは困難である。However, according to the above method, it is necessary to directly confirm the panel surface of each module. Therefore, when many modules are connected to the same system bus, it is difficult to visually recognize the panel surfaces of all the modules.
【0006】本発明はこのような点に着目してなされた
ものであり、その目的は、システムバス上に多数のモジ
ュールが接続されているシステムにおいて、各モジュー
ルのステータスを確実に認識することが可能なシステム
バス間ステータス情報転送装置を提供することにある。The present invention has been made paying attention to such a point, and an object thereof is to reliably recognize the status of each module in a system in which a large number of modules are connected to the system bus. It is to provide a possible status information transfer device between system buses.
【0007】[0007]
【課題を解決するための手段】上記課題を解決する本発
明は、複数のモジュールがシステムバス上に接続された
システムの各モジュールのステータス情報を得るための
システムバス間ステータス情報転送装置であって、複数
のモジュールのうちの一に内蔵され、ステータス情報を
得ようとするモジュールのID情報をシステムバス上に
シリアルデータとして送出し、各モジュールよりシステ
ムバスを介して送られたステータス情報を受けるマスタ
制御回路と、マスタ制御回路が内蔵されたモジュール以
外の各モジュールに内蔵され、マスタ制御回路より送ら
れたID情報を各モジュール内のID情報と比較し、I
D情報が一致した場合にはモジュールのステータス情報
をシリアルデータとして送出するスレーブ制御回路とを
備えたことを特徴とするものである。SUMMARY OF THE INVENTION The present invention for solving the above-mentioned problems is a system bus status information transfer device for obtaining status information of each module of a system in which a plurality of modules are connected on a system bus. , A master that is built in one of a plurality of modules, sends out the ID information of the module for which status information is to be obtained as serial data on the system bus, and receives the status information sent from each module via the system bus. The control circuit and the module other than the module in which the master control circuit is built-in are incorporated in each module, and the ID information sent from the master control circuit is compared with the ID information in each module, and I
When the D information matches, a slave control circuit for sending the status information of the module as serial data is provided.
【0008】[0008]
【作用】本発明において、一のモジュールに内蔵された
マスタ制御回路から、ステータス情報を得ようとするモ
ジュールのID情報がシリアルデータとして送出され
る。ID情報を受けたモジュールのスレーブ制御回路
は、受けたID情報と各自のモジュールのID情報とを
比較し、ID情報が一致していたらステータス情報をシ
リアルデータとして送出する。このようにしてステータ
ス情報が転送されるが、シリアルデータとしてシステム
バスと独立して動作しているため、システムトラブルや
システムバスダウンに影響されることがない。In the present invention, the master control circuit built in one module sends the ID information of the module for which status information is to be obtained as serial data. The slave control circuit of the module that has received the ID information compares the received ID information with the ID information of its own module, and if the ID information matches, sends the status information as serial data. The status information is transferred in this manner, but since it operates independently of the system bus as serial data, it is not affected by system trouble or system bus down.
【0009】[0009]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【0010】図1は本発明の一実施例の全体を示すシス
テム構成図であり、図2及び図3は図1に示した要部の
構成を詳細に示す構成図である。また、図4は動作の状
態を示すタイムチャートであり、図5は図3に示した装
置の動作時の状態遷移を示す状態遷移図である。FIG. 1 is a system configuration diagram showing an entire embodiment of the present invention, and FIGS. 2 and 3 are configuration diagrams showing in detail the configuration of the main part shown in FIG. Further, FIG. 4 is a time chart showing operation states, and FIG. 5 is a state transition diagram showing state transitions during operation of the device shown in FIG.
【0011】この実施例では、システムバスとして業界
標準となっているVMEバスを使用した場合について説
明を行う。VMEバス1には複数のモジュールが接続さ
れており、その内の1つをステータス通信用のマスタ
(マスタモジュール)Mとし、残りをスレーブ(スレー
ブモジュール)Sとする。VMEバス1にはシリアル通
信用としてSERCLK(シリアル通信用クロック)と、SERD
AT(シリアルデータ)とが用意されており、このプロト
コルについてはユーザに開放されている。そこで、本実
施例ではこのSERCLKとSERDATとを使用することにより、
各スレーブモジュールのステータス情報をマスタモジュ
ールが知りうるように構成した。In this embodiment, a case where a VME bus, which is an industry standard, is used as a system bus will be described. A plurality of modules are connected to the VME bus 1, one of which is a master (master module) M for status communication, and the rest are slaves (slave modules) S. The VME bus 1 uses SERCLK (serial communication clock) for serial communication and SERD.
AT (serial data) is prepared, and this protocol is open to users. Therefore, in this embodiment, by using this SERCLK and SERDAT,
The master module can know the status information of each slave module.
【0012】図2に示すマスタモジュールMに内蔵され
たマスタ制御回路MCは、以下の機能を有する。 バス1上にシリアル通信用のクロック(SERCLK)オシ
レータ3よりを供給する。但し、通信用としてシステム
クロック(SYSCLK)を使用する場合には、SERCLKの供給
は不要である。 スレーブモジュールSからのステータス情報を読み出
す場合、スレーブモジュールのID情報をシリアルデー
タとして、並列直列変換シフトレジスタ5を経由してV
MEバス1上のSERDAT線に送出する。 上記のID情報送出により、ID情報に対応したスレ
ーブモジュールSからのステータス情報を直列並列変換
シフトレジスタ7によりパラレルデータに変換する。The master control circuit MC incorporated in the master module M shown in FIG. 2 has the following functions. A clock (SERCLK) oscillator 3 for serial communication is supplied onto the bus 1. However, when the system clock (SYSCLK) is used for communication, it is not necessary to supply SERCLK. When the status information from the slave module S is read out, the ID information of the slave module is used as serial data and V is transmitted via the parallel / serial conversion shift register 5.
It is sent to the SERDAT line on the ME bus 1. By transmitting the ID information, the status information from the slave module S corresponding to the ID information is converted into parallel data by the serial / parallel conversion shift register 7.
【0013】次に、図3に示すスレーブモジュールに内
蔵されたスレーブ制御回路SCは、以下の機能を有す
る。 スレーブモジュールにはそれぞれ独立のID情報(カ
ードのベースアドレスがディップスイッチ等により設定
されている)を持ち、マスタモジュールMからのSERCLK
に同期したID情報(SERDAT線上の信号)と自分のID
情報とを比較する。 ID情報の比較の結果、一致した場合は、マスタモジ
ュールMからのステータス読み出し要求があったことを
意味している。この場合、自分のステータス情報をロジ
ックシーケンサ9を経由してSEDAT として送出する。こ
の場合、SEDAT はSECLK に同期させる。Next, the slave control circuit SC incorporated in the slave module shown in FIG. 3 has the following functions. Each slave module has independent ID information (card base address is set by dip switch etc.), and SERCLK from master module M
ID information (signal on the SERDAT line) and your ID
Compare with the information. As a result of the comparison of the ID information, if they match, it means that there is a status read request from the master module M. In this case, the own status information is sent out as SEDAT via the logic sequencer 9. In this case, SEDAT should be synchronized with SECLK.
【0014】このような機能を有する各部の動作時のタ
イミングを図4に示したタイムチャートにより説明す
る。ここでは、各スレーブモジュールのID情報として
4ビットのデータ,ステータス情報として4ビットのデ
ータを授受する場合について説明する。The operation timing of each section having such a function will be described with reference to the time chart shown in FIG. Here, a case will be described in which 4-bit data as ID information and 4-bit data as status information of each slave module are exchanged.
【0015】ステータスの読み出しを行いたいスレーブ
のID情報を、マスタ制御回路MCのシフトレジスタ5
にセットする(ステップ1)。The ID information of the slave whose status is to be read is stored in the shift register 5 of the master control circuit MC.
(Step 1).
【0016】IDENバーをLOWにセットする。これによ
りシフトレジスタ5の入力A〜Eの内容がクロックSERC
LKに同期してSERDATバーとして出力される。この場合、
SERDATバーの先頭ビットは常にLOWとし、スタートビ
ットの役割を持たせる。そして、5ビットのデータをす
べて送出したところで、IDENバーをHIGHにして送出
を停止させる(ステップ2)。Set the IDEN bar LOW. As a result, the contents of the inputs A to E of the shift register 5 are changed to the clock SERC.
Output as SERDAT bar in synchronization with LK. in this case,
The first bit of the SERDAT bar is always LOW and plays the role of a start bit. When all the 5-bit data has been transmitted, the IDEN bar is set to HIGH to stop the transmission (step 2).
【0017】このようにしてマスタモジュールから送出
されたID情報は、すべてのスレーブもジュールで受信
される。そして、各スレーブモジュールは自分のID情
報と一致しているかをスレーブ制御回路SC内の比較手
段で比較,判断する(ステップ3)。The ID information sent from the master module in this way is also received by all the slave modules. Then, each slave module compares and determines by the comparison means in the slave control circuit SC whether or not it matches with its own ID information (step 3).
【0018】ID情報が一致したスレーブモジュールが
存在した場合、そのモジュールは自分のステータス情報
の内容をクロックSERCLKに同期させゲート10を介しSE
RDATバーとして4ビットデータを出力する(ステップ
4)。When there is a slave module whose ID information matches, that module synchronizes the contents of its own status information with the clock SERCLK and SE through the gate 10.
4-bit data is output as the RDAT bar (step 4).
【0019】マスタ制御回路MCは、ID情報が一致し
たスレーブモジュールからのステータス情報が送出され
る間STRDバーをLOWにし、SERDATバーデータを直列/
並列変換する(ステップ5)。The master control circuit MC sets the STRD bar to LOW and outputs the SERDAT bar data in series / while the status information is transmitted from the slave module whose ID information matches.
Parallel conversion is performed (step 5).
【0020】スレーブモジュールからのステータス情報
送出が終了した後、マスタモジュールMはシフトレジス
タ7の出力を読み出す。これにより、上記ステップ1で
ID情報を設定したスレーブモジュールのステータスを
知ることができる(ステップ6)。After the status information has been transmitted from the slave module, the master module M reads the output of the shift register 7. As a result, it is possible to know the status of the slave module for which the ID information is set in step 1 (step 6).
【0021】次に図5を参照してスレーブ制御回路SC
内のロジックシーケンサ9の状態遷移を説明する。Next, referring to FIG. 5, the slave control circuit SC
The state transition of the logic sequencer 9 will be described.
【0022】通常は、S0の待機状態になっており、SE
RDATバー上にスタートビットが送出されるのを待ってい
る。LOWレベルのスタートビットが検出されると、S
1に遷移し、マスタもジュールからのID情報と自分の
ID情報との比較を開始する。すなわち、ID情報を1
ビットずつ比較してS2,S3,S4と遷移してゆき、
すべてが一致するとステータス送出のS5以降に遷移す
る。一方、IDが一致しない場合は、S1′〜S4′に
遷移する。この場合、他のスレーブモジュールがIDの
一致を検出しているので、タイミングを合わせるために
S1′〜S4′を順に遷移する。Normally, it is in the standby state of S0, and SE
Waiting for the start bit to be sent on the RDAT bar. When the LOW level start bit is detected, S
Transition to 1, and the master also starts comparing the ID information from the module with his own ID information. That is, the ID information is 1
Compare bit by bit, transition to S2, S3, S4,
If all match, the status transitions to S5 and later. On the other hand, if the IDs do not match, the process transits to S1 'to S4'. In this case, since another slave module has detected the coincidence of the IDs, S1 'to S4' are sequentially transited in order to adjust the timing.
【0023】ID情報が一致しているスレーブモジュー
ルは、4ビットのステータス情報をS5,S6,S7,
S8でマスタモジュールに対して送出する。一方、ID
情報が一致しないスレーブモジュールは、タイミングを
合わせるためにS5′,S6′,S7′,S8′を遷移
して他のスレーブモジュールのステータス送出が終了す
るまで待つ。The slave module having the matching ID information sends 4-bit status information to S5, S6, S7,
It is sent to the master module in S8. On the other hand, ID
The slave modules whose information does not match transit to S5 ', S6', S7 ', S8' in order to adjust the timing, and wait until the status transmission of other slave modules is completed.
【0024】以上詳細に説明したとおり、本実施例によ
ると、多数のモジュールで構成されるシステムでのトラ
ブル発生時に各モジュールのステータス情報をより多く
知ることができ、トラブル解決に大きく貢献する。特
に、本実施例の構成では、システムバスとは独立の信号
線により各モジュールのステータスが読みとれるため、
システムバスがダウンしたような場合であっても各モジ
ュールのステータスを容易に知ることができる。しか
も、シリアル通信により行っているため、データのビッ
ト長をより長くすれば、より多くの情報を知ることがで
きる。従って、トラブルシューティングに費やす時間を
短縮することが可能である。As described in detail above, according to this embodiment, more status information of each module can be known when a trouble occurs in a system composed of a large number of modules, which greatly contributes to solving the trouble. In particular, in the configuration of this embodiment, since the status of each module can be read by the signal line independent of the system bus,
Even if the system bus goes down, the status of each module can be easily known. Moreover, since the communication is performed by serial communication, if the bit length of the data is made longer, more information can be known. Therefore, the time spent for troubleshooting can be shortened.
【0025】また、本実施例のステータス情報転送シス
テムは、システムバスと独立しているため、トラブル発
生時のみならず、通常使用状態において、各モジュール
のステータスを監視するようなアプリケーションに対し
てもシステムのパフォーマンスに影響を与えることなく
実現できる。Further, since the status information transfer system of this embodiment is independent of the system bus, it can be applied not only to the occurrence of a trouble but also to an application for monitoring the status of each module in a normal use state. It can be achieved without affecting the system performance.
【0026】そして、シリアル通信を行っているため、
システムバス上に必要な信号線は、最低1本(この場
合、シリアルクロックとしてシステムクロックを代用す
る)用意するだけで済む。従って、本システムのために
バスを大幅に拡張する必要はない。Since serial communication is performed,
It is sufficient to prepare at least one required signal line on the system bus (in this case, substitute the system clock as the serial clock). Therefore, there is no need to significantly expand the bus for this system.
【0027】[0027]
【発明の効果】以上詳細に説明したように、本発明によ
れば、システムバス上に多数のモジュールが接続されて
いるようなシステムにおいて、各モジュールのステータ
スを確実に認識することが可能なシステムバス間ステー
タス情報転送装置を実現できる。As described in detail above, according to the present invention, in a system in which a large number of modules are connected to the system bus, it is possible to reliably recognize the status of each module. An inter-bus status information transfer device can be realized.
【図1】本発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.
【図2】図1に示した構成の要部を示す構成図である。FIG. 2 is a configuration diagram showing a main part of the configuration shown in FIG.
【図3】図1に示した構成の要部を示す構成図である。FIG. 3 is a configuration diagram showing a main part of the configuration shown in FIG.
【図4】本発明の一実施例にかかる装置の動作状態を示
すタイムチャートである。FIG. 4 is a time chart showing an operation state of the apparatus according to the embodiment of the present invention.
【図5】本発明の一実施例の動作状態を示す状態遷移図
である。FIG. 5 is a state transition diagram showing an operation state of the embodiment of the present invention.
1 システムバス 3 クロック発振部 4 バッファ 5 並列直列変換シフトレジスタ 6 ゲート 7 直列並列変換シフトレジスタ 8 バッファ 9 ロジックシーケンサ 10 ゲート 11 インバータ M マスタモジュール S スレーブモジュール MC マスタ制御回路 SC スレーブ制御回路 1 System Bus 3 Clock Oscillator 4 Buffer 5 Parallel / Serial Conversion Shift Register 6 Gate 7 Serial / Parallel Conversion Shift Register 8 Buffer 9 Logic Sequencer 10 Gate 11 Inverter M Master Module S Slave Module MC Master Control Circuit SC Slave Control Circuit
Claims (1)
続されたシステムの各モジュールのステータス情報を得
るためのシステムバス間ステータス情報転送装置であっ
て、 複数のモジュールのうちの一に内蔵され、ステータス情
報を得ようとするモジュールのID情報をシステムバス
上にシリアルデータとして送出し、各モジュールよりシ
ステムバスを介して送られたステータス情報を受けるマ
スタ制御回路(MC)と、 マスタ制御回路が内蔵されたモジュール以外の各モジュ
ールに内蔵され、マスタ制御回路(MC)より送られた
ID情報を各モジュール内のID情報と比較し、ID情
報が一致した場合にはモジュールのステータス情報をシ
リアルデータとして送出するスレーブ制御回路(SC)
とを備えたことを特徴とするシステムバス間ステータス
情報転送装置。1. A status information transfer device between system buses for obtaining status information of each module of a system in which a plurality of modules are connected on a system bus, the status information transfer apparatus being built in one of the plurality of modules and having a status. A master control circuit (MC) that sends the ID information of the module for which information is to be obtained as serial data to the system bus and receives the status information sent from each module via the system bus, and the master control circuit are built-in. Built in each module other than the above module, compares the ID information sent from the master control circuit (MC) with the ID information in each module, and if the ID information matches, sends the status information of the module as serial data. Slave control circuit (SC)
And a status information transfer device between system buses.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3035943A JPH0581173A (en) | 1991-03-01 | 1991-03-01 | Status information transfer device between system buses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3035943A JPH0581173A (en) | 1991-03-01 | 1991-03-01 | Status information transfer device between system buses |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0581173A true JPH0581173A (en) | 1993-04-02 |
Family
ID=12456085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3035943A Pending JPH0581173A (en) | 1991-03-01 | 1991-03-01 | Status information transfer device between system buses |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0581173A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5937206A (en) * | 1995-08-11 | 1999-08-10 | Kabushiki Kaisha Toshiba | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request |
-
1991
- 1991-03-01 JP JP3035943A patent/JPH0581173A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5937206A (en) * | 1995-08-11 | 1999-08-10 | Kabushiki Kaisha Toshiba | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request |
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