JPH0818562A - 時分割多重通信装置 - Google Patents
時分割多重通信装置Info
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- JPH0818562A JPH0818562A JP16622694A JP16622694A JPH0818562A JP H0818562 A JPH0818562 A JP H0818562A JP 16622694 A JP16622694 A JP 16622694A JP 16622694 A JP16622694 A JP 16622694A JP H0818562 A JPH0818562 A JP H0818562A
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- Japan
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- data
- division multiplex
- multiplex communication
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Abstract
(57)【要約】
【構成】 1台の親機1と複数台の子機3との間で、ク
ロックを除く単一線で時分割多重通信を行う際、同一線
に番地ビットを伝送し、子機側で伝送信号を制御するこ
とで親機1からの接続順に子機3の自動番地割り当てを
行う。 【効果】 クロックを除く単一ラインで自動番地割り当
てと時分割多重通信を実現することができ、ケーブルコ
ストの削減及びケーブルが細くなることによる作業性の
向上を図ることができる。また、最終段に設ける子機に
終端抵抗を設ける必要がなく、全子機を同一構造とする
ことができ、子機の製造面においてローコスト化を図る
ことができる。また、当該時分割多重通信装置の設置,
撤収等の際の作業性の向上を図ることができる。
ロックを除く単一線で時分割多重通信を行う際、同一線
に番地ビットを伝送し、子機側で伝送信号を制御するこ
とで親機1からの接続順に子機3の自動番地割り当てを
行う。 【効果】 クロックを除く単一ラインで自動番地割り当
てと時分割多重通信を実現することができ、ケーブルコ
ストの削減及びケーブルが細くなることによる作業性の
向上を図ることができる。また、最終段に設ける子機に
終端抵抗を設ける必要がなく、全子機を同一構造とする
ことができ、子機の製造面においてローコスト化を図る
ことができる。また、当該時分割多重通信装置の設置,
撤収等の際の作業性の向上を図ることができる。
Description
【0001】
【産業上の利用分野】本発明は、例えば語学学習等に用
いられるいわゆるLL学習システムや会議システム等に
用いて好適な時分割多重通信装置に関する。
いられるいわゆるLL学習システムや会議システム等に
用いて好適な時分割多重通信装置に関する。
【0002】
【従来の技術】従来、少なくとも1台の親機と複数台の
子機で構成される音声の会議システムやLL学習システ
ムでは、子機の操作情報を親機側で一括管理し、子機に
制御情報を与える動作を行う。
子機で構成される音声の会議システムやLL学習システ
ムでは、子機の操作情報を親機側で一括管理し、子機に
制御情報を与える動作を行う。
【0003】このような通信を実現させるためには、ケ
ーブルコスト等の経済性と、システム機器の設置,撤収
等の作業性を考慮すると、時分割多重による、全二重通
信,半二重通信を行うのが適当であり、ケーブルは、親
機から子機、その子機から次段の子機へとカスケード接
続するのが経済的である。
ーブルコスト等の経済性と、システム機器の設置,撤収
等の作業性を考慮すると、時分割多重による、全二重通
信,半二重通信を行うのが適当であり、ケーブルは、親
機から子機、その子機から次段の子機へとカスケード接
続するのが経済的である。
【0004】このとき、子機が、時分割多重されたデー
タの中から自分のデータを受け取り、また、多重化して
伝送するためには、少なくとも同一伝送ライン上で子機
には異なる番地が割り当てられている必要がある。
タの中から自分のデータを受け取り、また、多重化して
伝送するためには、少なくとも同一伝送ライン上で子機
には異なる番地が割り当てられている必要がある。
【0005】この番地の設定は、子機にスイッチ等を設
け、メーカー又はユーザが機械的に設定することもでき
るが、電気的信頼性,作業性,システムの保守,修理及
び商品管理等、様々な問題がある。
け、メーカー又はユーザが機械的に設定することもでき
るが、電気的信頼性,作業性,システムの保守,修理及
び商品管理等、様々な問題がある。
【0006】このため、従来の時分割多重通信装置は、
音声と制御信号の通信を目的としているもので、同一構
造で固有の番地を持たない複数台の子機に対してバス構
成のクロック,データ伝送ライン以外に専用のラインを
設け、親機から台数分のパルスと同期パルスを伝送し、
接続順に子機を介す毎に伝送されるパルス数を減らすこ
とで、異なる番地が順次割り当てられるようにすること
により、親機と子機との間でデータバス通信を図ってい
た。
音声と制御信号の通信を目的としているもので、同一構
造で固有の番地を持たない複数台の子機に対してバス構
成のクロック,データ伝送ライン以外に専用のラインを
設け、親機から台数分のパルスと同期パルスを伝送し、
接続順に子機を介す毎に伝送されるパルス数を減らすこ
とで、異なる番地が順次割り当てられるようにすること
により、親機と子機との間でデータバス通信を図ってい
た。
【0007】
【発明が解決しようとする課題】しかし、従来の時分割
多重通信装置は、クロック,データ転送ライン以外に専
用のラインを必要とするため、ケーブルライン数が増加
しコスト高となる問題があった。
多重通信装置は、クロック,データ転送ライン以外に専
用のラインを必要とするため、ケーブルライン数が増加
しコスト高となる問題があった。
【0008】また、上記クロック,データ伝送ラインが
バス構成のため、同一カスケード接続ラインの最終の子
機にのみ、伝送の反射を防止するための終端抵抗を有す
るコネクタ等を設ける必要があった。このため、上記終
端抵抗を有する最終子機が、上記同一カスケード接続ラ
インの最終端に接続されるように、注意をはらって上記
時分割多重通信装置を設置する必要がある等、該時分割
多重通信装置の設置,撤収の際の作業性に支障を来す問
題があった。
バス構成のため、同一カスケード接続ラインの最終の子
機にのみ、伝送の反射を防止するための終端抵抗を有す
るコネクタ等を設ける必要があった。このため、上記終
端抵抗を有する最終子機が、上記同一カスケード接続ラ
インの最終端に接続されるように、注意をはらって上記
時分割多重通信装置を設置する必要がある等、該時分割
多重通信装置の設置,撤収の際の作業性に支障を来す問
題があった。
【0009】なお、上記終端抵抗を設けないと、上記伝
送の反射により機器の誤動作を生じてしまう。
送の反射により機器の誤動作を生じてしまう。
【0010】本発明は上述の問題点に鑑みてなされたも
のであり、単一ラインによる接続でシステムを構成して
ローコスト化を図ることができ、最終段の子機に終端抵
抗を設けることなく伝送の反射による誤動作を防止する
ことができ、設置,撤収の際の作業性の向上を図ること
ができるような時分割多重通信装置の提供を目的とす
る。
のであり、単一ラインによる接続でシステムを構成して
ローコスト化を図ることができ、最終段の子機に終端抵
抗を設けることなく伝送の反射による誤動作を防止する
ことができ、設置,撤収の際の作業性の向上を図ること
ができるような時分割多重通信装置の提供を目的とす
る。
【0011】
【課題を解決するための手段】本発明に係る時分割多重
通信装置は、少なくとも1台の親機と複数台の子機との
間で時分割多重通信を行う時分割多重通信装置であっ
て、複数台の子機に対してクロックを除く単一ラインで
時分割多重を通信を行う時分割多重通信手段と、同一ラ
インの同期信号及び自動番地割り当てのための番地ビッ
トを伝送する伝送手段とを備える少なくとも1台の親機
を有する。
通信装置は、少なくとも1台の親機と複数台の子機との
間で時分割多重通信を行う時分割多重通信装置であっ
て、複数台の子機に対してクロックを除く単一ラインで
時分割多重を通信を行う時分割多重通信手段と、同一ラ
インの同期信号及び自動番地割り当てのための番地ビッ
トを伝送する伝送手段とを備える少なくとも1台の親機
を有する。
【0012】また、フレーム同期をとる同期手段と、上
記番地ビットを検出し親機からの接続順となる番地を検
出する番地検出手段と、親機からのデータに対して番地
ビットのみを可変する番地ビット可変手段と、上記検出
した番地のデータを検出するとともに、その検出した番
地にデータを送り出すデータ制御手段と、クロック及び
データラインを1対1の伝送とする入出力制御手段とを
備える複数の子機とを有する。
記番地ビットを検出し親機からの接続順となる番地を検
出する番地検出手段と、親機からのデータに対して番地
ビットのみを可変する番地ビット可変手段と、上記検出
した番地のデータを検出するとともに、その検出した番
地にデータを送り出すデータ制御手段と、クロック及び
データラインを1対1の伝送とする入出力制御手段とを
備える複数の子機とを有する。
【0013】そして、単一ラインで半二重通信方式を用
いて時分割多重通信を行う。
いて時分割多重通信を行う。
【0014】
【作用】本発明に係る時分割多重通信装置におけるデー
タ制御は、電気的には1対1のバスであり、複数台のバ
スではないため、子機毎に必ず終端する。また、クロッ
ク伝送も複数のバスではなく子機から子機を介して伝送
するため、これも必ず子機毎に終端する。従って、同一
ラインの最終段の子機のみ終端抵抗を設ける必要がない
うえ、全部の子機を同一構成とすることができる。
タ制御は、電気的には1対1のバスであり、複数台のバ
スではないため、子機毎に必ず終端する。また、クロッ
ク伝送も複数のバスではなく子機から子機を介して伝送
するため、これも必ず子機毎に終端する。従って、同一
ラインの最終段の子機のみ終端抵抗を設ける必要がない
うえ、全部の子機を同一構成とすることができる。
【0015】また、クロックを除く単一ラインで自動番
地割り当てと時分割多重通信を実現しているため、ケー
ブルコストの削減及びケーブルが細くなることによる作
業性の向上を図ることができる。
地割り当てと時分割多重通信を実現しているため、ケー
ブルコストの削減及びケーブルが細くなることによる作
業性の向上を図ることができる。
【0016】
【実施例】以下、本発明に係る時分割多重通信装置の好
ましい実施例について図面を参照しながら詳細に説明す
る。
ましい実施例について図面を参照しながら詳細に説明す
る。
【0017】本発明の実施例に係る時分割多重通信装置
は、1つの親機1と、複数の子機群2とで構成されてい
る。上記親機1には、例えば8つのコネクタ端子1aが
設けられており、この各コネクタ端子1aに、それぞれ
8つの子機3がケーブル4を介してカスケード接続され
ている。
は、1つの親機1と、複数の子機群2とで構成されてい
る。上記親機1には、例えば8つのコネクタ端子1aが
設けられており、この各コネクタ端子1aに、それぞれ
8つの子機3がケーブル4を介してカスケード接続され
ている。
【0018】すなわち、上記コネクタ端子1aは、ケー
ブル4を介して初段の子機3の第1の入出力コネクタ端
子3aに接続され、該初段の子機3の第2の入出力コネ
クタ端子3bは、次段の子機3の第1の入出力コネクタ
端子3aに接続され、該次段の子機3の第2の入出力コ
ネクタ端子3bは、さらに次段の子機3の第1の入出力
コネクタ端子3aに接続される等のように、該コネクタ
端子1a毎に、8つの子機3をカスケード接続した子機
ラインが形成されている。
ブル4を介して初段の子機3の第1の入出力コネクタ端
子3aに接続され、該初段の子機3の第2の入出力コネ
クタ端子3bは、次段の子機3の第1の入出力コネクタ
端子3aに接続され、該次段の子機3の第2の入出力コ
ネクタ端子3bは、さらに次段の子機3の第1の入出力
コネクタ端子3aに接続される等のように、該コネクタ
端子1a毎に、8つの子機3をカスケード接続した子機
ラインが形成されている。
【0019】上記親機1は、図2に示すような構成を有
しており、ROM11,RAM12及びDPRAM13
が、それぞれデータバス14,アドレスバス15を介し
てマイクロプロセッサ10に接続されている。
しており、ROM11,RAM12及びDPRAM13
が、それぞれデータバス14,アドレスバス15を介し
てマイクロプロセッサ10に接続されている。
【0020】上記DPRAM13は、双方向からのデー
タの読み出し,書き込みが可能なメモリであり、全子機
3から親機1に供給されるデータ(以下、アップデータ
という。)及び親機1から子機3に供給するデータ(以
下、ダウンデータという。)が記憶されるようになって
いる。
タの読み出し,書き込みが可能なメモリであり、全子機
3から親機1に供給されるデータ(以下、アップデータ
という。)及び親機1から子機3に供給するデータ(以
下、ダウンデータという。)が記憶されるようになって
いる。
【0021】また、上記親機1は、該親機1と子機3と
の間でデータの送受信を行う8つのI/Oインターフェ
ース16を有している。このI/Oインターフェース1
6は、上記DPRAM13から読み出され、例えば8ビ
ットのパラレルデータとして供給される上記ダウンデー
タをシリアル化する並直列変換器17と、上記並直列変
換器17によりシリアル化された上記ダウンデータを上
記子機3側に所定のタイミングで供給する出力バッファ
18と、パラレルデータをシリアルデータに変換するた
めの1ビット幅のクロック(BCK)を出力する出力バ
ッファ26とを有している。また、上記子機3側からシ
リアルデータとして供給される上記アップデータを受信
する入力バッファ20と、上記入力バッファ20からの
上記アップデータをパラレル化する直並列変換器21
と、上記パラレル化されたアップデータを上記DPRA
M13に転送する出力バッファ22とを有している。
の間でデータの送受信を行う8つのI/Oインターフェ
ース16を有している。このI/Oインターフェース1
6は、上記DPRAM13から読み出され、例えば8ビ
ットのパラレルデータとして供給される上記ダウンデー
タをシリアル化する並直列変換器17と、上記並直列変
換器17によりシリアル化された上記ダウンデータを上
記子機3側に所定のタイミングで供給する出力バッファ
18と、パラレルデータをシリアルデータに変換するた
めの1ビット幅のクロック(BCK)を出力する出力バ
ッファ26とを有している。また、上記子機3側からシ
リアルデータとして供給される上記アップデータを受信
する入力バッファ20と、上記入力バッファ20からの
上記アップデータをパラレル化する直並列変換器21
と、上記パラレル化されたアップデータを上記DPRA
M13に転送する出力バッファ22とを有している。
【0022】また、上記親機1は、フレームカウンタ2
3,DPRAMコントローラ24及びI/Oコントロー
ラ25を有している。このDPRAMコントローラ24
及びI/Oコントローラ25は、それぞれ上記フレーム
カウンタ23のフレームカウント動作に同期して上記D
PRAM13及びI/Oインターフェース16を制御す
るようになっている。
3,DPRAMコントローラ24及びI/Oコントロー
ラ25を有している。このDPRAMコントローラ24
及びI/Oコントローラ25は、それぞれ上記フレーム
カウンタ23のフレームカウント動作に同期して上記D
PRAM13及びI/Oインターフェース16を制御す
るようになっている。
【0023】次に、上記各子機3は、図3に示すように
上記親機1からのダウンデータを受信する入力バッファ
29と、上記入力バッファ29を介してシリアルデータ
として供給される上記ダウンデータをパラレル化する直
並列変換器32と、上記直並列変換器32によりパラレ
ル化された上記ダウンデータの中から、後に説明する自
動番地割り当て処理により割り当てられたデータのみを
所定のタイミングでラッチするDDレジスタ33と、上
記パラレル化された上記ダウンデータから同期信号を検
出する同期検出器34と、上記同期検出器34により上
記同期信号が検出されるタイミングでフレーム同期をと
るフレーム同期部35を有している。
上記親機1からのダウンデータを受信する入力バッファ
29と、上記入力バッファ29を介してシリアルデータ
として供給される上記ダウンデータをパラレル化する直
並列変換器32と、上記直並列変換器32によりパラレ
ル化された上記ダウンデータの中から、後に説明する自
動番地割り当て処理により割り当てられたデータのみを
所定のタイミングでラッチするDDレジスタ33と、上
記パラレル化された上記ダウンデータから同期信号を検
出する同期検出器34と、上記同期検出器34により上
記同期信号が検出されるタイミングでフレーム同期をと
るフレーム同期部35を有している。
【0024】また、上記各子機3は、上記フレーム同期
に基づいて、後に説明する自動番地割り当て処理を行う
番地処理部36と、各種タイミング信号を発生するタイ
ミング発生器37と、アップデータをレジストするUD
レジスタ38と、該アップデータをシリアル化する並直
列変換器39と、2つの分配器41,42等を有してい
る。
に基づいて、後に説明する自動番地割り当て処理を行う
番地処理部36と、各種タイミング信号を発生するタイ
ミング発生器37と、アップデータをレジストするUD
レジスタ38と、該アップデータをシリアル化する並直
列変換器39と、2つの分配器41,42等を有してい
る。
【0025】次に、このような構成を有する本実施例に
係る時分割多重通信装置の動作説明をする。本実施例に
係る時分割多重通信装置は、上記親機1及び子機3にお
いて、それぞれ1本のケーブルを用い、一方が送信を行
うときには他方は受信を行い、逆に他方が送信を行うと
きには一方は受信を行う等のように、交互に一本のケー
ブルを用いて通信を行う通信方式である、半二重通信方
式を用いて通信を行うようになっている。
係る時分割多重通信装置の動作説明をする。本実施例に
係る時分割多重通信装置は、上記親機1及び子機3にお
いて、それぞれ1本のケーブルを用い、一方が送信を行
うときには他方は受信を行い、逆に他方が送信を行うと
きには一方は受信を行う等のように、交互に一本のケー
ブルを用いて通信を行う通信方式である、半二重通信方
式を用いて通信を行うようになっている。
【0026】まず、上記図2において、親機1のDPR
AM13に、各子機3に送信するための各ダウンデータ
が記憶される。このDPRAM13に記憶されるダウン
データは、図4(c)に示すような固定値である同図
(b)に示す同期信号,後に説明する番地ビット,1ラ
イン分のダウンデータ(DD0〜DD7)で形成され
る。この各データは、フレームカウンタ23に同期して
読み出し制御を行うDPRAMコントローラ24により
パラレルに読み出され、上記並直列変換器17に供給さ
れる。
AM13に、各子機3に送信するための各ダウンデータ
が記憶される。このDPRAM13に記憶されるダウン
データは、図4(c)に示すような固定値である同図
(b)に示す同期信号,後に説明する番地ビット,1ラ
イン分のダウンデータ(DD0〜DD7)で形成され
る。この各データは、フレームカウンタ23に同期して
読み出し制御を行うDPRAMコントローラ24により
パラレルに読み出され、上記並直列変換器17に供給さ
れる。
【0027】上記並直列変換器17は、上記パラレルに
読み出されたダウンデータをシリアル化しこれを出力バ
ッファ18に供給する。当該時分割多重通信装置におい
ては、上述のように半二重通信方式を採用しているた
め、上記出力バッファ18には、図4(d)に示すよう
なセレクトデータが供給されており、該出力バッファ1
8は、ハイレベルのセレクトデータが供給されたときに
アクティブとなり、上記ダウンデータを初段の子機3に
伝送する。
読み出されたダウンデータをシリアル化しこれを出力バ
ッファ18に供給する。当該時分割多重通信装置におい
ては、上述のように半二重通信方式を採用しているた
め、上記出力バッファ18には、図4(d)に示すよう
なセレクトデータが供給されており、該出力バッファ1
8は、ハイレベルのセレクトデータが供給されたときに
アクティブとなり、上記ダウンデータを初段の子機3に
伝送する。
【0028】また、上記出力バッファ26は、図4
(a)に示すような、パラレルデータをシリアルデータ
に変換するための1ビット幅のクロックを伝送する。
(a)に示すような、パラレルデータをシリアルデータ
に変換するための1ビット幅のクロックを伝送する。
【0029】また、上記子機3からの1ライン分のアッ
プデータは、シリアルデータとして入力バッファ20を
介して直並列変換器21に供給される。上記直並列変換
器21は、上記アップデータをパラレル化し、これを出
力バッファ22に供給する。この出力バッファ22に供
給された上記アップデータは、上記フレームカウンタ2
3に同期して動作するI/Oコントローラ25により読
み出され、図4(b)に示すように上記DPRAM13
に記憶される。
プデータは、シリアルデータとして入力バッファ20を
介して直並列変換器21に供給される。上記直並列変換
器21は、上記アップデータをパラレル化し、これを出
力バッファ22に供給する。この出力バッファ22に供
給された上記アップデータは、上記フレームカウンタ2
3に同期して動作するI/Oコントローラ25により読
み出され、図4(b)に示すように上記DPRAM13
に記憶される。
【0030】上記DPRAMコントローラ24は、上記
アップデータが並直列変換器17によりシリアル化され
る間に、上記親機1に設けられているI/Oインターフ
ェース16の数分の読み書きを行うように上記DPRA
M13を制御する。これにより、複数ラインの通信を可
能とすることができる。
アップデータが並直列変換器17によりシリアル化され
る間に、上記親機1に設けられているI/Oインターフ
ェース16の数分の読み書きを行うように上記DPRA
M13を制御する。これにより、複数ラインの通信を可
能とすることができる。
【0031】なお、上記1フレームのデータは、図4
(b)に示すように同期信号,番地ビット,ダウンデー
タ(DD0〜DD7),アップデータ(UD0〜UD
7)及びクロック(BLK)で構成されており、上記ク
ロック(BLK)は、シリアル,パラレルのデータ変換
のタイミング調整用のクロックとなっている。
(b)に示すように同期信号,番地ビット,ダウンデー
タ(DD0〜DD7),アップデータ(UD0〜UD
7)及びクロック(BLK)で構成されており、上記ク
ロック(BLK)は、シリアル,パラレルのデータ変換
のタイミング調整用のクロックとなっている。
【0032】次に、上記親機1からのダウンデータは、
図3に示す入力出力端子46及び入力バッファ29を介
して直並列変換器32及び分配器41に供給される。上
記直並列変換器32は、シリアルデータとして供給され
る上記アップデータをパラレル化し、これをDDレジス
タ33及びパターン検出器34に供給する。
図3に示す入力出力端子46及び入力バッファ29を介
して直並列変換器32及び分配器41に供給される。上
記直並列変換器32は、シリアルデータとして供給され
る上記アップデータをパラレル化し、これをDDレジス
タ33及びパターン検出器34に供給する。
【0033】上記パターン検出器34は、上記ダウンデ
ータから同期信号を検出し、この検出出力をフレーム同
期部35に供給する。これにより、上記フレーム同期部
35において、フレーム同期がとられる。
ータから同期信号を検出し、この検出出力をフレーム同
期部35に供給する。これにより、上記フレーム同期部
35において、フレーム同期がとられる。
【0034】例えば、自動番地割り当てで0番地が割り
当てられたとしてデータの流れを説明すると、タイミン
グ発生器37は、フレーム同期部35のフレーム同期出
力に基づいて、ダウンデータ(DD0〜DD7)の中か
ら該ダウンデータDD0をラッチするラッチパルスを形
成し、これを上記DDレジスタ33に供給する。上記D
Dレジスタ33は、上記ラッチパルスに基づいて上記ダ
ウンデータDD0をラッチする。
当てられたとしてデータの流れを説明すると、タイミン
グ発生器37は、フレーム同期部35のフレーム同期出
力に基づいて、ダウンデータ(DD0〜DD7)の中か
ら該ダウンデータDD0をラッチするラッチパルスを形
成し、これを上記DDレジスタ33に供給する。上記D
Dレジスタ33は、上記ラッチパルスに基づいて上記ダ
ウンデータDD0をラッチする。
【0035】マイクロプロセッサ部40は、上記DDレ
ジスタ33から上記ダウンデータDD0を読み出し、ま
た、上記親機1に伝送するアップデータUD0をUDレ
ジスタ38に書き込む。
ジスタ33から上記ダウンデータDD0を読み出し、ま
た、上記親機1に伝送するアップデータUD0をUDレ
ジスタ38に書き込む。
【0036】上記UDレジスタ38に書き込まれたアッ
プデータUD0は、タイミング発生器37の制御により
並直列変換器39にロードされ、分配器41,出力バッ
ファ30及び入出力端子46を介して上記親機1に伝送
される。
プデータUD0は、タイミング発生器37の制御により
並直列変換器39にロードされ、分配器41,出力バッ
ファ30及び入出力端子46を介して上記親機1に伝送
される。
【0037】次に、自動番地割り当ての動作を説明す
る。同一ライン上の子機3に異なる番地を割り当てるた
めには、子機3を介す毎に情報が変化すればよい。この
ため、当該時分割多重通信装置では、図5(b)に示す
ように同一直列データ上に番地用のビット領域が設けて
ある。
る。同一ライン上の子機3に異なる番地を割り当てるた
めには、子機3を介す毎に情報が変化すればよい。この
ため、当該時分割多重通信装置では、図5(b)に示す
ように同一直列データ上に番地用のビット領域が設けて
ある。
【0038】すなわち、上記図3において、入力バッフ
ァ29を介したダウンデータ中の番地ビットは、図5
(b)に示すように1ビット目だけがハイレベルであ
る。このダウンデータは、番地処理部36に供給され
る。上記タイミング発生器37は、フレーム同期後、番
地ビット領域“1”を抽出するための図5(c)に示す
ような番地ビットゲート信号を出力する。これにより、
図5(d)に示すような番地ビットが抽出される。
ァ29を介したダウンデータ中の番地ビットは、図5
(b)に示すように1ビット目だけがハイレベルであ
る。このダウンデータは、番地処理部36に供給され
る。上記タイミング発生器37は、フレーム同期後、番
地ビット領域“1”を抽出するための図5(c)に示す
ような番地ビットゲート信号を出力する。これにより、
図5(d)に示すような番地ビットが抽出される。
【0039】上記番地処理部36は、上記番地ビットに
対して位相を1/2クロック分遅延させる遅延処理を施
すことにより、図5(e)に示すような番地ビットラッ
チパルスを形成する。そして、この番地ビットラッチパ
ルスにより、図5(f)に示すようなフレーム同期部3
5のカウンタ出力の下位4ビットのデータをラッチす
る。このラッチされたデータは、図5(g)に示すよう
な同一ライン上での番地を示すデータとなり、上記タイ
ミング発生器37に供給される。
対して位相を1/2クロック分遅延させる遅延処理を施
すことにより、図5(e)に示すような番地ビットラッ
チパルスを形成する。そして、この番地ビットラッチパ
ルスにより、図5(f)に示すようなフレーム同期部3
5のカウンタ出力の下位4ビットのデータをラッチす
る。このラッチされたデータは、図5(g)に示すよう
な同一ライン上での番地を示すデータとなり、上記タイ
ミング発生器37に供給される。
【0040】次の子機3へのダウンデータのうち、番地
ビット以外は出力バッファ43を介して伝送される。ま
た、番地ビット領域は、上記番地ビットが1ビット分遅
延処理され、次の子機3のための番地ビットとされてか
ら伝送される。
ビット以外は出力バッファ43を介して伝送される。ま
た、番地ビット領域は、上記番地ビットが1ビット分遅
延処理され、次の子機3のための番地ビットとされてか
ら伝送される。
【0041】このような動作を上記ダウンデータが子機
3に供給される毎に行うことにより、0〜7番地の各番
地が、親機1に接続されている子機3の接続順に割り当
てられることとなる。
3に供給される毎に行うことにより、0〜7番地の各番
地が、親機1に接続されている子機3の接続順に割り当
てられることとなる。
【0042】上記アップデータは、同一データラインで
伝送し、子機3は、自分に割り当てられた番地より大き
い番地のアップデータは、入力バッファ44に伝送され
るため、分配器42により、自分のアップデータ以外は
そのまま出力する。このアップデータは、出力バッファ
30及び入出力端子46を介して上記親機1に伝送され
る。
伝送し、子機3は、自分に割り当てられた番地より大き
い番地のアップデータは、入力バッファ44に伝送され
るため、分配器42により、自分のアップデータ以外は
そのまま出力する。このアップデータは、出力バッファ
30及び入出力端子46を介して上記親機1に伝送され
る。
【0043】なお、出力バッファ43の出力制御は、入
力端子49から供給される図4(d)に示すようなセレ
クトデータで、上記出力バッファ30の出力制御は、入
力端子47から供給される上記アップデータ間の“1”
の信号によりそれぞれ行われる。また、上記クロック
は、入力端子48,入力バッファ31,出力バッファ4
5及び出力端子51を介して次段の子機3に伝送され
る。
力端子49から供給される図4(d)に示すようなセレ
クトデータで、上記出力バッファ30の出力制御は、入
力端子47から供給される上記アップデータ間の“1”
の信号によりそれぞれ行われる。また、上記クロック
は、入力端子48,入力バッファ31,出力バッファ4
5及び出力端子51を介して次段の子機3に伝送され
る。
【0044】当該時分割多重通信装置は、電気的には1
対1のバスであり、複数台のバスではないため、データ
ラインは、子機毎に必ず終端する。また、クロック伝送
も複数台のバスではなく、上記入力バッファ31で受信
し、出力バッファ45を介して次段の子機に伝送してい
るため、これも子機毎に必ず終端する。このため、同一
ライン上の最終子機のみ終端抵抗を設ける必要がなく、
全子機を同一構成とすることができる。従って、最終段
の子機を意識して当該時分割多重通信装置の設置,撤収
を行わなければならないような不都合を解消することが
でき、製造性,作業性及びサービス性の向上を図ること
ができる。
対1のバスであり、複数台のバスではないため、データ
ラインは、子機毎に必ず終端する。また、クロック伝送
も複数台のバスではなく、上記入力バッファ31で受信
し、出力バッファ45を介して次段の子機に伝送してい
るため、これも子機毎に必ず終端する。このため、同一
ライン上の最終子機のみ終端抵抗を設ける必要がなく、
全子機を同一構成とすることができる。従って、最終段
の子機を意識して当該時分割多重通信装置の設置,撤収
を行わなければならないような不都合を解消することが
でき、製造性,作業性及びサービス性の向上を図ること
ができる。
【0045】また、クロックを除く単一ラインで、自動
番地割り当てと時分割多重通信を実現することができ、
ケーブルコストの削減を図ることができるうえ、該ケー
ブルを細くするができ、作業性の向上を図ることができ
る。
番地割り当てと時分割多重通信を実現することができ、
ケーブルコストの削減を図ることができるうえ、該ケー
ブルを細くするができ、作業性の向上を図ることができ
る。
【0046】なお、上記実施例の変形例として、上記図
3に示す子機のマイクロプロセッサ10を除き、直接、
キー情報をアップデータとして取り込み、上記ダウンデ
ータを、直接、制御回路に接続する構成としてもよい。
この場合、親機のマイクロプロセッサの複数台の長距離
インターフェースを構成することができる。
3に示す子機のマイクロプロセッサ10を除き、直接、
キー情報をアップデータとして取り込み、上記ダウンデ
ータを、直接、制御回路に接続する構成としてもよい。
この場合、親機のマイクロプロセッサの複数台の長距離
インターフェースを構成することができる。
【0047】
【発明の効果】本発明に係る時分割多重通信装置は、ク
ロックを除く単一ラインで、自動番地割り当てと時分割
多重通信を実現することができ、ケーブルコストの削減
を図ることができるうえ、該ケーブルを細くするがで
き、作業性の向上を図ることができる。
ロックを除く単一ラインで、自動番地割り当てと時分割
多重通信を実現することができ、ケーブルコストの削減
を図ることができるうえ、該ケーブルを細くするがで
き、作業性の向上を図ることができる。
【0048】また、データライン及びクロック伝送を子
機毎に終端させることができるため、同一ライン上の最
終子機のみ終端抵抗を設ける必要がなく、全子機を同一
構成とすることができる。従って、最終段の子機を意識
して当該時分割多重通信装置の設置,撤収を行わなけれ
ばならないような不都合を解消することができ、製造
性,作業性及びサービス性の向上を図ることができる。
機毎に終端させることができるため、同一ライン上の最
終子機のみ終端抵抗を設ける必要がなく、全子機を同一
構成とすることができる。従って、最終段の子機を意識
して当該時分割多重通信装置の設置,撤収を行わなけれ
ばならないような不都合を解消することができ、製造
性,作業性及びサービス性の向上を図ることができる。
【図1】本発明に係る時分割多重通信装置の実施例のブ
ロック図である。
ロック図である。
【図2】上記実施例に係る時分割多重通信装置に設けら
れている親機のブロック図である。
れている親機のブロック図である。
【図3】上記実施例に係る時分割多重通信装置に設けら
れている子機のブロック図である。
れている子機のブロック図である。
【図4】上記親機の動作を説明するためのタイムチャー
トである。
トである。
【図5】上記子機における自動番地割り当て処理を説明
するためのタイムチャートである。
するためのタイムチャートである。
1 親機 1a 入出力コネクタ端子 2 子機群 3 子機 3a,3b 子機の入出力コネクタ端子 10 マイクロプロセッサ 11 ROM 12 RAM 13 DPRAM 14 データバス 15 アドレスバス 16 I/Oインターフェース 17 並直列変換器 18 出力バッファ 20 入力バッファ 21 直並列変換器 22 出力バッファ 23 フレームカウンタ 24 DPRAMコントローラ 25 I/Oコントローラ 32 直並列変換器 33 DDレジスタ 34 バターン検出器 35 フレーム同期部 36 番地処理部 37 タイミング発生器 38 UDレジスタ 39 並直列変換器 40 マイクロプロセッサ部 41,42 分配器
Claims (1)
- 【請求項1】 少なくとも1台の親機と複数台の子機と
の間で時分割多重通信を行う時分割多重通信装置であっ
て、 複数台の子機に対してクロックを除く単一ラインで時分
割多重を通信を行う時分割多重通信手段と、同一ライン
の同期信号及び自動番地割り当てのための番地ビットを
伝送する伝送手段とを備える少なくとも1台の親機と、 フレーム同期をとる同期手段と、上記番地ビットを検出
し親機からの接続順となる番地を検出する番地検出手段
と、親機からのデータに対して番地ビットのみを可変す
る番地ビット可変手段と、上記検出した番地のデータを
検出するとともに、その検出した番地にデータを送り出
すデータ制御手段と、クロック及びデータラインを1対
1の伝送とする入出力制御手段とを備える複数の子機と
を有し、 単一ラインで半二重通信方式を用いて時分割多重通信を
行うことを特徴とする時分割多重通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16622694A JPH0818562A (ja) | 1994-06-25 | 1994-06-25 | 時分割多重通信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16622694A JPH0818562A (ja) | 1994-06-25 | 1994-06-25 | 時分割多重通信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0818562A true JPH0818562A (ja) | 1996-01-19 |
Family
ID=15827456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16622694A Withdrawn JPH0818562A (ja) | 1994-06-25 | 1994-06-25 | 時分割多重通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0818562A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337867B1 (en) | 1997-03-12 | 2002-01-08 | Nec Corporation | Multiplexor |
JP2007036957A (ja) * | 2005-07-29 | 2007-02-08 | Auto Network Gijutsu Kenkyusho:Kk | 通信システム |
JP2008294505A (ja) * | 2007-05-22 | 2008-12-04 | Tamura Seisakusho Co Ltd | 無線システム、マスター装置、スレーブ装置及びこれらの制御方法 |
WO2012176821A1 (ja) * | 2011-06-21 | 2012-12-27 | パナソニック株式会社 | 計測システム |
-
1994
- 1994-06-25 JP JP16622694A patent/JPH0818562A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337867B1 (en) | 1997-03-12 | 2002-01-08 | Nec Corporation | Multiplexor |
JP2007036957A (ja) * | 2005-07-29 | 2007-02-08 | Auto Network Gijutsu Kenkyusho:Kk | 通信システム |
JP2008294505A (ja) * | 2007-05-22 | 2008-12-04 | Tamura Seisakusho Co Ltd | 無線システム、マスター装置、スレーブ装置及びこれらの制御方法 |
WO2012176821A1 (ja) * | 2011-06-21 | 2012-12-27 | パナソニック株式会社 | 計測システム |
CN103597777A (zh) * | 2011-06-21 | 2014-02-19 | 松下电器产业株式会社 | 测量*** |
CN103597777B (zh) * | 2011-06-21 | 2016-12-07 | 松下知识产权经营株式会社 | 测量*** |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |