JPH0818562A - 時分割多重通信装置 - Google Patents

Abstract

(57)【要約】 【構成】 １台の親機１と複数台の子機３との間で、ク
ロックを除く単一線で時分割多重通信を行う際、同一線
に番地ビットを伝送し、子機側で伝送信号を制御するこ
とで親機１からの接続順に子機３の自動番地割り当てを
行う。 【効果】 クロックを除く単一ラインで自動番地割り当
てと時分割多重通信を実現することができ、ケーブルコ
ストの削減及びケーブルが細くなることによる作業性の
向上を図ることができる。また、最終段に設ける子機に
終端抵抗を設ける必要がなく、全子機を同一構造とする
ことができ、子機の製造面においてローコスト化を図る
ことができる。また、当該時分割多重通信装置の設置，
撤収等の際の作業性の向上を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば語学学習等に用
いられるいわゆるＬＬ学習システムや会議システム等に
用いて好適な時分割多重通信装置に関する。

【０００２】

【従来の技術】従来、少なくとも１台の親機と複数台の
子機で構成される音声の会議システムやＬＬ学習システ
ムでは、子機の操作情報を親機側で一括管理し、子機に
制御情報を与える動作を行う。

【０００３】このような通信を実現させるためには、ケ
ーブルコスト等の経済性と、システム機器の設置，撤収
等の作業性を考慮すると、時分割多重による、全二重通
信，半二重通信を行うのが適当であり、ケーブルは、親
機から子機、その子機から次段の子機へとカスケード接
続するのが経済的である。

【０００４】このとき、子機が、時分割多重されたデー
タの中から自分のデータを受け取り、また、多重化して
伝送するためには、少なくとも同一伝送ライン上で子機
には異なる番地が割り当てられている必要がある。

【０００５】この番地の設定は、子機にスイッチ等を設
け、メーカー又はユーザが機械的に設定することもでき
るが、電気的信頼性，作業性，システムの保守，修理及
び商品管理等、様々な問題がある。

【０００６】このため、従来の時分割多重通信装置は、
音声と制御信号の通信を目的としているもので、同一構
造で固有の番地を持たない複数台の子機に対してバス構
成のクロック，データ伝送ライン以外に専用のラインを
設け、親機から台数分のパルスと同期パルスを伝送し、
接続順に子機を介す毎に伝送されるパルス数を減らすこ
とで、異なる番地が順次割り当てられるようにすること
により、親機と子機との間でデータバス通信を図ってい
た。

【０００７】

【発明が解決しようとする課題】しかし、従来の時分割
多重通信装置は、クロック，データ転送ライン以外に専
用のラインを必要とするため、ケーブルライン数が増加
しコスト高となる問題があった。

【０００８】また、上記クロック，データ伝送ラインが
バス構成のため、同一カスケード接続ラインの最終の子
機にのみ、伝送の反射を防止するための終端抵抗を有す
るコネクタ等を設ける必要があった。このため、上記終
端抵抗を有する最終子機が、上記同一カスケード接続ラ
インの最終端に接続されるように、注意をはらって上記
時分割多重通信装置を設置する必要がある等、該時分割
多重通信装置の設置，撤収の際の作業性に支障を来す問
題があった。

【０００９】なお、上記終端抵抗を設けないと、上記伝
送の反射により機器の誤動作を生じてしまう。

【００１０】本発明は上述の問題点に鑑みてなされたも
のであり、単一ラインによる接続でシステムを構成して
ローコスト化を図ることができ、最終段の子機に終端抵
抗を設けることなく伝送の反射による誤動作を防止する
ことができ、設置，撤収の際の作業性の向上を図ること
ができるような時分割多重通信装置の提供を目的とす
る。

【００１１】

【課題を解決するための手段】本発明に係る時分割多重
通信装置は、少なくとも１台の親機と複数台の子機との
間で時分割多重通信を行う時分割多重通信装置であっ
て、複数台の子機に対してクロックを除く単一ラインで
時分割多重を通信を行う時分割多重通信手段と、同一ラ
インの同期信号及び自動番地割り当てのための番地ビッ
トを伝送する伝送手段とを備える少なくとも１台の親機
を有する。

【００１２】また、フレーム同期をとる同期手段と、上
記番地ビットを検出し親機からの接続順となる番地を検
出する番地検出手段と、親機からのデータに対して番地
ビットのみを可変する番地ビット可変手段と、上記検出
した番地のデータを検出するとともに、その検出した番
地にデータを送り出すデータ制御手段と、クロック及び
データラインを１対１の伝送とする入出力制御手段とを
備える複数の子機とを有する。

【００１３】そして、単一ラインで半二重通信方式を用
いて時分割多重通信を行う。

【００１４】

【作用】本発明に係る時分割多重通信装置におけるデー
タ制御は、電気的には１対１のバスであり、複数台のバ
スではないため、子機毎に必ず終端する。また、クロッ
ク伝送も複数のバスではなく子機から子機を介して伝送
するため、これも必ず子機毎に終端する。従って、同一
ラインの最終段の子機のみ終端抵抗を設ける必要がない
うえ、全部の子機を同一構成とすることができる。

【００１５】また、クロックを除く単一ラインで自動番
地割り当てと時分割多重通信を実現しているため、ケー
ブルコストの削減及びケーブルが細くなることによる作
業性の向上を図ることができる。

【００１６】

【実施例】以下、本発明に係る時分割多重通信装置の好
ましい実施例について図面を参照しながら詳細に説明す
る。

【００１７】本発明の実施例に係る時分割多重通信装置
は、１つの親機１と、複数の子機群２とで構成されてい
る。上記親機１には、例えば８つのコネクタ端子１ａが
設けられており、この各コネクタ端子１ａに、それぞれ
８つの子機３がケーブル４を介してカスケード接続され
ている。

【００１８】すなわち、上記コネクタ端子１ａは、ケー
ブル４を介して初段の子機３の第１の入出力コネクタ端
子３ａに接続され、該初段の子機３の第２の入出力コネ
クタ端子３ｂは、次段の子機３の第１の入出力コネクタ
端子３ａに接続され、該次段の子機３の第２の入出力コ
ネクタ端子３ｂは、さらに次段の子機３の第１の入出力
コネクタ端子３ａに接続される等のように、該コネクタ
端子１ａ毎に、８つの子機３をカスケード接続した子機
ラインが形成されている。

【００１９】上記親機１は、図２に示すような構成を有
しており、ＲＯＭ１１，ＲＡＭ１２及びＤＰＲＡＭ１３
が、それぞれデータバス１４，アドレスバス１５を介し
てマイクロプロセッサ１０に接続されている。

【００２０】上記ＤＰＲＡＭ１３は、双方向からのデー
タの読み出し，書き込みが可能なメモリであり、全子機
３から親機１に供給されるデータ（以下、アップデータ
という。）及び親機１から子機３に供給するデータ（以
下、ダウンデータという。）が記憶されるようになって
いる。

【００２１】また、上記親機１は、該親機１と子機３と
の間でデータの送受信を行う８つのＩ／Ｏインターフェ
ース１６を有している。このＩ／Ｏインターフェース１
６は、上記ＤＰＲＡＭ１３から読み出され、例えば８ビ
ットのパラレルデータとして供給される上記ダウンデー
タをシリアル化する並直列変換器１７と、上記並直列変
換器１７によりシリアル化された上記ダウンデータを上
記子機３側に所定のタイミングで供給する出力バッファ
１８と、パラレルデータをシリアルデータに変換するた
めの１ビット幅のクロック（ＢＣＫ）を出力する出力バ
ッファ２６とを有している。また、上記子機３側からシ
リアルデータとして供給される上記アップデータを受信
する入力バッファ２０と、上記入力バッファ２０からの
上記アップデータをパラレル化する直並列変換器２１
と、上記パラレル化されたアップデータを上記ＤＰＲＡ
Ｍ１３に転送する出力バッファ２２とを有している。

【００２２】また、上記親機１は、フレームカウンタ２
３，ＤＰＲＡＭコントローラ２４及びＩ／Ｏコントロー
ラ２５を有している。このＤＰＲＡＭコントローラ２４
及びＩ／Ｏコントローラ２５は、それぞれ上記フレーム
カウンタ２３のフレームカウント動作に同期して上記Ｄ
ＰＲＡＭ１３及びＩ／Ｏインターフェース１６を制御す
るようになっている。

【００２３】次に、上記各子機３は、図３に示すように
上記親機１からのダウンデータを受信する入力バッファ
２９と、上記入力バッファ２９を介してシリアルデータ
として供給される上記ダウンデータをパラレル化する直
並列変換器３２と、上記直並列変換器３２によりパラレ
ル化された上記ダウンデータの中から、後に説明する自
動番地割り当て処理により割り当てられたデータのみを
所定のタイミングでラッチするＤＤレジスタ３３と、上
記パラレル化された上記ダウンデータから同期信号を検
出する同期検出器３４と、上記同期検出器３４により上
記同期信号が検出されるタイミングでフレーム同期をと
るフレーム同期部３５を有している。

【００２４】また、上記各子機３は、上記フレーム同期
に基づいて、後に説明する自動番地割り当て処理を行う
番地処理部３６と、各種タイミング信号を発生するタイ
ミング発生器３７と、アップデータをレジストするＵＤ
レジスタ３８と、該アップデータをシリアル化する並直
列変換器３９と、２つの分配器４１，４２等を有してい
る。

【００２５】次に、このような構成を有する本実施例に
係る時分割多重通信装置の動作説明をする。本実施例に
係る時分割多重通信装置は、上記親機１及び子機３にお
いて、それぞれ１本のケーブルを用い、一方が送信を行
うときには他方は受信を行い、逆に他方が送信を行うと
きには一方は受信を行う等のように、交互に一本のケー
ブルを用いて通信を行う通信方式である、半二重通信方
式を用いて通信を行うようになっている。

【００２６】まず、上記図２において、親機１のＤＰＲ
ＡＭ１３に、各子機３に送信するための各ダウンデータ
が記憶される。このＤＰＲＡＭ１３に記憶されるダウン
データは、図４（ｃ）に示すような固定値である同図
（ｂ）に示す同期信号，後に説明する番地ビット，１ラ
イン分のダウンデータ（ＤＤ０〜ＤＤ７）で形成され
る。この各データは、フレームカウンタ２３に同期して
読み出し制御を行うＤＰＲＡＭコントローラ２４により
パラレルに読み出され、上記並直列変換器１７に供給さ
れる。

【００２７】上記並直列変換器１７は、上記パラレルに
読み出されたダウンデータをシリアル化しこれを出力バ
ッファ１８に供給する。当該時分割多重通信装置におい
ては、上述のように半二重通信方式を採用しているた
め、上記出力バッファ１８には、図４（ｄ）に示すよう
なセレクトデータが供給されており、該出力バッファ１
８は、ハイレベルのセレクトデータが供給されたときに
アクティブとなり、上記ダウンデータを初段の子機３に
伝送する。

【００２８】また、上記出力バッファ２６は、図４
（ａ）に示すような、パラレルデータをシリアルデータ
に変換するための１ビット幅のクロックを伝送する。

【００２９】また、上記子機３からの１ライン分のアッ
プデータは、シリアルデータとして入力バッファ２０を
介して直並列変換器２１に供給される。上記直並列変換
器２１は、上記アップデータをパラレル化し、これを出
力バッファ２２に供給する。この出力バッファ２２に供
給された上記アップデータは、上記フレームカウンタ２
３に同期して動作するＩ／Ｏコントローラ２５により読
み出され、図４（ｂ）に示すように上記ＤＰＲＡＭ１３
に記憶される。

【００３０】上記ＤＰＲＡＭコントローラ２４は、上記
アップデータが並直列変換器１７によりシリアル化され
る間に、上記親機１に設けられているＩ／Ｏインターフ
ェース１６の数分の読み書きを行うように上記ＤＰＲＡ
Ｍ１３を制御する。これにより、複数ラインの通信を可
能とすることができる。

【００３１】なお、上記１フレームのデータは、図４
（ｂ）に示すように同期信号，番地ビット，ダウンデー
タ（ＤＤ０〜ＤＤ７），アップデータ（ＵＤ０〜ＵＤ
７）及びクロック（ＢＬＫ）で構成されており、上記ク
ロック（ＢＬＫ）は、シリアル，パラレルのデータ変換
のタイミング調整用のクロックとなっている。

【００３２】次に、上記親機１からのダウンデータは、
図３に示す入力出力端子４６及び入力バッファ２９を介
して直並列変換器３２及び分配器４１に供給される。上
記直並列変換器３２は、シリアルデータとして供給され
る上記アップデータをパラレル化し、これをＤＤレジス
タ３３及びパターン検出器３４に供給する。

【００３３】上記パターン検出器３４は、上記ダウンデ
ータから同期信号を検出し、この検出出力をフレーム同
期部３５に供給する。これにより、上記フレーム同期部
３５において、フレーム同期がとられる。

【００３４】例えば、自動番地割り当てで０番地が割り
当てられたとしてデータの流れを説明すると、タイミン
グ発生器３７は、フレーム同期部３５のフレーム同期出
力に基づいて、ダウンデータ（ＤＤ０〜ＤＤ７）の中か
ら該ダウンデータＤＤ０をラッチするラッチパルスを形
成し、これを上記ＤＤレジスタ３３に供給する。上記Ｄ
Ｄレジスタ３３は、上記ラッチパルスに基づいて上記ダ
ウンデータＤＤ０をラッチする。

【００３５】マイクロプロセッサ部４０は、上記ＤＤレ
ジスタ３３から上記ダウンデータＤＤ０を読み出し、ま
た、上記親機１に伝送するアップデータＵＤ０をＵＤレ
ジスタ３８に書き込む。

【００３６】上記ＵＤレジスタ３８に書き込まれたアッ
プデータＵＤ０は、タイミング発生器３７の制御により
並直列変換器３９にロードされ、分配器４１，出力バッ
ファ３０及び入出力端子４６を介して上記親機１に伝送
される。

【００３７】次に、自動番地割り当ての動作を説明す
る。同一ライン上の子機３に異なる番地を割り当てるた
めには、子機３を介す毎に情報が変化すればよい。この
ため、当該時分割多重通信装置では、図５（ｂ）に示す
ように同一直列データ上に番地用のビット領域が設けて
ある。

【００３８】すなわち、上記図３において、入力バッフ
ァ２９を介したダウンデータ中の番地ビットは、図５
（ｂ）に示すように１ビット目だけがハイレベルであ
る。このダウンデータは、番地処理部３６に供給され
る。上記タイミング発生器３７は、フレーム同期後、番
地ビット領域“１”を抽出するための図５（ｃ）に示す
ような番地ビットゲート信号を出力する。これにより、
図５（ｄ）に示すような番地ビットが抽出される。

【００３９】上記番地処理部３６は、上記番地ビットに
対して位相を１／２クロック分遅延させる遅延処理を施
すことにより、図５（ｅ）に示すような番地ビットラッ
チパルスを形成する。そして、この番地ビットラッチパ
ルスにより、図５（ｆ）に示すようなフレーム同期部３
５のカウンタ出力の下位４ビットのデータをラッチす
る。このラッチされたデータは、図５（ｇ）に示すよう
な同一ライン上での番地を示すデータとなり、上記タイ
ミング発生器３７に供給される。

【００４０】次の子機３へのダウンデータのうち、番地
ビット以外は出力バッファ４３を介して伝送される。ま
た、番地ビット領域は、上記番地ビットが１ビット分遅
延処理され、次の子機３のための番地ビットとされてか
ら伝送される。

【００４１】このような動作を上記ダウンデータが子機
３に供給される毎に行うことにより、０〜７番地の各番
地が、親機１に接続されている子機３の接続順に割り当
てられることとなる。

【００４２】上記アップデータは、同一データラインで
伝送し、子機３は、自分に割り当てられた番地より大き
い番地のアップデータは、入力バッファ４４に伝送され
るため、分配器４２により、自分のアップデータ以外は
そのまま出力する。このアップデータは、出力バッファ
３０及び入出力端子４６を介して上記親機１に伝送され
る。

【００４３】なお、出力バッファ４３の出力制御は、入
力端子４９から供給される図４（ｄ）に示すようなセレ
クトデータで、上記出力バッファ３０の出力制御は、入
力端子４７から供給される上記アップデータ間の“１”
の信号によりそれぞれ行われる。また、上記クロック
は、入力端子４８，入力バッファ３１，出力バッファ４
５及び出力端子５１を介して次段の子機３に伝送され
る。

【００４４】当該時分割多重通信装置は、電気的には１
対１のバスであり、複数台のバスではないため、データ
ラインは、子機毎に必ず終端する。また、クロック伝送
も複数台のバスではなく、上記入力バッファ３１で受信
し、出力バッファ４５を介して次段の子機に伝送してい
るため、これも子機毎に必ず終端する。このため、同一
ライン上の最終子機のみ終端抵抗を設ける必要がなく、
全子機を同一構成とすることができる。従って、最終段
の子機を意識して当該時分割多重通信装置の設置，撤収
を行わなければならないような不都合を解消することが
でき、製造性，作業性及びサービス性の向上を図ること
ができる。

【００４５】また、クロックを除く単一ラインで、自動
番地割り当てと時分割多重通信を実現することができ、
ケーブルコストの削減を図ることができるうえ、該ケー
ブルを細くするができ、作業性の向上を図ることができ
る。

【００４６】なお、上記実施例の変形例として、上記図
３に示す子機のマイクロプロセッサ１０を除き、直接、
キー情報をアップデータとして取り込み、上記ダウンデ
ータを、直接、制御回路に接続する構成としてもよい。
この場合、親機のマイクロプロセッサの複数台の長距離
インターフェースを構成することができる。

【００４７】

【発明の効果】本発明に係る時分割多重通信装置は、ク
ロックを除く単一ラインで、自動番地割り当てと時分割
多重通信を実現することができ、ケーブルコストの削減
を図ることができるうえ、該ケーブルを細くするがで
き、作業性の向上を図ることができる。

【００４８】また、データライン及びクロック伝送を子
機毎に終端させることができるため、同一ライン上の最
終子機のみ終端抵抗を設ける必要がなく、全子機を同一
構成とすることができる。従って、最終段の子機を意識
して当該時分割多重通信装置の設置，撤収を行わなけれ
ばならないような不都合を解消することができ、製造
性，作業性及びサービス性の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る時分割多重通信装置の実施例のブ
ロック図である。

【図２】上記実施例に係る時分割多重通信装置に設けら
れている親機のブロック図である。

【図３】上記実施例に係る時分割多重通信装置に設けら
れている子機のブロック図である。

【図４】上記親機の動作を説明するためのタイムチャー
トである。

【図５】上記子機における自動番地割り当て処理を説明
するためのタイムチャートである。

【符号の説明】

１ 親機 １ａ 入出力コネクタ端子 ２ 子機群 ３ 子機 ３ａ，３ｂ 子機の入出力コネクタ端子 １０ マイクロプロセッサ １１ ＲＯＭ １２ ＲＡＭ １３ ＤＰＲＡＭ １４ データバス １５ アドレスバス １６ Ｉ／Ｏインターフェース １７ 並直列変換器 １８ 出力バッファ ２０ 入力バッファ ２１ 直並列変換器 ２２ 出力バッファ ２３ フレームカウンタ ２４ ＤＰＲＡＭコントローラ ２５ Ｉ／Ｏコントローラ ３２ 直並列変換器 ３３ ＤＤレジスタ ３４ バターン検出器 ３５ フレーム同期部 ３６ 番地処理部 ３７ タイミング発生器 ３８ ＵＤレジスタ ３９ 並直列変換器 ４０ マイクロプロセッサ部 ４１，４２ 分配器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも１台の親機と複数台の子機と
   の間で時分割多重通信を行う時分割多重通信装置であっ
   て、 複数台の子機に対してクロックを除く単一ラインで時分
   割多重を通信を行う時分割多重通信手段と、同一ライン
   の同期信号及び自動番地割り当てのための番地ビットを
   伝送する伝送手段とを備える少なくとも１台の親機と、 フレーム同期をとる同期手段と、上記番地ビットを検出
   し親機からの接続順となる番地を検出する番地検出手段
   と、親機からのデータに対して番地ビットのみを可変す
   る番地ビット可変手段と、上記検出した番地のデータを
   検出するとともに、その検出した番地にデータを送り出
   すデータ制御手段と、クロック及びデータラインを１対
   １の伝送とする入出力制御手段とを備える複数の子機と
   を有し、 単一ラインで半二重通信方式を用いて時分割多重通信を
   行うことを特徴とする時分割多重通信装置。