JPH08181275A - 半導体デバイスのパッケージ方法および半導体デバイスのパッケージ - Google Patents

半導体デバイスのパッケージ方法および半導体デバイスのパッケージ

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JPH08181275A
JPH08181275A JP7207022A JP20702295A JPH08181275A JP H08181275 A JPH08181275 A JP H08181275A JP 7207022 A JP7207022 A JP 7207022A JP 20702295 A JP20702295 A JP 20702295A JP H08181275 A JPH08181275 A JP H08181275A
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JP
Japan
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interface board
semiconductor device
chip
bump
packaging
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JP7207022A
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English (en)
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Sung Kim Jin
スング キム ジン
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SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Goldstar Electron Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】２チップ以上の多層積層が可能で、工程が単純
容易で自動化と量産に適し、費用節減が可能な、半導体
デバイスのパッケージ方法および半導体デバイスのパッ
ケージを提供する。 【解決手段】ウェーハのボンディングパッドに接着用ソ
ルダバンプを取付ける工程と、ウェーハを個々のチップ
に切断する工程と、チップ２２，２３をソルダバンプを
介してインタフェースボード２１に取付ける工程と、イ
ンタフェースボード２１とリードフレームとを結合する
工程と、インタフェースボード２１のワイヤボンドパッ
ドとリードフレームのインナリード２４との間を導線２
５によってワイヤボンディングする工程と、樹脂２６で
モルディングする工程とを含む半導体デバイスのパッケ
ージ方法及び同方法による半導体デバイスのパッケージ
とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスのパ
ッケージ方法および半導体デバイスのパッケージに関
し、特に、２つ以上の記憶素子を１つのプラスチックパ
ッケージに包装して超高密度包装を可能とするスタック
チップパッケージ（stack chip package, ＳＣＰ）によ
る、半導体デバイスのパッケージ方法および半導体デバ
イスのパッケージに関する。
【０００２】
【従来の技術】半導体素子は、通常、シリコンウェーハ
からチップを製造した後、各チップをエポキシ樹脂等で
パッケージして電子部品として使用するが、電子製品の
小型化の趨勢に伴い半導体素子の高集積化が進められて
きており、パッケージ自体の小型化と、１つのパッケー
ジに複数のチップを包装する試みとが行われている。
【０００３】このような従来のパッケージ構造の１つと
して、スタックチップパッケージ（stack chip packag
e, ＳＣＰ）がある。このパッケージにおいては、図６
に示すように、電気的接続を考慮して形成したミラー型
の別々のパッドレイアウトを有する上部チップ１１と下
部チップ１２とを上下に配置する。上部チップ１１およ
び下部チップ１２は、それぞれ複数のインナリード１３
と接続されており、各インナリード１３は、それぞれレ
ーザ溶接によってアウタリード１４と接続されている。
構造全体は、エポキシ樹脂等のモルディングコンパウン
ドで覆われている。
【０００４】このような構造のパッケージを製造するた
めには、ファブリケーションを完了したウェーハを鋸引
き（sawing）した後、ボンディングパッドにソルダバン
プを取付け、ソルダバンプを用いてインナリードをボン
ディングパッドと接続する。その後、このような工程を
施した２つのチップを上下に対称に配置して、インナリ
ードとアウタリードとをレーザ溶接で接着し、モルディ
ングした後、アウタリードの切り揃えと整形を行ってパ
ッケージを完成する。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構造のパッケージにおいては、上部チップのインナ
リードと下部チップのインナリードとを、それぞれアウ
タリードと電気的に接続するためには、上・下部チップ
のボンディングパッドの配置がミラー形状になっている
必要がある。従って、ボンディングパッドの配置がミラ
ー形状である２つの互いに異なるチップレイアウトが必
要になり、各インナリードはそれぞれの対応するアウタ
リードと１対１にレーザ溶接する必要がある。
【０００６】このため、複雑で高度な技術が必要とな
り、生産性が低下し、かつ新しい設備が必要となるとい
う問題がある。
【０００７】更に、インナリードの切り揃えと整形を行
う第１の工程と、アウタリードの切り揃えと整形を行う
第２の工程とを要するので、工程が複雑となり、歩留り
が低下し、技術の性格上自動化が難しいという問題があ
る。
【０００８】本発明の目的は、上記従来技術における問
題点を解決して、同一のレイアウトの２チップ以上の多
層積層構造も可能で、電源線のノイズ減少等の半導体デ
バイスの特性改善が可能で、回路接続の自由度が向上
し、工程が単純容易で自動化と量産に適し、費用節減が
可能な、半導体デバイスのパッケージ方法および半導体
デバイスのパッケージを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体デバイスのパッケージ方法は、ウェ
ーハのボンディングパッドに接着用ソルダバンプを取付
ける工程と、上記ウェーハを個々のチップに切断し、上
記チップを上記ソルダバンプを介してインタフェースボ
ードに取付ける工程と、上記インタフェースボードとリ
ードフレームとを結合する工程と、上記インタフェース
ボードのワイヤボンドパッドと上記リードフレームのイ
ンナリードとの間をワイヤボンディングする工程と、モ
ルディングする工程と、を含むことを特徴とする。
【００１０】この場合、上記ウェーハの上記ボンディン
グパッドに接着用上記ソルダバンプを取付ける工程は、
ホトレジストを用いたホトエッチング工程で上記ソルダ
バンプの形成部位を決め、上記ウェーハにソルダを蒸着
して形成することを特徴とする。
【００１１】またこの場合、上記ウェーハの上記ボンデ
ィングパッドに接着用上記ソルダバンプを取付ける工程
は、ホトレジストを用いたホトエッチング工程で上記ソ
ルダバンプの形成部位を決め、上記ウェーハを溶融した
ソルダに浸漬して行うことを特徴とする。
【００１２】またこの場合、上記チップを上記インタフ
ェースボードに取付ける前に、ホトレジストを用いたホ
トエッチング工程で上記インタフェースボードのソルダ
バンプ取付部位を定め、蒸着、浸漬あるいは電気メッキ
などの方法で上記インタフェースボードのバンプパッド
に上記ソルダバンプを取付ける工程を行なうことを特徴
とする。
【００１３】またこの場合、上記チップを上記インタフ
ェースボードに取付ける前に、ソルダマスクを用いてソ
ルダプリントとリフロー工程を行い、上記インタフェー
スボードのバンプパッドにソルダバンプを取付ける工程
を行なうことを特徴とする。
【００１４】またこの場合、上記チップを上記インタフ
ェースボードに取付ける工程は、上記インタフェースボ
ード上の所定の位置に上記チップを位置させた後、圧力
と熱とを加えて、上記ウェーハの上記ボンディングパッ
ドに取付けた上記ソルダバンプが溶けて上記インタフェ
ースボードのバンプパッドと互いに融着するようにする
ことを特徴とする。
【００１５】またこの場合、上記インタフェースボード
と上記リードフレームとを結合する工程は、上記リード
フレームのタイバーに両面接着テープを取付けた後、上
記リードフレームと上記インタフェースボードとを結合
することを特徴とする。
【００１６】また、上記目的を達成するための本発明の
半導体デバイスパッケージは、インタフェースボード基
板と、上記インタフェースボード基板の上面及び下面に
形成された複数のインタフェースボードバンプパッド
と、上記インタフェースボード基板の上面に形成された
上記インタフェースボードバンプパッドと上記インタフ
ェースボード基板の下面に形成された上記インタフェー
スボードバンプパッドとを電気的に接続する導線と、上
記インタフェースボードバンプパッドに電気的に接続さ
れた上記インタフェースボードのワイヤボンドパッドと
を有するインタフェースボードと、上記インタフェース
ボードの上方にあって、上記インタフェースボードの上
面に形成された上記インタフェースボードバンプパッド
に取付けられたソルダバンプを介してチップのボンディ
ングパッドと電気的に互いに接続された上部チップと、
上記インタフェースボードの下方にあって、上記インタ
フェースボードの下面に形成された上記インタフェース
ボードバンプパッドに取付けられたソルダバンプを介し
てチップのボンディングパッドと電気的に互いに接続さ
れた下部チップと、上記インタフェースボードの上記ワ
イヤボンドパッドと導線を介して接続されたインナリー
ドおよびアウタリードと、上記インタフェースボード
と、上記上部チップと、上記下部チップと、上記インナ
リードとを覆うモルディング樹脂と、からなることを特
徴とする。
【００１７】この場合、上記インタフェースボードは、
上記インタフェースボード基板の上面に形成された上記
インタフェースボードバンプパッドと、上記インタフェ
ースボード基板の下面に形成された上記インタフェース
ボードバンプパッドとが、上記インタフェースボード基
板の中心軸に対し互いに回転対称位置に形成されている
ことを特徴とする。
【００１８】またこの場合、上記インタフェースボード
は、上記インタフェースボード基板の上面に形成された
上記インタフェースボードバンプパッドと、上記インタ
フェースボード基板の下面に形成された上記インタフェ
ースボードバンプパッドとが、互いに異なるパターンに
形成されていることを特徴とする。
【００１９】またこの場合、上記インタフェースボード
は、上記インタフェースボード基板の上面に形成された
上記インタフェースボードバンプパッドと、上記インタ
フェースボード基板の下面に形成された上記インタフェ
ースボードバンプパッドとが、上記インタフェースボー
ド基板内を通過する導線によって電気的結線を考慮して
互いに接続されていることを特徴とする。
【００２０】またこの場合、上記インタフェースボード
基板は、２層以上の多層をなすことを特徴とする。
【００２１】またこの場合、上記インタフェースボード
基板はセラミックからなることを特徴とする。
【００２２】またこの場合、上記インタフェースボード
基板は２層以上の多層構造であって、上記上部チップと
上記下部チップとの間の電気的接続は、プリント配線基
板形態で形成することを特徴とする。
【００２３】またこの場合、上記インタフェースボード
基板の厚さは約２ｍｍ以下であり、パッケージ内の集積
度は９０％以下であることを特徴とする。
【００２４】またこの場合、上記インタフェースボード
と、上記インタフェースボードと接続された上記上部チ
ップおよび上記下部チップと、上記インタフェースボー
ドの上記ワイヤボンドパッドと上記導線を介して接続さ
れた上記インナリードおよび上記アウタリードとからな
る積層構造を、１つ以上さらに積層して電気的に接続し
た後、モルディングすることを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。
【００２６】図１は、本発明による半導体デバイスパッ
ケージの構成を示す断面図である。
【００２７】図示の如く、インタフェースボード２１の
上下には、それぞれインタフェースボード２１と同一の
レイアウトのボンディングパッドを有する、上部チップ
２２と下部チップ２３とが配置されている。インタフェ
ースボード２１に設けたバンプパッドと、上部チップ２
２と下部チップ２３に設けたそれぞれ対応する各ボンデ
ィングパッドとは、ソルダバンプを介して電気的に接続
されている。インタフェースボード２１のワイヤボンド
パッドは、導線２５を介して、インナリード２４に電気
的に接続され、エポキシなどの樹脂２６でインナリード
２４までモルディングすることによって、半導体デバイ
スをパッケージする。
【００２８】図２は、本発明によるインタフェースボー
ド２１の構成を示す断面図である。
【００２９】インタフェースボード２１は、絶縁体から
なるインタフェースボード基板３１の表面に、半導体デ
バイスチップのボンディングパッドのレイアウトと同じ
ように配置したインタフェースボードバンプパッド３２
と、このインタフェースボードバンプパッド３２と導線
３４を介して接続されたワイヤボンドパッド３３とを含
んで構成されている。インタフェースボードバンプパッ
ド３２のうち、インタフェースボード２１の上部に形成
されているものは、上部に取付ける上部チップ２２のボ
ンディングパッドのレイアウトに合わせて配置されてお
り、インタフェースボード２１の下部に形成されたてい
るものは、下部に取付ける下部チップ２３のボンディン
グパッドのレイアウトに合わせて配置されている。従っ
て、上部チップ２２と下部チップ２３とが同一のボンデ
ィングパッドレイアウトを有する場合には、各インタフ
ェースボードバンプパッド３２は、インタフェースボー
ド２１の中心軸に関し回転対称位置にミラー状に配置さ
れる。一方、上部チップ２２と下部チップ２３とが同一
のボンディングパッドレイアウトを有するものではない
場合には、インタフェースボードバンプパッド３２は、
それぞれそのレイアウトに適合するように上下の表面に
配置される。
【００３０】インタフェースボードバンプパッド３２
は、導線３４によってインタフェースボード２１内にお
ける電気接続を考慮して互いに接続されている。また、
インタフェースボードバンプパッド３２は、インタフェ
ースボード２１の対応するワイヤボンドパッド３３と、
導線３４によってそれぞれ接続されている。
【００３１】図３は、モルディングする前の、インタフ
ェースボード２１と上部チップ２２と下部チップ２３
（但し、下部チップ２３は上部チップ２２に隠れている
ので図示してない）との組立てを示す平面図である。
【００３２】この平面図からわかるように、インタフェ
ースボード２１の面積は、インタフェースボード２１の
ワイヤボンドパッド３３をインナリード２４と容易にワ
イヤボンディングできるよう、インタフェースボード２
１のワイヤボンドパッド３３がチップ（上部チップ２
２、下部チップ２３（図示しない））によって覆われな
い程度に、チップの面積より少し広くなっている。
【００３３】インタフェースボード２１のワイヤボンド
パッド３３は、リードフレーム（図示しない）のインナ
リード２４とそれぞれ互いに接続されている。
【００３４】インタフェースボード２１と、上部チップ
２２と、下部チップ２３は、モルディング工程により、
樹脂で覆われる。
【００３５】その後、インナリード２４の切り揃えと整
形を行ってパッケージを完成する。なお、図において、
符号４１はタイバーを、符号４２は両面接着テープを、
符号４５はモルディング樹脂で囲まれる領域をそれぞれ
示す。
【００３６】図４は、本発明による半導体デバイスのパ
ッケージの工程を示す流れ図であり、図中の符号１００
〜２００は、それぞれ工程番号を示す。
【００３７】この半導体デバイスのパッケージ工程は、
以下の工程からなる。
【００３８】まず、ウェーハファブリケーション工程を
終えたウェーハのボンディングパッドに、ソルダバンプ
を取付ける。（工程番号１００） この工程においては、ソルダバンプは、液状あるいはシ
ート状のホトレジストを塗布した後、チップのボンディ
ングパッド設置位置にホトエッチングを施して、ソルダ
を蒸着するか、ウェーハを溶融したソルダ内に浸漬する
か、または、電気メッキを施して形成する。
【００３９】また、ソルダバンプは、インタフェースボ
ードバンプパッド３２にも取付ける。（工程番号１２
０） この工程においては、インタフェースボード２１上に液
状あるいはシート状のホトレジストを塗布した後、イン
タフェースボードバンプパッド３２設置位置にホトエッ
チングを施した後、ソルダを蒸着するか、ウェーハを溶
融したソルダ内に浸漬するか、または、電気メッキを施
して形成する。あるいは、ソルダマスクを用いてソルダ
をプリントした後、リフローによってソルダバンプを形
成する。
【００４０】次に、ウェーハをそれぞれのチップに切断
する。（工程番号１１０） 次に、予め用意した（工程番号１２０）インタフェース
ボート２１にチップ（上部チップ２２、下部チップ２
３）を取付ける。（工程番号１３０） この取付工程は以下のように実施する。すなわち、チッ
プをインタフェースボード２１上の所定の位置に正確に
配置し、適当な圧力と熱とを加えて、ウェーハのボンデ
ィングパッドに取付けられたソルダバンプが溶けて、チ
ップが、インタフェースボード２１のインタフェースボ
ードバンプパッド３２に取り付けられるようにする。さ
らに、接着力を増加させるためには、チップのボンディ
ングパッドとソルダバンプとの間と、ソルダバンプとイ
ンタフェースボンドパッドとの間とに、厚さ約２０ミク
ロン以下の金の膜を予め形成するとよい。上部チップ２
２をまず取付けてから下部チップ２３を取付けてもよい
し、または、上部チップ２２と下部チップ２３とを同時
に接着してもよい。
【００４１】次に、タイバー４１をインタフェースボー
ド２１の所定位置に置き、両面接着テープ４２に圧力と
熱とを加えて、リードフレームとインタフェースボード
２１とを結合する。（工程番号１６０） この後、インタフェースボード２１のワイヤボンドパッ
ド３３とリードフレームのインナリード２４とを、従来
のワイヤボンディング方法と類似の方法で接続する。
（工程番号１７０） 次いで、従来技術によりモルディングを実施し（工程番
号１８０）、インナリード２４の切り揃えと整形（工程
番号１９０）を実施する。
【００４２】要すれば、めっき工程を施してパッケージ
製作を完了する。（工程番号２００） ここに、インタフェースボード２１とリードフレームと
は予め用意し（工程番号１２０、工程番号１４０）、両
面接着テープのリードフレームへの取付（工程番号１５
０）も予め実施する。
【００４３】インタフェースボード２１は２層以上の多
層構造からなるものであって、上下の半導体チップ間の
電気的接続は、プリント配線基板式あるいはセラミック
基板式に形成する。
【００４４】半導体チップ（上部チップ２２、下部チッ
プ２３）とインタフェースボードとの間の電気的接続
は、インタフェースボード端子へのバンピングまたは半
導体チップに形成されたソルダバンプによるフリップチ
ップボンディングで接続してもよい。
【００４５】インタフェースボード２１の厚さは約２ｍ
ｍ以下にし、パッケージ内の集積度は約９０％以下にす
ることが好ましい。
【００４６】インタフェースボード２１とリードフレー
ム（図示しない）のタイバー４１とは、タイバー４１あ
るいはインタフェースボード２１にポリイミドフィルム
等の熱硬化性あるいは熱可塑性の両面接着剤を積層し、
これによって両者を固定する。
【００４７】図５は、本発明による半導体デバイスパッ
ケージの他の実施例を示す断面図である。
【００４８】本実施例の半導体デバイスパッケージの構
成は以下の通りである。上層に第１インタフェースボー
ド６１−１が位置し、この第１インタフェースボード６
１−１と同一のレイアウトのボンディングパッドを有
し、各ボンディングパッドに接着用バンプが取付けられ
た第１上部チップ６２−１と、第１下部チップ６２−２
とが、それぞれ第１インタフェースボード６１−１の上
と下とに位置している。第１インタフェースボード６１
−１の各バンプパッドと、第１上部チップ６２−１と第
１下部チップ６２−２のそれぞれ該当するボンディング
パッドとは、バンプ６７を介して電気的に接続され、第
１インタフェースボード６１−１のワイヤボンドパッド
６８でインナリード６４に電気的に接続されている。
【００４９】さらに、下層には第２インタフェースボー
ド６１−２が位置し、この第２インタフェースボード６
１−２と同一のレイアウトのボンディングパッドを有
し、各ボンディングパッドに接着用バンプが取付けられ
た第２上部チップ６３−１と、第２下部チップ６３−２
とが、第２インタフェースボード６１−２の上下に位置
している。第２インタフェースボード６１−２の各バン
プパッドと、第２上部チップ６３−１と第２下部チップ
６３−２のそれぞれ該当するボンディングパッドとは、
バンプ６７を介して電気的に接続され、第２インタフェ
ースボード６１−２のワイヤボンドパッド６８でインナ
リード６４に電気的に接続されている。
【００５０】このような積層構造の全体は、樹脂６６で
モールディングされている。
【００５１】このように構成すると、１つの半導体デバ
イスパッケージに４つのチップを積層し接続することが
できる。同様に、さらに多くの半導体チップを１つのパ
ッケージに積層し接続することも可能である。
【００５２】
【発明の効果】以上説明した本発明は次のような効果を
有する。
【００５３】（１）インタフェースボードを用いること
により、電気接続の自由度を向上することが可能となる
ので、同一のレイアウトで、２チップ積層構造または４
チップ積層構造の積層チップパッケージの構成が可能と
なる。
【００５４】（２）インタフェースボードの電源線内に
キャパシタやロード抵抗等を実装することができるの
で、電源線のノイズ減少等の半導体デバイスの特性改善
が可能であり、更に、インタフェースボードを２層以上
とする多層構造とすると、回路接続自由度が更に向上す
る。
【００５５】（３）インタフェースボードアセンブリと
リードフレームのタイバーとを両面接着テープで積層す
るので、工程が単純であり、工程の自動化が可能であ
り、その結果、大幅な費用節減が可能となる。
【００５６】（４）インタフェースボードと半導体チッ
プとの間のフリップチップボンディングはプリント配線
基板上にボンディングする工程であるので、ボンディン
グ工程が容易となり、量産が可能となる。
【図面の簡単な説明】
【図１】本発明による半導体デバイスパッケージの構成
例を示す断面図である。
【図２】本発明によるインタフェースボードの構成例を
示す断面図である。
【図３】本発明による半導体デバイスパッケージのモル
ディング前の状態例を示す平面図である。
【図４】本発明による半導体デバイスのパッケージの工
程を示す流れ図である。
【図５】本発明による半導体デバイスパッケージの第２
実施例の構成を示す断面図である。
【図６】従来の半導体デバイスパッケージの構成を示す
断面図である。
【符号の説明】
２１…インタフェースボード ２２…上部チップ ２３…下部チップ ２４…インナリード ２５…導線 ２６…樹脂 ３１…インタフェースボード基板 ３２…インタフェースボードバンプパッド ３３…ワイヤボンドパッド ３４…導線 ４１…タイバー ４２…両面接着テープ ４５…モルディング樹脂で囲まれる領域 ６１−１…第１インタフェースボード ６１−２…第２インタフェースボード ６２−１…第１上部チップ ６２−２…第１下部チップ ６３−１…第２上部チップ ６３−２…第２下部チップ ６４…インナリード ６６…樹脂 ６７…バンプ ６８…ワイヤボンドパッド

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】半導体デバイスのパッケージ方法におい
    て、 ウェーハのボンディングパッドに接着用ソルダバンプを
    取付ける工程と、 上記ウェーハを個々のチップに切断し、上記チップを上
    記ソルダバンプを介してインタフェースボードに取付け
    る工程と、 上記インタフェースボードとリードフレームとを結合す
    る工程と、 上記インタフェースボードのワイヤボンドパッドと上記
    リードフレームのインナリードとの間をワイヤボンディ
    ングする工程と、 モルディングする工程と、 を含むことを特徴とする半導体デバイスのパッケージ方
    法。
  2. 【請求項２】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記ウェーハの上記ボンディングパ
    ッドに接着用上記ソルダバンプを取付ける工程は、ホト
    レジストを用いたホトエッチング工程で上記ソルダバン
    プの形成部位を決め、上記ウェーハにソルダを蒸着して
    形成することを特徴とする半導体デバイスのパッケージ
    方法。
  3. 【請求項３】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記ウェーハの上記ボンディングパ
    ッドに接着用上記ソルダバンプを取付ける工程は、ホト
    レジストを用いたホトエッチング工程で上記ソルダバン
    プの形成部位を決め、上記ウェーハを溶融したソルダに
    浸漬して行うことを特徴とする半導体デバイスのパッケ
    ージ方法。
  4. 【請求項４】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記チップを上記インタフェースボ
    ードに取付ける前に、ホトレジストを用いたホトエッチ
    ング工程で上記インタフェースボードのソルダバンプ取
    付部位を定め、蒸着、浸漬あるいは電気メッキなどの方
    法で上記インタフェースボードのバンプパッドに上記ソ
    ルダバンプを取付ける工程を行なうことを特徴とする半
    導体デバイスのパッケージ方法。
  5. 【請求項５】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記チップを上記インタフェースボ
    ードに取付ける前に、ソルダマスクを用いてソルダプリ
    ントとリフロー工程を行い、上記インタフェースボード
    のバンプパッドにソルダバンプを取付ける工程を行なう
    ことを特徴とする半導体デバイスのパッケージ方法。
  6. 【請求項６】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記チップを上記インタフェースボ
    ードに取付ける工程は、上記インタフェースボード上の
    所定の位置に上記チップを位置させた後、圧力と熱とを
    加えて、上記ウェーハの上記ボンディングパッドに取付
    けた上記ソルダバンプが溶けて上記インタフェースボー
    ドのバンプパッドと互いに融着するようにすることを特
    徴とする半導体デバイスのパッケージ方法。
  7. 【請求項７】請求項１に記載の半導体デバイスのパッケ
    ージ方法において、上記インタフェースボードと上記リ
    ードフレームとを結合する工程は、上記リードフレーム
    のタイバーに両面接着テープを取付けた後、上記リード
    フレームと上記インタフェースボードとを結合すること
    を特徴とする半導体デバイスのパッケージ方法。
  8. 【請求項８】インタフェースボード基板と、上記インタ
    フェースボード基板の上面及び下面に形成された複数の
    インタフェースボードバンプパッドと、上記インタフェ
    ースボード基板の上面に形成された上記インタフェース
    ボードバンプパッドと上記インタフェースボード基板の
    下面に形成された上記インタフェースボードバンプパッ
    ドとを電気的に接続する導線と、上記インタフェースボ
    ードバンプパッドに電気的に接続された上記インタフェ
    ースボードのワイヤボンドパッドとを有するインタフェ
    ースボードと、 上記インタフェースボードの上方にあって、上記インタ
    フェースボードの上面に形成された上記インタフェース
    ボードバンプパッドに取付けられたソルダバンプを介し
    てチップのボンディングパッドと電気的に互いに接続さ
    れた上部チップと、 上記インタフェースボードの下方にあって、上記インタ
    フェースボードの下面に形成された上記インタフェース
    ボードバンプパッドに取付けられたソルダバンプを介し
    てチップのボンディングパッドと電気的に互いに接続さ
    れた下部チップと、 上記インタフェースボードの上記ワイヤボンドパッドと
    導線を介して接続されたインナリードおよびアウタリー
    ドと、 上記インタフェースボードと、上記上部チップと、上記
    下部チップと、上記インナリードとを覆うモルディング
    樹脂と、 からなることを特徴とする半導体デバイスパッケージ。
  9. 【請求項９】請求項８に記載の半導体デバイスパッケー
    ジにおいて、上記インタフェースボードは、上記インタ
    フェースボード基板の上面に形成された上記インタフェ
    ースボードバンプパッドと、上記インタフェースボード
    基板の下面に形成された上記インタフェースボードバン
    プパッドとが、上記インタフェースボード基板の中心軸
    に対し互いに回転対称位置に形成されていることを特徴
    とする半導体デバイスパッケージ。
  10. 【請求項１０】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボードは、上記イン
    タフェースボード基板の上面に形成された上記インタフ
    ェースボードバンプパッドと、上記インタフェースボー
    ド基板の下面に形成された上記インタフェースボードバ
    ンプパッドとが、互いに異なるパターンに形成されてい
    ることを特徴とする半導体デバイスパッケージ。
  11. 【請求項１１】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボードは、上記イン
    タフェースボード基板の上面に形成された上記インタフ
    ェースボードバンプパッドと、上記インタフェースボー
    ド基板の下面に形成された上記インタフェースボードバ
    ンプパッドとが、上記インタフェースボード基板内を通
    過する上記導線によって電気的結線を考慮して互いに接
    続されていることを特徴とする半導体デバイスパッケー
    ジ。
  12. 【請求項１２】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボード基板は、２層
    以上の多層をなすことを特徴とする半導体デバイスパッ
    ケージ。
  13. 【請求項１３】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボード基板はセラミ
    ックからなることを特徴とする半導体デバイスパッケー
    ジ。
  14. 【請求項１４】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボード基板は２層以
    上の多層構造であって、上記上部チップと上記下部チッ
    プとの間の電気的接続は、プリント配線基板形態で形成
    することを特徴とする半導体デバイスパッケージ。
  15. 【請求項１５】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボード基板の厚さは
    約２ｍｍ以下であり、パッケージ内の集積度は９０％以
    下であることを特徴とする半導体デバイスパッケージ。
  16. 【請求項１６】請求項８に記載の半導体デバイスパッケ
    ージにおいて、上記インタフェースボードと、上記イン
    タフェースボードと接続された上記上部チップおよび上
    記下部チップと、上記インタフェースボードの上記ワイ
    ヤボンドパッドと上記導線を介して接続された上記イン
    ナリードおよび上記アウタリードとからなる積層構造
    を、１つ以上さらに積層して電気的に接続した後、モル
    ディングすることを特徴とする半導体デバイスパッケー
    ジ。
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