JP4622469B2 - 回路基板、回路基板製造方法、及び半導体装置 - Google Patents

Description

本発明は、半導体素子を多段に積層した半導体装置及び半導体素子を多段に積層した半導体装置製造方法に関する。

従来、電子機器の高性能、高機能化に伴い、電子機器に使用される半導体装置の高集積化、高機能化が進み、半導体装置に搭載される半導体素子は、高集積化され、大型化される傾向にある。しかし、半導体素子の形状は、電子機器に使用する半導体装置の互換性や実装の高密度化要求により、大型化には制限がある。そのため、複数の半導体素子を１つの回路基板に取り付けられた半導体装置が提案され、実用化されている。

複数の半導体素子を１つのパッケージに収納する方法の１つとして、２組の半導体素子をそれぞれ表面電極が反対向きになるように背中合わせに接着し、半導体素子の電極は基板のビア列にバンプにより接続し、このビアは金属配線によりそれぞれ所定の端子に接続して、半導体装置のユニットを形成する。そして、ユニットを積層して、ピンにより同一の機能を有する電極同士を接続することにより、複数の半導体素子を１つのパッケージに収納する（例えば、特許文献１参照）。

また、複数の半導体素子を１つのパッケージに収納させる他の方法として、電気配線基板を使用する方法がある。電気配線基板には、半導体素子の端子とピンとを接続する配線パターンがプリントされている。半導体素子は、電気配線基板に接続された状態で積層される。接続部６１は、上層の電気配線基板と下層の電気配線基板との層間接続を行う。

この方法を用いた回路基板６０の一例を図１８に示す。図１８（ａ）は、回路基板６０の側面図である。この図の回路基板６０では、４個の電気配線基板６４−１〜６４−４が積層されている。電気配線基板６４−１〜６４−４には、配線パターン６５がプリントされ、配線パターン６５には、図示しない半導体素子が取り付けられている。

４枚の電気配線基板６４−１〜６４−４は、８個の接続部６１−１〜６１−８で接続されている。配線パターン６５と接続部２８−１〜２８−５の接続部分は、図１８（ｂ）のようになっている。電気配線基板６４−１〜６４−４の配線パターン６５が全て同一であると、同種の半導体端子の端子が同一の接続部２８に接続される。

特開２００１−３５８２８５号公報

以上説明したように、全ての電気配線基板６４−１〜６４−２に同一の配線パターンをプリントすると、同種の半導体素子の端子は同一の接続部６１に接続されるため、端子のグループ分けができない。従来、端子を数グループに分ける場合、半導体素子ごとの配線パターンやピン配列などをデザインする必要があり、製造工数と部品の種類とが増加して製造過程及び部品管理が複雑になるという問題が生じていた。

本発明は、上述した課題に鑑みてなされたものであって、電気配線基板の配線パターンを複雑化することなく積層された複数の半導体素子を所定のグループごとにアクセスすることができる回路基板、回路基板製造方法、及び半導体装置を提供することを目的とする。

上述した目的を達成するために、本発明にかかる回路基板は、一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、電気配線基板の一面に接続された第１の半導体素子と、電気配線基板の他面に接続された第２の半導体素子とを備えた複数の半導体ユニットが主基板に積層された回路基板であって、回路基板と複数の半導体ユニットの電気配線基板にプリントされた配線パターンとは複数の接続部により接続されており、上記積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、約半数の接続部と第１の半導体素子の端子とを接続され、残りの約半数の接続部と第２の半導体素子の端子とを接続され、配線パターンは、第１の半導体素子の端子に接続される接続部と、第２の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なっている。

また、本発明にかかる回路基板製造方法は、電気配線基板の一面及び他面に配線パターンをプリントするプリント工程と、上記電気配線基板の一面に第１の半導体素子を接続する工程と、上記電気配線基板の他面に第２の半導体素子を接続する工程とを有する半導体ユニットを作成する半導体ユニット作成工程と、半導体ユニット作成工程において作成された複数の半導体ユニットの一部を上面視で半回転させる工程と、半導体ユニットを主基板に積層する工程と、上下に隣接する半導体ユニットの電気配線基板を電気的に接続する接続工程とを有し、半導体ユニットの配線パターンは、第１の半導体素子の端子に接続される接続部と、第２の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なる回路基板を製造する。

本発明にかかる半導体装置は、一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、電気配線基板の一面に接続された第１の半導体素子と、電気配線基板の他面に接続された第２の半導体素子とを備えた複数の半導体ユニットが積層された半導体装置であって、上下に隣接する半導体ユニットの電気配線基板の配線パターンは接続部で接続されており、積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、約半数の接続部と第１の半導体素子の端子とが接続され、残りの約半数の接続部と第２の半導体素子の端子とが接続され、配線パターンは、第１の半導体素子の端子に接続される接続部と、第２の半導体素子の端子に接続される接続部とが交互に並ぶように形成され、電源端子はすべての半導体素子と接続され、チップイネーブル端子は対応する半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は半導体ユニット毎に、接続される端子が異なっている。

本発明によれば、積層する半導体素子が接続される電気配線基板の配線パターンが略同じであっても、上面視で半回転した半導体ユニットと、半回転させない半導体ユニットの２つの群に分けることができ、半導体ユニットごとや半導体ユニットが属する群ごとにアクセスをすることができる。

また、本発明によれば、半導体素子のデュアルアクセスが可能になり、処理速度と処理能力を向上させることができる。

以下、図面を参照して本発明を適用した回路基板について説明する。回路基板は、主要基板に半導体装置を接続したものである。図１は、半導体装置の最小単位であるユニット３の構成を示す側断面図である。ユニット３は、１枚の電気配線基板４１と、２個の半導体素子２１、２２とから構成される。電気配線基板４１は、両面に配線パターン５１、５２がプリントされている。電気配線基板４１の一方の面（以下、Ａ面と記す）の配線パターン５１には、半導体素子２１の端子９１と、層間接続子７１が取り付けられている。また、電気配線基板４１の他方の面（以下、Ｂ面と記す）の配線パターン５２には、半導体素子２２の端子９２と、層間接続子７２が取り付けられている。Ａ面の層間接続端子７１とＢ面の層間接続端子７２とは、バイアホール１０によって接続されている。電気配線基板４１と半導体素子２１、２２とは、半導体素子接着剤８で固定されている。

図２は電気配線基板４のＡ面の配線パターン５１を示し、図３は電気配線基板のＢ面の配線パターン５２を示している。ユニット３は、Ａ面とＢ面の◎印が一致するように紙面表面を外側に向けて重ね合わせた状態になる。Ａ面の配線パターン５１には、半導体素子２１の端子９１−１〜９１−２０と層間接続子７１−２〜７１−３９とが並んでいる。また、Ｂ面の配線パターン５２には、半導体素子２２の端子９２−１〜９２−２０と層間接続子７２−２〜７２−３９とが並んでいる。

図４は、回路基板１の構成を示す側断面図である。回路基板１は、上下に積層した４つのユニット３１、３２、３３、３４と、主要基板１２とから構成される。１つの半導体装置６には、８枚の半導体素子２１、２２、２３、２４、２５、２６、２７、２８が含まれる。半導体素子２１、２２、２３、２４、２５、２６、２７、２８は、例えば、フラッシュメモリのような記録素子である。半導体素子を複数積層することにより、半導体装置６の記録容量を増加させている。

層間接続端子７１、７２は電気配線基板４１〜４４を接続する端子である。層間接続端子７１、７２は１層目の電気配線基板４１と２層目の電気配線基板４２とを接続し、層間接続端子７５、７６は３層目の電気配線基板４３と４層目の電気配線基板４４とを接続し、層間接続端子７７は電気配線基板４４と主要基板１２とを接続する。層間接続子７１、７２、７３、７４、７５、７６、７７と主要基板１２とはリフローにより接合される。この接合により半導体素子２１、２２、２３、２４、２５、２６、２７、２８を通って主要基板１２に到達する信号路が形成される。層間接続子７１〜７７及びバイアホール１０をから成る電気配線基板４１、４２、４３、４４と主要基板１２をつなぐ部分を接続部１１と記す。接続部１１は、配線パターン５１に配設された層間接続子７１と同じ個数、すなわち、３８個形成される。

ユニット３１〜３４を積層するとき、２層目のユニット３２と４層目のユニット３４とを上面視、すなわち、基板を上面から見たときに、基板に垂直な軸を中心に１８０度ずつ回転して積層する。これにより、ユニット３１〜３４を２つの群に分けることができる。最上層のユニット３１と同じ方向のユニット３１、３３を１群と記し、１群のユニット３１、３３を１８０度回転させたユニット３２、３４を２群と記す。

図２は１群のＡ面の配線パターン５１、図３は１群のＢ面の配線パターン５２、図は５群のＡ面の配線パターン５１Ｒ、図６は２群のＢ面の配線パターン５２Ｒを示す。なお、上面視１８０度回転させた配線パターンの指示符号には、回転を意味する「Ｒ」を付加する。図２、図３、図５、図６には、接続部１１の番号（以下、接続部番号と記す）を付している。接続部１１は、層間接続子７１〜７７を接合したときに形成される部分であり、ユニット間を伝達される信号は、同一の接続子番号が付加された層間接続子７１〜７７を経由して伝達される。

図７は１群のＡ面に取り付けられる半導体素子２１、２５の端子９１−１〜９１−２０の名称と接続部番号の対応関係、図８は１群のＢ面に取り付けられる半導体素子２２、２６の端子９２−１〜９２−２０の名称と接続部番号の対応関係を示す。また、図９は、図７と図８とをまとめた表である。

１群のＡ面の配線パターン５１では、図２及び図７に示すように、半導体素子２１の端子ＷＰ（ライトプロテクト）が２番の接続部、ＷＥ（ライトイネーブル）が４番の接続部、ＡＬＥ（アドレスラッチイネーブル）が６番の接続部、ＣＬＥ（コマンドラッチイネーブル）が８番の接続部、１０番の接続部がＶｓｓ、１１番の接続部がＶｃｃ、１２番の接続部がＩＯ３、１４番の接続部がＣＥ（チップイネーブル）、１５番の接続部がＩＯ２、１７番の接続部がＩＯ１、１９番の接続部がＩＯ０、２３番の接続部がＩＯ７、２５番の接続部がＩＯ６、２７番の接続部がＩＯ５、２９番の接続部がＩＯ４、３０番の接続部がＶｓｓ、３１番の接続部がＶｃｃ、３２番の接続部がＩＯ３、３６番の接続部がＲＥ（ラッチイネーブル）、３８番の接続部がＲ／Ｂ（レディー／ビジー出力）と接続されている。半導体素子２１は、３６個ある接続部１１のうち１９個、すなわち、略半分を使用する。

１群のＢ面の配線パターン５２では、図３及び図８に示すように、半導体素子２２の端子ＩＯ７が３番の接続部、ＩＯ６が５番の接続部、ＩＯ５が７番の接続部、ＩＯ４が９番の接続部、Ｖｓｓが１０番の接続部、Ｖｃｃが１１番の接続部、ＣＥが１４番の接続部、ＲＥが１６番の接続部、Ｒ／Ｂが１８番の接続部、ＷＰが２２番の接続部、ＷＥが２４番の接続部、ＡＬＥが２６番の接続部、ＣＬＥが２８番の接続部、Ｖｓｓが３０番の接続部、Ｖｃｃが３１番の接続部、ＩＯ３が３２番の接続部、ＩＯ２が３５番の接続部、ＩＯ１が３７番の接続部、ＩＯ０が３９番の接続部と接続される。

図９は、１群のユニット３に取り付けられた２個の半導体素子２１、２２の端子９１、９２の名称と接続部番号の対応関係を示す。この図では、Ａ面の半導体素子２１の端子９１とＢ面の半導体素子２２の端子９２とを区別するために：（セミコロン）の後に面の名称を加えている。この図によると、２番の接続部がＡ面の半導体素子２１の端子ＷＰ、３番の接続部がＢ面の半導体素子２２の端子ＩＯ７、４番の接続部がＡ面の端子ＷＥ、５番の接続部がＢ面の端子ＩＯ５、６番の接続部Ａ面の端子ＡＬＥ、７番の接続部がＢ面の端子ＩＯ５、８番の接続部がＡ面の端子ＣＬＥというように、Ａ面とＢ面の端子が交互に接続されている。

次いで、２群の配線パターン５２について説明する。図１０は２群のユニット３に取り付けられた２個の半導体素子２１、２２の端子９１、９２の名称と接続部番号の対応関係を示す。この図によると、２番の接続部がＢ面の半導体素子２２の端子ＷＰ、３番の接続部がＡ面のＩＯ７、４番の接続部がＢ面のＷＥ、５番の接続部がＡ面のＩＯ６、６番の接続部がＢ面のＡＬＥ、７番の接続部がＡ面のＩＯ５、８番の接続部がＢ面のＣＬＥ、９番の接続部がＡ面のＩＯ４、１０番の接続部がＶｓｓ、１１番の接続部がＶｃｃ、１２番の接続部がＢ面のＩＯ３、１３番の接続部がＣＥ２、１４番の接続部がＣＥ０、１５番の接続部がＢ面のＩＯ２、１６番の接続部がＡ面のＲＥ、１７番の接続部がＢ面のＩＯ１、１８番の接続部がＡ面のＲ／Ｂ、１９番の接続部がＢ面のＩＯ０、２２番の接続部がＡ面のＷＰ、２３番の接続部がＢ面のＩＯ７、２４番の接続部がＡ面のＷＥ、２５番の接続部がＢ面のＩＯ６、２６番の接続部がＡ面のＡＬＥ、２７番の接続部がＢ面のＩＯ５、２８番の接続部がＡ面のＣＬＥ、２９番の接続部がＢ面のＩＯ４、３０番の接続部がＶｓｓ、３１番の接続部がＶｃｃ、３２番の接続部がＡ面のＩＯ３、３３番の接続部がＣＥ３、３４番の接続部がＣＥ１、３５番の接続部がＡ面のＩＯ２、３６番の接続部がＢ面のＲＥ、３７番の接続部がＡ面のＩＯ１、３８番の接続部がＢ面のＲ／Ｂ、３９番の接続部がＡ面のＩＯ０に接続されている。

図９と図１０を比較すると、ＩＯ１〜ＩＯ７のようなデータ端子、ＷＰ、ＷＥ、ＡＬＥ、ＣＬＥ、ＲＥ、Ｒ／Ｂのような制御用端子は、群によってある接続部１１に接続される半導体素子２の取り付け面が異なる。また、Ｖｓｓ、Ｖｃｃなどの電源端子は、群や取り付け面に関係なく同じ接続部１１に接続される。ＣＥ０、ＣＥ１、ＣＥ２、ＣＥ３は、対応するユニット３にのみ接続される。図１１は、この様子を模式的に示したものである。ＶｃｃやＶｓｓなどの電源端子は全ての半導体素子と接続されており、ＣＥ０〜ＣＥ３などのチップイネーブル端子は対応するユニットの端子にのみ接続される。また、データ端子や制御用端子は群ごとに接続される端子が異なる。これにより、本発明を適用した回路基板１は、半導体素子単位でのアクセス、群単位でのアクセス、ユニット単位でのアクセスを可能にしている。

以上、本発明を適用した回路基板１は、２枚の半導体素子２１、２２を取り付けたユニット３１〜３４を上下に積層しこの電気配線基板４１を層間接続子７１〜７７で接続する。層間接続子７１〜７７は、リフローにより一体化され接続部１１を形成する。接続部１１の数は、Ａ面の半導体素子２１の端子数とＢ面の半導体素子２２の端子数の和に相当する。ユニット３２、３４は、上面視１８０度回転させて上下に積層されている。ユニット３２、３４を回転させることにより、ユニット３１〜３４を１群と２群に分けることができる。ユニット３１〜３４を２つの群に分けることにより、半導体素子２１〜２８のデュアルアクセス（２つ同時動作）が可能となり、処理速度と処理能力を向上させることができる。

次いで、本発明を適用した半導体装置６の製造方法について説明する。図１２は、半導体装置６の製造手順を示すフローチャートである。工程１では、電気配線基板４の表裏面に、上述した配線パターン５１、５２がプリントされる。工程２では、電気配線基板４のＡ面に半導体素子２１を取り付ける。半導体素子２１の端子は、熱圧着によって配線パターン５１に接続される。工程３では、電気配線基板４のＢ面に半導体素子２２を取り付ける。半導体素子２２の端子は、熱圧着によって配線パターン５２に接続される。ここで、ユニット３が完成する。工程１〜３を繰り返し、４つのユニット、すなわち、ユニット３１〜３４を作成する。

工程４では、ユニット３１〜３４に接合剤を塗布し、このユニット３１〜３４を主要基板１２の上に積層する。そして、層間接続端子７１〜７７が結合され、接続部１１が形成される。ここで、回路基板１に接合された半導体装置６が完成する。

以下、上述した回路基板の変形例について説明する。図１３は、上述の半導体装置６において接続部１１がＡ面とＢ面とのどちらの端子に接続されているかを示している。この図では、Ａ面の半導体素子２１と接続された接続部１１を黒丸、Ｂ面の半導体素子２２と接続された接続部１１を白丸で表現している。上述した回路基板１では、Ａ面、Ｂ面、Ａ面、Ｂ面…というように、Ａ面に接続された接続部１１を先頭として交互に並んでいる。図１４（ｂ）は、図１４（ａ）を上面視１８０度回転させたものである。図１４（ｂ）の接続部１１−１〜接続部１１−４０は、Ｂ面、Ａ面、Ｂ面、Ａ面…というように、Ｂ面を先頭にして交互に並んでいる。図１４（ａ）に示す配線パターン５のユニット３と図１４（ｂ）に示す配線パターン５のユニット３とを上下に重ねてもＡ面の端子９１とＢ面の端子９２とは重ならない。半導体素子２は、自身の属する群に対応する接続部１１を経由して図１４（ｃ）に示す最下部に到達する。

図１４は、第１の変形例を示している。図１４（ａ）では、接続部１１−１〜接続部１１−１０及び接続部１１−２１〜接続部１１−３０がＡ面の半導体素子２１と接続し、接続部１１−１１〜接続部１１−２０及び接続部１１−３１〜接続部１１−４０がＢ面の半導体素子２−２と接続する。図１４（ｂ）は、図１４（ａ）を上面視１８０度回転させたものである。図１４（ｂ）では、接続部１１−１１〜接続部１１−２０及び接続部１１−３１〜接続部１１−４０をＡ面の半導体素子２−１と接続し、接続部１１−１〜接続部１１−１０及び接続部１１−２０〜接続部１１−３０がＢ面の半導体素子２２と接続する。図１４（ａ）に示す配線パターン５のユニット３と図１４（ｂ）に示す配線パターン５のユニット３とを上下に重ねてもＡ面に接続された端子９１とＢ面に接続された端子９２とは重ならない。１群に属する半導体素子２と２群に属する半導体素子２とは、それぞれ自身の属する群に対応する接続部１１を経由して図１４（ｃ）に示す最下部に到達する。

図１５は、第２の変形例を示している。図１５（ａ）では、接続部１１−２１〜接続部１１−４０がＡ面の半導体素子２１と接続し、接続部１１−１〜接続部１１−２０がＢ面の半導体素子２２と接続している。図１５（ｂ）は、図１２（ａ）を上面視１８０度回転させたものである。図１５（ｂ）では、接続部１１−１〜接続部１１−２０がＡ面の半導体素子２１と接続され、接続部１１−２１〜接続部１１−４０がＢ面の半導体素子２２と接続される。図１５（ａ）に示す配線パターン５のユニット３と図１５（ｂ）に示す配線パターン５のユニット３とを上下に重ねてもＡ面に接続された端子９１とＢ面に接続された端子９２とは重ならない。１群に属する半導体素子２と２群に属する半導体素子２とは、それぞれ自身の属する群に対応する接続子１１を経由して図１５（ｃ）に示す最下部に到達する。

半導体装置６の変形例には、図１６に示すような構成のものもある。この回路基板５０のユニット５３は、電気配線基板５４の片方の面（ここでは、上面）にのみ半導体素子５２が取り付けられている。そして、このユニット５３−１〜５３−４を主要基板５４に積層した構成をしている。

また、ユニット３の積層方法は、図１７のようにしてもよい。図１７（ａ）は、１層目ユニット３１と２層目のユニット３２との上位層に２群のユニットを配置し、３層目のユニット３３と４層目のユニット３４との下位層に１群のユニットを配置する。この積層方法を上下分別タイプと呼ぶ。図１７（ｂ）は、１層目のユニット３１に１群のユニット、２層目のユニット３２に２群のユニット、３層目のユニット３３に２群のユニット、４層目のユニット３４に１群のユニットと積層する順序をランダムに選択している。この積層方法をランダムタイプと呼ぶ。

以上説明したように、本発明を適用した半導体装置６は、２枚の半導体素子から１組のユニット３を作成し、上面視で１８０度回転してユニット３−１〜３−４を積層する。この構成により電気配線基板４が略同じ配線パターンであっても、ユニット３の属する群ごとやユニット３ごとにアクセスすることができる。

また、ユニット３を２つの群に分けることにより、半導体素子２のデュアルアクセス（２つ同時動作）が可能になり、処理速度と処理能力を向上させることができる。

さらに、半導体素子２を搭載した電気配線基板４が１つとなることで、１種類で多段の積層した回路基板１を達成することができ、回路基板１を生産する上での品種分別作業を不要とした。半導体素子２を偶数個積層した半導体装置１は、水平に１８０度回転を行っても同一の動作を可能とし、回路基板１を他の電気配線基板に搭載し接続する上で方向性を不要としその際の誤搭載の発生しない。

なお、本発明は、上記実施の形態に記載された限定されるものではなく、半導体素子を表裏面に接続したユニットを上面視で１８０度回転させて積層するという本発明の要旨を含む発明は、本発明に含むものとする。例えば、上記実施の形態では、積層するユニットの個数は特に限定せず、２つのユニットや３つのユニットを積層してもよい。

ユニットの構成を示す側断面図である。 １群のＡ面の配線パターンを示す図である。 １群のＢ面の配線パターンを示す図である。 回路基板の構成を示す側断面図である。 ２群のＡ面の配線パターンを示す図である。 ２群のＢ面の配線パターンを示す図である。 １群のＡ面に取り付けられる半導体素子の端子の名称と接続部番号の対応関係を示す図である。 １群のＢ面に取り付けられる半導体素子の端子の名称と接続部番号の対応関係を示す図である。 １群のＡ面及びＢ面に取り付けられる半導体素子の端子の名称と接続部番号の対応関係を示す図である。 ２群のＡ面及びＢ面に取り付けられる半導体素子の端子の名称と接続部番号の対応関係を示す図である。 ユニット及び群ごとの接続関係を模式的に示した図である。 回路基板の制御手順を示すフローチャートである。 （ａ）は１群のユニットにおける接続部と接続部に接続される半導体素子の取り付け面との関係を模式的に示した図であり、（ｂ）は２群のユニットにおける接続部と接続部に接続される半導体素子の取付面との関係を模式的に示した図であり、（ｃ）は主要基板（最下部）に全ての接続部が接続された状態を示す図である。 （ａ）は１群のユニットにおける接続部と接続部に接続される半導体素子の取り付け面との関係を模式的に示した図であり、（ｂ）は２群のユニットにおける接続部と接続部に接続される半導体素子の取付面との関係を模式的に示した図であり、（ｃ）は主要基板（最下部）に全ての接続部が接続された状態を示す図である。 （ａ）は１群のユニットにおける接続部と接続部に接続される半導体素子の取り付け面との関係を模式的に示した図であり、（ｂ）は２群のユニットにおける接続部と接続部に接続される半導体素子の取付面との関係を模式的に示した図であり、（ｃ）は主要基板（最下部）に全ての接続部が接続された状態を示す図である。 他の回路基板の構成を示す側面図である。 （ａ）は上下分別タイプの積層順序を示す半導体装置の側面図である。（ｂ）はランダムタイプの積層順序を示す半導体装置の側面図である。 （ａ）は従来の回路基板の側面図である。（ｂ）は従来の配線パターンと接続部との関係を示す図である。

符号の説明

１ 回路基板、２１〜２８ 半導体素子、３１〜３４ ユニット、４１〜４４ 電気配線基板、５１、５２ 配線パターン、６ 半導体装置、７１〜７７ 層間接続子、９１、９１ 端子、１０ バイアホール、１１ 接続部、１２ 主要基板

Claims (5)

1. 一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、
   上記電気配線基板の一面に接続された第１の半導体素子と、
   上記電気配線基板の他面に接続された第２の半導体素子と
   を備えた複数の半導体ユニットが主基板に積層された回路基板であって、
   上記主基板と上記複数の半導体ユニットの電気配線基板にプリントされた配線パターンとは複数の接続部により接続されており、
   上記積層された複数の半導体ユニットの一部は、他の半導体ユニットに対して上面視で半回転しており、
   上記複数の接続部のうちの一部と第１の半導体素子の端子とが接続され、残りの接続部と第２の半導体素子の端子とが接続され、
   上記配線パターンは、上記第１の半導体素子の端子に接続される上記接続部と、上記第２の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
   電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる回路基板。
2. 全ての上記半導体ユニットの全ての上記電気配線基板にプリントされた上記配線パターンが同一である請求項１記載の回路基板。
3. 上記電気配線基板は、四角形をしており、上記四角形の対向する一方の１対の辺に沿って上記半導体素子の端子と上記配線パターンの接続部分を配し、上記四角形の対向する他方の１対の辺に沿って上記接続部と上記配線パターンの接続部分を配している請求項１記載の回路基板。
4. 電気配線基板の一面及び他面に配線パターンをプリントするプリント工程と、上記電気配線基板の一面に第１の半導体素子を接続する工程と、上記電気配線基板の他面に第２の半導体素子を接続する工程とを有する半導体ユニットを作成する半導体ユニット作成工程と、
   上記半導体ユニット作成工程において作成された複数の半導体ユニットの一部を上面視で半回転させる工程と、
   上記半導体ユニットを主基板に積層する工程と、
   上下に隣接する半導体ユニットの電気配線基板を電気的に接続する接続工程と
   を有し、
   上記半導体ユニットの上記配線パターンは、上記第１の半導体素子の端子に接続される上記接続部と、上記第２の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
   電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる回路基板を製造する回路基板の製造方法。
5. 一面及び他面の両方に所定の配線パターンがプリントされた電気配線基板と、
   上記電気配線基板の一面に接続された第１の半導体素子と、
   上記電気配線基板の他面に接続された第２の半導体素子と
   を備えた複数の半導体ユニットが積層された半導体装置であって、
   上下に隣接する上記半導体ユニットの上記電気配線基板の上記配線パターンは接続部で接続されており、
   上記積層された複数の半導体ユニットの一部は、他の上記半導体ユニットに対して上面視で半回転しており、
   上記複数の接続部のうちの一部と上記第１の半導体素子の端子とが接続され、残りの上記接続部と上記第２の半導体素子の端子とが接続され、
   上記配線パターンは、上記第１の半導体素子の端子に接続される上記接続部と、上記第２の半導体素子の端子に接続される上記接続部とが交互に並ぶように形成され、
   電源端子はすべての上記半導体素子と接続され、チップイネーブル端子は対応する上記半導体ユニットの端子にのみ接続され、データ端子及び制御用端子は上記半導体ユニット毎に、接続される端子が異なる半導体装置。

Images