JPH08181212A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08181212A JPH08181212A JP6323093A JP32309394A JPH08181212A JP H08181212 A JPH08181212 A JP H08181212A JP 6323093 A JP6323093 A JP 6323093A JP 32309394 A JP32309394 A JP 32309394A JP H08181212 A JPH08181212 A JP H08181212A
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Abstract
性が高いバリアメタルを有する半導体装置およびその製
造方法を提供することを目的とする。 【構成】 コリメーションスパッタ法により形成したT
i膜を大気に晒すことなくアニール処理を行って窒化T
iN膜23を形成し、その上に反応性スパッタ法により
反応性スパッタTiN膜24を形成して、窒化TiN膜
23と反応性スパッタTiN膜24からなる2層構造の
バリアメタル26を形成する。未反応TiがないのでW
F6 と反応せずTiN膜剥離が防げ、2層構造なのでバ
リア性が高まる。また、窒化TiN膜23を酸素処理し
て結晶粒界に酸素が析出させてさらにバリア性を高めて
もよい。
Description
多層配線構造を有する半導体装置およびその製造方法に
関するものである。
パッタ法で形成したAl合金が用いられているが、コン
タクトホールのアスペクト比(コンタクトホール径に対
する深さの比)が2以上大きくなるとコンタクトホール
底およびコンタクトホール側壁での膜厚が薄くなり信頼
上問題になる。そこでガバレッジの良好なメタルCVD
法を用いてコンタクトホール埋め込みと配線の形成を同
時に行う配線プロセスや、メタル形成後にエッチバック
を行うプラグプロセスが、0.5μmルール以降の微細
化の進んだデバイスで主流となりつつある。
を用いたW(タングステン)−CVD法がよく用いられ
ているが、このW−CVD法の特徴として ・基板とSiとWF6 との反応を防止するバリアメタル
が必要である ・酸化膜との密着性が悪いため密着層が必要である ・応力(ストレス)が強い が挙げられ、バリアメタル兼密着層としてスパッタ法で
形成したW,TiW,TiN等が用いられている。特に
TiNはバリアメタルとして優れており広く用いられて
いる。バリアメタルとして機能させるためにある程度の
膜厚が必要であるが、前述のようにスパッタ膜は高アス
ペクト比のコンタクトホールでのカバレッジが悪いため
スパッタされた粒子をコントロールしてコンタクトホー
ルに対して垂直な成分のみとする指向性スパッタ(コリ
メーションスパッタ)法と組み合わせて使用されること
が多い。指向性スパッタ法として、ターゲットとウエハ
間にコリメータと呼ばれるハニカム構造の集合体を設置
する方法とターゲットとウエハ間の距離を大きくして指
向性を持たせる方法がある。コリメーションスパッタ法
の特有の短所として、コンタクトホール側壁での膜厚が
通常のスパッタ法より薄くなることが挙げられる。例え
ば、図5はコンタクトホールにおいて絶縁膜の上にコリ
メーションスパッタ法で形成された膜のカバレッジのシ
ュミレーション結果を示す図であり、横軸および縦軸は
それぞれ横方向および縦方向の長さ(厚み)をμmで表
し、絶縁膜上の膜は点線で表されている。矢印で示され
るように、コンタクトホール側壁上部に34オングスト
ロームと極端に膜厚の薄い部分があることがわかる。
層に接続するため、Si上の自然酸化膜を還元する目的
でTi膜を先に形成後、TiN膜を連続形成している。
このTi膜も自然酸化膜を還元しかつ低抵抗なTiSi
x 膜をある程度の膜厚で形成するためコリメーションス
パッタ法で形成されるが、その特性はTiNとは異なり
反応性に富む金属である。従って以下に説明する欠点を
有する。図6(a)〜(c)はコンタクトホールの上端
部の断面図であり、8は絶縁膜、16は反応してないT
i(未反応Ti)、17はTiN膜、18は膜厚の薄い
部分、19は空間、20はW膜である。TiN膜17の
下に未反応Ti16がある場合(図6(a))、TiN
膜の薄い部分18からW−CVD法の材料ガスであるW
F6 が侵入し、WF6 と未反応Ti16が反応してTi
Fx が生成し気化し、絶縁膜8とTiN膜17の間が空
間19となる(図6(b))。この状態で応力の強いW
膜20が形成されるため、TiN膜17が剥離する問題
が発生していた(図6(c))。
置では、TiN膜の膜厚を厚くし、または/および、T
iN/Ti膜形成後高温で熱処理して全てのTiを反応
させていた。しかしながら、TiN膜の膜厚を厚くする
と、厚い膜厚により処理能力が低下し、オーバーハング
が大きくなりメタルCVD時にボイドができると共に熱
処理により全てのTiを反応させると、以下に説明する
不都合が生じる。図7(a),(b)はコンタクトホー
ル底部の断面図であり、2は活性層、8は絶縁膜、9は
コンタクトホール、21はTiSix 層、25はTiN
/Ti膜、28は凝集したTiSix 層である。活性層
2のSiとTiが反応してTiSix 層21が形成する
と、TiSixと活性層2の接触抵抗はTiNと活性層
2の接触抵抗より小さいため、コンタクト抵抗が低抵抗
化するが(図7(a))、高温熱処理するとTiSix
層21は凝集してTiSix 層28となり、TiN/T
i膜25と活性層2の接触面が増加し抵抗が高くなる
(図7(b))。
を示す断面図であり、1は半導体基板、2は活性層、3
は活性層2を分離するためのシリコン酸化膜(以下、分
離酸化膜という)、4はゲート酸化膜、5は多結晶シリ
コン(PolySi)層、6はタングステンシリサイド(W
Si)層、7はサイドウォール、13は第一の配線膜、
8は第一の配線膜13を被覆するように形成された絶縁
膜、9は絶縁膜8に形成され活性層2や第一の配線膜1
3に接続するためのコンタクトホール、10はTi膜、
11はTiN膜、12はW膜、14はバリアメタル、1
5は金属膜の第二の配線膜である。第一の配線膜13は
多結晶シリコン層5およびタングステンシリサイド層6
からなり、第二の配線膜15はバリアメタル14および
W膜12からなる。コンタクトホール9はバリアメタル
14とW膜12で埋め込まれている。
図9(a)〜(c)を用いて説明する。まず、半導体基
板1をLOCOS法(Local Oxidation of Silicon)で
選択的に5000オングストローム程度酸化し分離酸化
膜3を形成する。次にゲート酸化膜4となるシリコン酸
化膜を熱酸化法で100オングストローム形成後、CV
D法で不純物、例えばリンをドープした500オングス
トローム程度の多結晶シリコン層5とスパッタ法で50
0オングストローム程度のタングステンシリサイド層6
の二層構造からなる金属膜を形成し、写真製版工程、加
工工程を経て第一の配線膜13とする。この後、イオン
注入法で不純物、例えばリン、砒素、ボロンを注入し、
850〜900℃の熱処理工程を経て活性化し半導体基
板1中に活性層2を形成する。続いて減圧CVD法でシ
リコン酸化膜を1000オングストローム程度の膜厚に
成膜し、全面エッチングして第一の配線膜13にサイド
ウォール7を形成する。以上の工程を経てトランジス
タ、抵抗等の能動素子、受動素子が形成される。この
後、減圧CVD法や常圧CVD法で絶縁膜8を1000
0オングストローム程度形成する。次に、写真製版工
程、加工工程を経て活性層2や第一の配線膜13へのコ
ンタクトホール9を形成する(図9(a))。
コリメーションスパッタ法で連続的に金属膜を形成す
る。Ti膜10の膜厚は300オングストロームで形成
条件はAr:2mTorr、RFパワー:11kWであ
る。また、TiN膜11の膜厚は1000オングストロ
ームで形成条件は4mTorr、Ar/N2 ガス比:
1、RFパワー:11kWである。この後、ランプアニ
ールでRTA(Rapid Thermal Anneal)しTiとSiを
反応させてシリサイド化するとともにTiN膜の膜質を
改善する。アニール条件はN2 雰囲気で800℃である
(図9(b))。このようにして、Ti膜10、TiN
膜11からバリアメタル14が形成される。
ングストローム程度の膜厚に形成する。形成条件はシラ
ン還元、水素還元の2ステップで、前者はWF6 /Si
H4=5/7sccm、450℃、3Torrで、後者
はWF6 /H2 =75/500sccm、450℃、8
0Torrである。この後、写真製版工程、加工工程を
経て第二の配線膜15が形成される(図9(c))。
体装置が完成する。
クトホールにスパッタ法によりTi膜を形成した後熱処
理を行い、ついで反応性スパッタ法によりTiN膜を形
成する方法が示されている。しかしながら、Ti膜をコ
リメーションスパッタ法で形成することおよびTi膜形
成後真空保管したままアニール処理を行うことは示され
ていない。特開平5−160070号公報には、コンタ
クトホールにスパッタ法によりTi膜を形成した後熱処
理を行ってTiN膜を形成し、タングステンプラグ形成
時のTiN膜の剥離防止をCVDタングステンのデポジ
ション速度制御により行うことが示されている。しかし
ながら、TiN膜形成後にさらに反応性スパッタ法によ
りTiN膜を形成してなく、バリアメタルはTiN膜の
2層構造ではない。また、Ti膜を真空搬送しアニール
処理を行うことが示されていない。特開平4−2716
3号公報には、Ti膜形成の途中に酸素ガスを導入し
て、バリア層の中間部に粒界拡散を防止する酸素含有層
を形成することが示されている。しかしながら、この酸
素含有層はアルミ合金と基板との拡散防止するための層
と限定しており、CVD法によるWを用いたプラグプロ
セスに限定されていない。また、スパッタの途中にチャ
ンバーに酸素を導入して酸化を行っており、酸素処理は
別処理として行っていない。さらに、この文献に示され
る方法は、コリメーションスパッタ法を用いてなく、T
i膜形成後の熱処理も行っていない。
上のように構成されているので、バリアメタル14のバ
リア性を向上させるためにTiN膜11の膜厚を厚くす
るため、処理能力が低下し、メタルCVD時にボイドが
できる等の問題点があった。また、TiとWF6との反
応によるTiN膜の剥離を防ぐために全てのTiを反応
させているのでTiSix 膜28が凝集するため、抵抗
が高くなるなどの問題点があった。
ためになされたもので、基板のSiとWF6 の反応を防
止するバリア性の高いバリアメタルを有する半導体装置
およびその製造方法を得ることを目的とする。またこの
発明は、TiN膜剥離に対する耐性の高いバリアメタル
を有する半導体装置およびその製造方法を得ることを目
的とする。
導体装置の製造方法は、コリメーションスパッタ法によ
りTi膜を形成するステップと、前記Ti膜を大気に晒
すことなく真空下でアニール処理を行い窒化TiN膜を
形成するステップと、窒化TiN膜の上に反応性スパッ
タ法により反応性スパッタTiN膜を形成するステップ
とを有し、バリアメタルが窒化TiN膜と反応性スパッ
タTiN膜からなるものである。
法は、反応性スパッタTiN膜をアニール処理するもの
である。
法は、窒化TiN膜を酸素処理した後反応性スパッタT
iN膜を形成するものである。
アメタルが直接窒化により形成された窒化TiN膜と反
応性スパッタ法により形成された反応性スパッタTiN
膜からなり、窒化TiN膜と反応性スパッタTiN膜と
の結晶粒界に酸素が析出しているものである。
は、Ti膜を形成後大気に晒すことなくアニール処理を
行い、TiN膜剥離の原因となる未反応Tiを残さずに
窒化TiN膜を形成する。また、窒化TiN膜の上にさ
らに反応性スパッタTiN膜を形成して、窒化TiN膜
と反応性スパッタTiN膜の2層構造のバリアメタルを
形成する。
方法は、反応性スパッタTiN膜をアニール処理してバ
リア性を高める。
方法は、窒化TiN膜を酸素処理して粒界拡散を防止す
る酸素を析出させてから反応性スパッタTiN膜を形成
している。
リアメタルが大気に晒すことなく真空下でTi膜をアニ
ール処理して形成した窒化TiN膜と反応性スパッタ法
により形成した反応スパッタTiN膜からなり、TiN
膜剥離の原因となる未反応Tiを残さない。また、窒化
TiN膜と反応性スパッタTiN膜との結晶粒界には粒
界拡散を防止する酸素が析出している。
する。図1はこの発明の実施例1による半導体装置を示
す断面図、図2は図1の半導体装置から取り出した一つ
のコンタクトホール部の断面図であり、従来技術である
図7,図8および図9に示した相当部分には同一符号を
付しその説明を省略する。図において、23はTiを直
接窒化して形成した窒化TiN膜、24は窒素雰囲気で
Tiをスパッタし気相中で反応させて形成した反応性ス
パッタTiN膜、26はバリアメタル、27は第二の配
線膜である。バリアメタル26は窒化TiN膜23と反
応性スパッタTiN膜24からなり、第二の配線膜27
はバリアメタル26とW膜(プラグ)12からなる。
実施例の半導体装置の製造方法を示す。ここでは一つの
コンタクトホールに注目してその製造方法を説明する。
コンタクトホール9を形成するまでは従来の製造方法と
同じであるため省略する。
クを用いてエッチングした後レジストを除去し、硫酸/
過酸化水素水の混合液および純水で希釈したフッ酸水で
前処理を行う。その後、コリメーションスパッタ法でT
i膜22を300オングストローム形成する(図3
(a))。スパッタ条件はAr:2mTorr、DCパ
ワー:11kWである。
rに保たれた搬送室を介してアニールチャンバーに移し
アニール処理を行う。処理条件はN2 もしくはNH3 雰
囲気で温度は650〜700℃である。真空搬送するこ
とでTi膜22の表面に窒化を阻害する酸化膜が形成さ
れず、シリサイド反応、窒化反応の両方が進行するため
Tiは完全に反応し、TiSix 層21,窒化TiN膜
23が形成される(図3(b))。
パッタ法で反応性スパッタTiN膜24を500オング
ストローム形成し、窒化TiN膜23と反応性スパッタ
TiN膜24でバリアメタル26を形成する(図3
(c))。スパッタ条件は4mTorr,Ar/N2 ガ
ス比:1,DCパワー:11kWである。
ングストローム程度の膜厚に形成し、写真製版工程、加
工工程を経て、第二の配線膜27が形成される(図3
(d))。
iを残さないようにすれば防止できるが、活性層2のS
iとWF6 の反応防止のためには直接窒化により形成し
た窒化TiN膜だけでなくさらにバリアメタルが必要で
ある。このとき、この発明ではTiN膜を従来より薄膜
化することができる。これを図4(a),(b)を用い
て説明する。図4(a),(b)はコンタクトホールの
壁の部分断面図であり、図において2は活性層、21は
TiSix 層、23は直接窒化により形成した窒化Ti
N膜、24は反応性スパッタ法により形成した反応性ス
パッタTiN膜、37は酸素、38はWF6 である。反
応性スパッタTiN膜24は柱状結晶をしており粒界拡
散によりWF6 38が移動する(図4(a))。従っ
て、反応性スパッタTiN膜24だけの単層の場合はあ
る程度の膜厚が必要である。しかしながら、この発明の
実施例のように窒化TiN膜23と反応性スパッタTi
N膜24の2層構造にすれば結晶粒界が分断されるため
WF6 の粒界拡散に対する阻止能が高くなり薄膜化が可
能となる(図4(b))。
たが、CVD法によるW膜形成後エッチバックし、さら
にAlもしくはAlを主とするAl合金をスパッタして
第二の配線膜とするWプラグプロセスにおいても、同様
の効果が得られる。また、第二の配線膜上にさらに配線
膜を形成する多層配線でもよい。さらに、上記実施例で
はCVD法で形成する金属膜としてWの例を示したがT
iN,Al,WSiその他金属膜であってもよい。最上
層のTiN膜は反応性スパッタTiN膜の例を示したが
CVD法によるTiN膜(CVD−TiN膜)でもよ
い。
パッタ法で反応性スパッタTiN膜24を形成した後、
CVD法でW膜12を形成する製造方法について示した
が、反応性スパッタTiN膜24形成後にアニール処理
を施せばさらにバリア性が高くなり、工程が増加するも
ののTiN膜の膜圧の薄膜化つまり処理時間の短縮、生
産性の向上が可能となる。アニール処理条件はTiSi
x 膜の凝集が生じない温度、600〜750℃でN2 も
しくはNH3 単体またはそれらの混合雰囲気である。
パッタ法によるTi膜22の形成、ランプアニール処
理、コリメーションスパッタ法による反応性スパッタT
iN膜24の形成の一連のプロセスを大気に晒すことな
く連続して行う製造方法について示したが、コリメーシ
ョンスパッタ法によるTi膜22の形成、ランプアニー
ル処理を大気に晒すことなく連続処理した後、酸素処理
を行い、その後コリメーションスパッタ法もしくは通常
スパッタ法で反応性スパッタTiN膜24を形成でき
る。
導体装置のコンタクトホールの部分断面図であり、図に
おいて、37は酸素である。窒化TiN膜23形成後、
酸素処理を施し窒化TiN膜23表面に酸素37を吸着
させた後、反応性スパッタTiN膜24を形成すること
で、酸素37が窒化TiN膜23,反応性スパッタTi
N膜24の粒界に析出し、WF6 38の粒界拡散を防止
しTiN剥離を防止する。酸素処理として、アニール処
理後、100℃程度までクーリングした後、大気に晒す
だけでよくこの温度ではTiNの酸化は進行しない。さ
らに効果を高めるため酸素プラズマに晒してもよい。
ば、Ti膜を形成後大気に晒すことなくアニール処理を
行い窒化TiN膜を形成するように構成したので、未反
応Tiが残ることなく、CVD法によりW膜を形成する
とき、TiとWF6 が反応しないので、TiN膜の剥離
を防止できる効果がある。また、窒化TiN膜の上に反
応性スパッタTiN膜を形成してバリアメタルの構造を
窒化TiN膜/反応性スパッタTiN膜の2層構造にす
るためバリア性を向上でき、信頼性の高い半導体装置を
得られる効果がある。
TiN膜をアニール処理するように構成したので、バリ
ア性を向上できる効果がある。
酸素処理するように構成したので、結晶粒界に酸素が析
出し、WF6 の粒界拡散をさらに防止しバリア性を向上
できる効果がある。
大気に晒すことなく真空下でアニール処理をして形成し
た窒化TiN膜と反応性スパッタ法により形成した反応
スパッタTiN膜からなるように構成したので、未反応
Tiが残らずTiN膜の剥離を防げる効果がある。ま
た、窒化TiN膜と反応性スパッタTiN膜との結晶粒
界には酸素が析出しているのでWF6 の粒界拡散を防止
しTiN剥離を防止できる効果がある。
側面断面図である。
大断面図である。
図である。
置のバリア性の原理を示す側面断面図である。
におけるコリメーションスパッタ膜のカバレッジのシュ
ミレーション結果を示す図である。
図である。
TiSix 層の凝集を示す側面断面図である。
図である。
ッタTiN膜、12W膜(プラグ)、26 バリアメタ
ル、37 酸素。
Claims (4)
- 【請求項1】 コリメーションスパッタ法によりTi膜
を形成するステップと、前記Ti膜形成ステップに連続
して大気に晒すことなく真空下で前記Ti膜をアニール
処理を行い窒化TiN膜を形成するステップと、前記窒
化TiN膜の上に反応性スパッタ法により反応性スパッ
タTiN膜を形成し前記窒化TiN膜と前記反応性スパ
ッタTiN膜からバリアメタルを形成するステップと、
メタルCVD法によりプラグを形成するステップとを有
することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記反応性スパッタTiN膜形成後に、
前記反応性スパッタTiN膜をアニール処理することを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記窒化TiN膜形成ステップの後に、
前記窒化TiN膜を酸素処理するステップを有すること
を特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項4】 プラグがメタルCVD法から形成され、
バリアメタルがコリメーションスパッタ法により形成し
たTi膜を大気に晒すことなく真空下でアニール処理し
て形成した窒化TiN膜と前記窒化TiN膜の上に反応
性スパッタ法により形成した反応スパッタTiN膜から
なり、前記窒化TiN膜と前記反応性スパッタTiN膜
との結晶粒界に酸素が析出していることを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6323093A JPH08181212A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6323093A JPH08181212A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPH08181212A true JPH08181212A (ja) | 1996-07-12 |
Family
ID=18151004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6323093A Pending JPH08181212A (ja) | 1994-12-26 | 1994-12-26 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08181212A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6215144B1 (en) | 1998-01-26 | 2001-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit device, and method of manufacturing the same |
US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
US6475907B1 (en) | 1999-04-20 | 2002-11-05 | Nec Corporation | Semiconductor device having a barrier metal layer and method for manufacturing the same |
CN1125481C (zh) * | 1998-04-29 | 2003-10-22 | 台湾积体电路制造股份有限公司 | 半导体元件避免钨插塞损失阻挡层的制造方法 |
US7088001B2 (en) | 2001-01-23 | 2006-08-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with a metallization structure |
JP2008186926A (ja) * | 2007-01-29 | 2008-08-14 | Fujitsu Ltd | 半導体装置とその製造方法 |
US7812452B2 (en) | 2006-09-11 | 2010-10-12 | Oki Semiconductor Co., Ltd. | Semiconductor device having barrier layer comprised of dissimilar materials, and method for fabricating the same |
JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
CN115799065A (zh) * | 2022-11-17 | 2023-03-14 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
-
1994
- 1994-12-26 JP JP6323093A patent/JPH08181212A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787913B2 (en) | 1997-11-21 | 2004-09-07 | Nec Electronics Corporation | Ohmic contact plug having an improved crack free TiN barrier metal in a contact hole and method of forming the same |
US6344411B1 (en) | 1997-11-21 | 2002-02-05 | Nec Corporation | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same |
US6399438B2 (en) | 1998-01-26 | 2002-06-04 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having a capacitor |
US6215144B1 (en) | 1998-01-26 | 2001-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit device, and method of manufacturing the same |
US6638811B2 (en) | 1998-01-26 | 2003-10-28 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device having a capacitor |
CN1125481C (zh) * | 1998-04-29 | 2003-10-22 | 台湾积体电路制造股份有限公司 | 半导体元件避免钨插塞损失阻挡层的制造方法 |
US6475907B1 (en) | 1999-04-20 | 2002-11-05 | Nec Corporation | Semiconductor device having a barrier metal layer and method for manufacturing the same |
US7088001B2 (en) | 2001-01-23 | 2006-08-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with a metallization structure |
US7812452B2 (en) | 2006-09-11 | 2010-10-12 | Oki Semiconductor Co., Ltd. | Semiconductor device having barrier layer comprised of dissimilar materials, and method for fabricating the same |
JP2008186926A (ja) * | 2007-01-29 | 2008-08-14 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
CN115799065A (zh) * | 2022-11-17 | 2023-03-14 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
CN115799065B (zh) * | 2022-11-17 | 2024-01-23 | 扬州国宇电子有限公司 | 一种TiSi势垒的制备方法 |
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