JPH0783021B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0783021B2 JPH0783021B2 JP60151644A JP15164485A JPH0783021B2 JP H0783021 B2 JPH0783021 B2 JP H0783021B2 JP 60151644 A JP60151644 A JP 60151644A JP 15164485 A JP15164485 A JP 15164485A JP H0783021 B2 JPH0783021 B2 JP H0783021B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- contact hole
- tungsten
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はたとえば、半導体集積回路などにおいて、接続
部での配線を平担化し、断線のない良好な配線形成を目
的とした半導体装置の製造方法に関する。
部での配線を平担化し、断線のない良好な配線形成を目
的とした半導体装置の製造方法に関する。
従来の技術 半導体集積回路の製造方法について、シリコン基板上に
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、化学気相成長（CVD）法によりタングステン膜
を選択的に形成し、コンタクトホール部での配線の平担
化を行う従来の方法を用い、二層配線を形成した例を第
２図（ａ）〜（ｄ）の工程順断面図に示し、以下、説明
を行う。
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、化学気相成長（CVD）法によりタングステン膜
を選択的に形成し、コンタクトホール部での配線の平担
化を行う従来の方法を用い、二層配線を形成した例を第
２図（ａ）〜（ｄ）の工程順断面図に示し、以下、説明
を行う。
まず、第２図（ａ）に示すように、シリコン基板１を熱
酸化して、ゲート酸化膜２を形成した後、リンをドープ
したポリシリコンによりゲート電極３を形成する。
酸化して、ゲート酸化膜２を形成した後、リンをドープ
したポリシリコンによりゲート電極３を形成する。
つぎに、ゲート電極３を注入マスクとして用い、ヒ素イ
オンを注入し、1000℃、10分のアニールを行い拡散層５
を形成する。つぎに、CVD法により、絶縁膜６を形成し
た後、フォトレジストをマスクとしたエッチングにより
コンタクトホール７を形成する。その後、ソースガスと
してWF6，H2を用い、CVD法により、第２図（ｂ）に示す
ように、コンタクトホール７にタングステン膜８を選択
的に形成し、コンタクトホール７をタングステン膜８で
埋める。この場合のタングステンの形成反応はシリコン
基板１との反応を含め、下記の２つの式により進行して
いる。
オンを注入し、1000℃、10分のアニールを行い拡散層５
を形成する。つぎに、CVD法により、絶縁膜６を形成し
た後、フォトレジストをマスクとしたエッチングにより
コンタクトホール７を形成する。その後、ソースガスと
してWF6，H2を用い、CVD法により、第２図（ｂ）に示す
ように、コンタクトホール７にタングステン膜８を選択
的に形成し、コンタクトホール７をタングステン膜８で
埋める。この場合のタングステンの形成反応はシリコン
基板１との反応を含め、下記の２つの式により進行して
いる。
2WF6＋3Si→2W＋3SiF6↑ （１） WF6＋3H2→Ｗ＋6HF↑ （２） すなわち、シリコン基板上にタングステン膜を選択的に
形成する場合、反応初期において上記反応式（１）の反
応が生じ、その後シリコン基板１上にタングステン膜が
150Å程度以上形成されるとタングステン膜自身が触媒
となり上記反応式（２）の反応が生じ、タングステン膜
上にタングステン膜が選択的に形成されることにより、
コンタクトホール７をタングステン８で埋める。つぎ
に、第２図（ｃ）のように配線用のアルミニウム膜13を
スパッタ法により形成し、フォトレジストをマスクとし
た選択エッチングによりアルミニウム膜13のパターニン
グを行い配線を形成する。つぎに、第２図（ｄ）のよう
に、CVD法により、第２の絶縁膜10を形成し、一層目と
同様の方法によりコンタクトホールを形成後、再び、CV
D法により、コンタクトホール部にタングステン11を選
択的に形成する。そして、つぎに第２のアルミニウム膜
14をスパッタ法により形成した後、第１のアルミニウム
膜13の場合と同様にパターニングにより二層目の配線を
形成し、これにより、半導体集積回路の二層配線を完了
する。
形成する場合、反応初期において上記反応式（１）の反
応が生じ、その後シリコン基板１上にタングステン膜が
150Å程度以上形成されるとタングステン膜自身が触媒
となり上記反応式（２）の反応が生じ、タングステン膜
上にタングステン膜が選択的に形成されることにより、
コンタクトホール７をタングステン８で埋める。つぎ
に、第２図（ｃ）のように配線用のアルミニウム膜13を
スパッタ法により形成し、フォトレジストをマスクとし
た選択エッチングによりアルミニウム膜13のパターニン
グを行い配線を形成する。つぎに、第２図（ｄ）のよう
に、CVD法により、第２の絶縁膜10を形成し、一層目と
同様の方法によりコンタクトホールを形成後、再び、CV
D法により、コンタクトホール部にタングステン11を選
択的に形成する。そして、つぎに第２のアルミニウム膜
14をスパッタ法により形成した後、第１のアルミニウム
膜13の場合と同様にパターニングにより二層目の配線を
形成し、これにより、半導体集積回路の二層配線を完了
する。
発明が解決しようとする問題点 上記方法によりコンタクトホール部へタングステンを選
択的に形成し、スパッタ法によりアルミニウム膜を形成
した場合、コンタクトホール部での平担化は可能である
が、第２図（ｃ）に示すように、ゲート電極端の段差部
ではスパッタ法により形成したアルミニウム膜のカバレ
ッジ特性は悪い。とりわけ、第２の絶縁膜10、第２のア
ルミニウム膜14を形成すると段差部でのカバレッジはさ
らに悪くなるため、多層配線の形成においてアルミニウ
ムの断線、あるいはエレクトロマイグレーションによる
配線抵抗の劣化等の問題をひき起こす。また配線にアル
ミニウムを用いるため、高温処理ができない等の問題が
ある。
択的に形成し、スパッタ法によりアルミニウム膜を形成
した場合、コンタクトホール部での平担化は可能である
が、第２図（ｃ）に示すように、ゲート電極端の段差部
ではスパッタ法により形成したアルミニウム膜のカバレ
ッジ特性は悪い。とりわけ、第２の絶縁膜10、第２のア
ルミニウム膜14を形成すると段差部でのカバレッジはさ
らに悪くなるため、多層配線の形成においてアルミニウ
ムの断線、あるいはエレクトロマイグレーションによる
配線抵抗の劣化等の問題をひき起こす。また配線にアル
ミニウムを用いるため、高温処理ができない等の問題が
ある。
本発明は、上記問題点を解決するものであり、微細化、
高集積化、高速化および３次元化を要する超LSIにおい
て有効な半導体装置の製造方法を提供するものである。
高集積化、高速化および３次元化を要する超LSIにおい
て有効な半導体装置の製造方法を提供するものである。
問題点を解決するための手段 本発明は、コンタクトホール部に高融点金属を選択的に
形成し、コンタクトホールを高融点金属で埋めた後、反
応室内にシランガスを導入することにより金属シリサイ
ド膜をコンタクトホール部の高融点金属上のみならず、
コンタクトホール部以外の絶縁膜上に形成し、フォトレ
ジストをマスクとして選択エッチングによる配線形成を
行った後、化学気相成長で絶縁膜を形成し、熱処理によ
りフローさせる工程を繰り返すことにより、デバイスの
平担化を行いステップカバレッジの良好な多層配線を形
成するものである。
形成し、コンタクトホールを高融点金属で埋めた後、反
応室内にシランガスを導入することにより金属シリサイ
ド膜をコンタクトホール部の高融点金属上のみならず、
コンタクトホール部以外の絶縁膜上に形成し、フォトレ
ジストをマスクとして選択エッチングによる配線形成を
行った後、化学気相成長で絶縁膜を形成し、熱処理によ
りフローさせる工程を繰り返すことにより、デバイスの
平担化を行いステップカバレッジの良好な多層配線を形
成するものである。
作用 コンタクトホール部を高融点金属で埋めた後、高融点金
属シリサイド膜をウェハー表面に一様に形成するため、
コンタクトホール部での平担化が可能なことと、高融点
シリサイド配線であるため下地の絶縁膜との密着性が良
いことに加えて層間絶縁膜を高温処理によりフローさせ
る工程を繰り返すことが可能であり、多層化あるいは三
次元化を目的とした半導体装置の製造に非常に有利であ
る。
属シリサイド膜をウェハー表面に一様に形成するため、
コンタクトホール部での平担化が可能なことと、高融点
シリサイド配線であるため下地の絶縁膜との密着性が良
いことに加えて層間絶縁膜を高温処理によりフローさせ
る工程を繰り返すことが可能であり、多層化あるいは三
次元化を目的とした半導体装置の製造に非常に有利であ
る。
実施例 以下、本発明の実施例を用いて本発明を具体的に詳述す
る。第１図（ａ）〜（ｄ）は本発明の実施に際し、タン
グステンシリサイドを配線材料として用いた場合の半導
体集積回路の製造工程順断面図である。
る。第１図（ａ）〜（ｄ）は本発明の実施に際し、タン
グステンシリサイドを配線材料として用いた場合の半導
体集積回路の製造工程順断面図である。
まず、第１図（ａ）に示すようにＰ型で方位面（100）
のシリコン基板１を熱酸化し、200Åのゲート酸化膜２
を形成を行った後、ゲート酸化膜２上にリンをドープし
たポリシリコン３を2000Å形成し、その後CVD装置の反
応室内でウェハーを350℃に加熱し、ソースガスとしてW
F6，SiH4を導入し、下記（３）式の反応に基きポリシリ
コン３上にタングステンシリサイド膜４を2500Å形成
し、パターニングを行いゲート電極を形成する。
のシリコン基板１を熱酸化し、200Åのゲート酸化膜２
を形成を行った後、ゲート酸化膜２上にリンをドープし
たポリシリコン３を2000Å形成し、その後CVD装置の反
応室内でウェハーを350℃に加熱し、ソースガスとしてW
F6，SiH4を導入し、下記（３）式の反応に基きポリシリ
コン３上にタングステンシリサイド膜４を2500Å形成
し、パターニングを行いゲート電極を形成する。
WF6＋2SiH4→WSi2＋6HF↑＋H2↑ （３） 次にゲート電極を注入のマスクとして用い、ヒ素イオン
を注入し、1000℃のN2ガス中で10分アニールを行い拡散
層５を形成する。次に、CVD法により、9500Åの絶縁膜
６を形成し、900℃,90分のフロー処理を行った後、第２
図（ｂ）のようにフォトレジストをマスクとしたエッチ
ングによりコンタクトホール７を形成する。その後、CV
D装置の反応室内にソースガスとしてWF6，H2を導入し、
第１図（ｃ）に示すように、コンタクトホール７にタン
グステン膜８を選択的に形成し、コンタクトホール７を
タングステンで埋める。その後、反応室内に水素ガスの
導入を止め、シランガスを導入し、タングステンシリサ
イド膜９を、コンタクトホール７に形成したタングステ
ン膜８および絶縁膜６上にCVD法により連続的に成長さ
せる。その後、フォトレジストをマスクとしたエッチン
グによるパターンを形成を行った後、8000Åの二層目の
絶縁膜10をCVD法により形成し、一層目の場合と同様に
絶縁膜10にフローを行った後、第１図（ｄ）のように絶
縁膜10にコンタクトホールを形成し、同様の方法により
タングステン11で埋めた後、連続してタングステンシリ
サイド膜12を形成し、パターニングを行い二層目の配線
形成を行う。
を注入し、1000℃のN2ガス中で10分アニールを行い拡散
層５を形成する。次に、CVD法により、9500Åの絶縁膜
６を形成し、900℃,90分のフロー処理を行った後、第２
図（ｂ）のようにフォトレジストをマスクとしたエッチ
ングによりコンタクトホール７を形成する。その後、CV
D装置の反応室内にソースガスとしてWF6，H2を導入し、
第１図（ｃ）に示すように、コンタクトホール７にタン
グステン膜８を選択的に形成し、コンタクトホール７を
タングステンで埋める。その後、反応室内に水素ガスの
導入を止め、シランガスを導入し、タングステンシリサ
イド膜９を、コンタクトホール７に形成したタングステ
ン膜８および絶縁膜６上にCVD法により連続的に成長さ
せる。その後、フォトレジストをマスクとしたエッチン
グによるパターンを形成を行った後、8000Åの二層目の
絶縁膜10をCVD法により形成し、一層目の場合と同様に
絶縁膜10にフローを行った後、第１図（ｄ）のように絶
縁膜10にコンタクトホールを形成し、同様の方法により
タングステン11で埋めた後、連続してタングステンシリ
サイド膜12を形成し、パターニングを行い二層目の配線
形成を行う。
発明の効果 本発明によれば、コンタクトホールを高融点金属で埋
め、コンタクトホール部での配線を平担化するととも
に、コンタクトホール部を高融点金属で埋めた後、連続
して高融点金属シリサイド膜をCVD法で形成し、これを
フォトレジストをマスクとしてエッチングし配線形成を
行っているため、下地の絶縁膜との密着性が優れている
ことに加えて、層間絶縁膜のフローを繰り返すことによ
る平担化が可能となり、多層配線あるいは三次元の半導
体装置の製造に極めて有利である。
め、コンタクトホール部での配線を平担化するととも
に、コンタクトホール部を高融点金属で埋めた後、連続
して高融点金属シリサイド膜をCVD法で形成し、これを
フォトレジストをマスクとしてエッチングし配線形成を
行っているため、下地の絶縁膜との密着性が優れている
ことに加えて、層間絶縁膜のフローを繰り返すことによ
る平担化が可能となり、多層配線あるいは三次元の半導
体装置の製造に極めて有利である。
第１図（ａ）〜（ｄ）は本発明の方法の一実施例による
工程順断面図、第２図（ａ）〜（ｄ）は従来の方法によ
る工程順断面図である。 １……シリコン基板、２……ゲート酸化膜、３……ポリ
シリコン、４……タングステンシリサイド膜、５……拡
散層、６……絶縁膜、７……コンタクトホール、８……
タングステン膜、９……タングステンシリサイド膜、10
……絶縁膜、11……タングステン膜、12……タングステ
ンシリサイド膜。
工程順断面図、第２図（ａ）〜（ｄ）は従来の方法によ
る工程順断面図である。 １……シリコン基板、２……ゲート酸化膜、３……ポリ
シリコン、４……タングステンシリサイド膜、５……拡
散層、６……絶縁膜、７……コンタクトホール、８……
タングステン膜、９……タングステンシリサイド膜、10
……絶縁膜、11……タングステン膜、12……タングステ
ンシリサイド膜。
Claims (1)
- 【請求項１】シリコン基板上に絶縁膜を形成する第１の
工程、前記絶縁膜を熱処理によりフローさせる第２の工
程、フォトレジストをマスクとしたエッチングにより、
前記絶縁膜上に接続穴を形成する第３の工程、CVD反応
室に置かれた前記シリコン基板に高融点金属生成ガスお
よび水素ガスを導入して前記接続穴に高融点金属を選択
的に形成し、前記接続穴を高融点金属で埋める第４の工
程、続いて前記CVD反応室への前記水素ガスの導入を遮
断し、シランガスを導入して前記絶縁膜上および前記接
続穴上の高融点金属上に金属シリサイド膜を形成する第
５の工程、フォトレジストをマスクとして前記金属シリ
サイド膜を選択エッチングし配線パターンを形成する第
６の工程、を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151644A JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151644A JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213051A JPS6213051A (ja) | 1987-01-21 |
| JPH0783021B2 true JPH0783021B2 (ja) | 1995-09-06 |
Family
ID=15523063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151644A Expired - Fee Related JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783021B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223455A (en) * | 1987-07-10 | 1993-06-29 | Kabushiki Kaisha Toshiba | Method of forming refractory metal film |
| EP0305143B1 (en) * | 1987-08-24 | 1993-12-08 | Fujitsu Limited | Method of selectively forming a conductor layer |
| JP3358328B2 (ja) * | 1994-10-27 | 2002-12-16 | ソニー株式会社 | 高融点金属膜の成膜方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495283A (ja) * | 1972-04-28 | 1974-01-17 | ||
| JPS58162051A (ja) * | 1982-03-23 | 1983-09-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS5998535A (ja) * | 1982-11-29 | 1984-06-06 | Hitachi Ltd | 半導体集積回路の製造方法 |
| JPS60117719A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-10 JP JP60151644A patent/JPH0783021B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213051A (ja) | 1987-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6436805B1 (en) | Local interconnect structures and methods for making the same | |
| EP0279588B1 (en) | Contact in a contact hole in a semiconductor and method of producing same | |
| US5654237A (en) | Method of manufacturing semiconductor device | |
| US5652180A (en) | Method of manufacturing semiconductor device with contact structure | |
| US4866009A (en) | Multilayer wiring technique for a semiconductor device | |
| US5554565A (en) | Modified BP-TEOS tungsten-plug contact process | |
| US6372643B1 (en) | Method for forming a selective contact and local interconnect in situ and semiconductor devices carrying the same | |
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| JPH0434922A (ja) | 半導体装置の製造方法 | |
| JP3129232B2 (ja) | 半導体装置の製造方法 | |
| JPH0343778B2 (ja) | ||
| US5244835A (en) | Method of making contact electrodes of polysilicon in semiconductor device | |
| KR900008387B1 (ko) | 반도체장치 제조방법 | |
| JP2005527098A (ja) | 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層 | |
| JPH1012732A (ja) | 半導体装置の製造方法 | |
| JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0783021B2 (ja) | 半導体装置の製造方法 | |
| KR0174878B1 (ko) | 확산 장벽층 형성방법 | |
| JPH09102469A (ja) | 半導体装置の製造方法 | |
| EP0256917B1 (en) | Method of producing interconnection layers using cvd of metal | |
| JPH02162722A (ja) | 半導体装置の製造方法 | |
| US7858518B2 (en) | Method for forming a selective contact and local interconnect in situ | |
| JPH079893B2 (ja) | 半導体装置の製造方法 | |
| JP3095452B2 (ja) | 半導体素子の製造方法 | |
| KR0160545B1 (ko) | 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |