JPH0529254A - 配線形成方法 - Google Patents
配線形成方法Info
- Publication number
- JPH0529254A JPH0529254A JP3206121A JP20612191A JPH0529254A JP H0529254 A JPH0529254 A JP H0529254A JP 3206121 A JP3206121 A JP 3206121A JP 20612191 A JP20612191 A JP 20612191A JP H0529254 A JPH0529254 A JP H0529254A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- connection hole
- insulating film
- forming
- sin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 48
- 239000000463 material Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 192
- 239000011229 interlayer Substances 0.000 abstract description 38
- 229910052710 silicon Inorganic materials 0.000 abstract description 30
- 238000004544 sputter deposition Methods 0.000 abstract description 20
- 230000004888 barrier function Effects 0.000 abstract description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 229910052760 oxygen Inorganic materials 0.000 abstract description 6
- 239000001301 oxygen Substances 0.000 abstract description 6
- 229910004205 SiNX Inorganic materials 0.000 abstract 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 22
- 230000008569 process Effects 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 15
- 229910008484 TiSi Inorganic materials 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010406 interfacial reaction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- DWSWCPPGLRSPIT-UHFFFAOYSA-N benzo[c][2,1]benzoxaphosphinin-6-ium 6-oxide Chemical compound C1=CC=C2[P+](=O)OC3=CC=CC=C3C2=C1 DWSWCPPGLRSPIT-UHFFFAOYSA-N 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 層間絶縁膜に起因するバリヤメタルの酸化を
防止しながら、高アスペクト比の接続孔をＡｌ系材料層
で均一に埋め込む。 【構成】 ＰＳＧ層間絶縁膜２に開口されたスルー・ホ
ール２ａの側壁面に、エッチバックによりＳｉＮx サイ
ド・ウォール３ａを形成する。その後、Ｔｉ層４を形成
し、高温スパッタリング法によりＡｌ−１％Ｓｉ層５を
形成する。高温スパッタリング時のウェハ加熱によりＰ
ＳＧ層間絶縁膜２からは残留水分や酸素が放出される
が、少なくともスルー・ホール２ａの側壁面ではこれら
がＳｉＮx サイド・ウォール３ａにより遮断されるの
で、Ｔｉ層４は酸化されない。スルー・ホール２ａは、
Ｔｉ層４とＡｌ−１％Ｓｉ層５との界面反応により埋め
込まれる。層間絶縁膜そのものをＳｉＮx で構成しても
良い。
防止しながら、高アスペクト比の接続孔をＡｌ系材料層
で均一に埋め込む。 【構成】 ＰＳＧ層間絶縁膜２に開口されたスルー・ホ
ール２ａの側壁面に、エッチバックによりＳｉＮx サイ
ド・ウォール３ａを形成する。その後、Ｔｉ層４を形成
し、高温スパッタリング法によりＡｌ−１％Ｓｉ層５を
形成する。高温スパッタリング時のウェハ加熱によりＰ
ＳＧ層間絶縁膜２からは残留水分や酸素が放出される
が、少なくともスルー・ホール２ａの側壁面ではこれら
がＳｉＮx サイド・ウォール３ａにより遮断されるの
で、Ｔｉ層４は酸化されない。スルー・ホール２ａは、
Ｔｉ層４とＡｌ−１％Ｓｉ層５との界面反応により埋め
込まれる。層間絶縁膜そのものをＳｉＮx で構成しても
良い。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造等に
適用される配線形成方法に関し、特にバリヤメタル等の
機能を果たす下地層の酸化を防止することにより、アル
ミニウム（Ａｌ）系材料層による接続孔の埋め込み特性
を向上かつ安定化させる方法に関する。
適用される配線形成方法に関し、特にバリヤメタル等の
機能を果たす下地層の酸化を防止することにより、アル
ミニウム（Ａｌ）系材料層による接続孔の埋め込み特性
を向上かつ安定化させる方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ，ＵＬＳＩ等にみられる
ように、半導体装置のデザイン・ルールが高度に縮小さ
れるに伴い、下層配線と上層配線の接続を図るために層
間絶縁膜に開口される接続孔の開口径も微細化し、アス
ペクト比が１を越えるようになってきている。上層配線
は一般にスパッタリング法によりＡｌ系材料を被着させ
ることにより形成されているが、かかる高アスペクト比
を有する接続孔を埋め込むにはもはや十分な段差被覆性
（ステップ・カバレッジ）が達成されにくく、断線を生
ずる原因ともなっている。
ように、半導体装置のデザイン・ルールが高度に縮小さ
れるに伴い、下層配線と上層配線の接続を図るために層
間絶縁膜に開口される接続孔の開口径も微細化し、アス
ペクト比が１を越えるようになってきている。上層配線
は一般にスパッタリング法によりＡｌ系材料を被着させ
ることにより形成されているが、かかる高アスペクト比
を有する接続孔を埋め込むにはもはや十分な段差被覆性
（ステップ・カバレッジ）が達成されにくく、断線を生
ずる原因ともなっている。
【０００３】そこで、段差被覆性の不足を改善するため
の対策として、近年、高温スパッタリング法が提案され
ている。これは、ウェハをヒーティング・モジュール等
を介して数百℃に加熱しながらスパッタリングを行うも
のである。この方法によれば、高温によるＡｌ系材料層
のリフロー効果により段差被覆性を改善することができ
る。このとき、Ａｌ系材料層の下にＡｌ系材料との濡れ
性に優れる下地層を設けておくと、接続孔が良好に埋め
込まれることが知られている。
の対策として、近年、高温スパッタリング法が提案され
ている。これは、ウェハをヒーティング・モジュール等
を介して数百℃に加熱しながらスパッタリングを行うも
のである。この方法によれば、高温によるＡｌ系材料層
のリフロー効果により段差被覆性を改善することができ
る。このとき、Ａｌ系材料層の下にＡｌ系材料との濡れ
性に優れる下地層を設けておくと、接続孔が良好に埋め
込まれることが知られている。
【０００４】たとえば、１９８９年ＩＥＥＥ／ＩＲＰ
Ｓ，ｐ．２１０〜２１４には、開口径１．０μｍ，アス
ペクト比１のビア・ホールをＡｌ−２％Ｃｕ合金で埋め
込む際に、Ｔｉ層を下地として介在させると該ビア・ホ
ールが均一に埋め込まれ、ウェハ表面が平坦化される旨
が述べられている。また、第３８回応用物理学関係連合
講演会（１９９１年春季年会），講演予稿集第２分冊，
ｐ．７３１，演題番号３１ｐ−Ｗ−７には、開口径０．
２５μｍ，アスペクト比４のコンタクト・ホールが、厚
さ０．０５μｍの多結晶シリコン層を介在させておくこ
とによりＡｌ−５％Ｇｅ合金で良好に埋め込まれる旨が
報告されている。
Ｓ，ｐ．２１０〜２１４には、開口径１．０μｍ，アス
ペクト比１のビア・ホールをＡｌ−２％Ｃｕ合金で埋め
込む際に、Ｔｉ層を下地として介在させると該ビア・ホ
ールが均一に埋め込まれ、ウェハ表面が平坦化される旨
が述べられている。また、第３８回応用物理学関係連合
講演会（１９９１年春季年会），講演予稿集第２分冊，
ｐ．７３１，演題番号３１ｐ−Ｗ−７には、開口径０．
２５μｍ，アスペクト比４のコンタクト・ホールが、厚
さ０．０５μｍの多結晶シリコン層を介在させておくこ
とによりＡｌ−５％Ｇｅ合金で良好に埋め込まれる旨が
報告されている。
【０００５】これらは、下地層とＡｌ系材料層との間で
界面反応が起こりながら埋め込みが進行するためである
と説明されている。この過程を要約すると、まず膜成長
の初期にウェハの平坦面上で成長したＡｌ系材料層が接
続孔のエッジ部に迫り出し、この迫り出し部の先端はや
がて融合して接続孔を塞ぐ。このとき接続孔の内部は空
洞となるが、Ａｌ系材料層は接続孔の内壁を被覆してい
る下地層と界面で化学反応を起こしながら徐々に内部へ
引き込まれて行き、最終的には接続孔が隙間なく埋め込
まれる。
界面反応が起こりながら埋め込みが進行するためである
と説明されている。この過程を要約すると、まず膜成長
の初期にウェハの平坦面上で成長したＡｌ系材料層が接
続孔のエッジ部に迫り出し、この迫り出し部の先端はや
がて融合して接続孔を塞ぐ。このとき接続孔の内部は空
洞となるが、Ａｌ系材料層は接続孔の内壁を被覆してい
る下地層と界面で化学反応を起こしながら徐々に内部へ
引き込まれて行き、最終的には接続孔が隙間なく埋め込
まれる。
【０００６】
【発明が解決しようとする課題】上述の埋め込みの機構
から考えて、下地層を下地とするＡｌの高温スパッタリ
ングは、かなり高いアスペクト比を有する接続孔の埋め
込みにも対応できる技術として期待されている。上記機
構においては、特に接続孔の側壁部における下地層とＡ
ｌ系材料層との濡れ性の良否が埋め込み特性を左右する
重要なポイントとなる。
から考えて、下地層を下地とするＡｌの高温スパッタリ
ングは、かなり高いアスペクト比を有する接続孔の埋め
込みにも対応できる技術として期待されている。上記機
構においては、特に接続孔の側壁部における下地層とＡ
ｌ系材料層との濡れ性の良否が埋め込み特性を左右する
重要なポイントとなる。
【０００７】しかし、Ａｌの高温スパッタリングの際の
ウェハ加熱が原因となって、かえって埋め込み特性が劣
化する場合があることが明らかとなってきた。これは、
主として酸化シリコン（ＳｉＯ2 ）系層間絶縁膜から加
熱により水分等が脱ガスしたり、あるいは酸素が放出さ
れることが原因であると考えられている。この問題点
を、下地層がＴｉ層である場合を例に挙げ、図１４を参
照しながら説明する。
ウェハ加熱が原因となって、かえって埋め込み特性が劣
化する場合があることが明らかとなってきた。これは、
主として酸化シリコン（ＳｉＯ2 ）系層間絶縁膜から加
熱により水分等が脱ガスしたり、あるいは酸素が放出さ
れることが原因であると考えられている。この問題点
を、下地層がＴｉ層である場合を例に挙げ、図１４を参
照しながら説明する。
【０００８】図１４（ａ）は、Ａｌ系材料層やシリコン
基板中の不純物拡散領域等からなる下層配線層５１上に
たとえばＰＳＧ（リン・シリケート・ガラス）からなる
ＳｉＯ2 系層間絶縁膜５２が形成され、該ＳｉＯ2 系層
間絶縁膜５２に開口された接続孔５２ａを被覆するごと
くＴｉ層５３がバリヤメタルとして形成されたウェハを
示している。
基板中の不純物拡散領域等からなる下層配線層５１上に
たとえばＰＳＧ（リン・シリケート・ガラス）からなる
ＳｉＯ2 系層間絶縁膜５２が形成され、該ＳｉＯ2 系層
間絶縁膜５２に開口された接続孔５２ａを被覆するごと
くＴｉ層５３がバリヤメタルとして形成されたウェハを
示している。
【０００９】上記接続孔５２ａを高温スパッタリング法
によりＡｌ系材料層で埋め込むために上記ウェハを加熱
すると、ＳｉＯ2 系層間絶縁膜５２中に残留する水分
（Ｈ2 Ｏ）が脱ガスしたり、分子状もしくは原子状の酸
素が放出され、Ｔｉ層５３に吸蔵される。この結果、図
１４（ｂ）に示されるように、Ｔｉ層５３は部分的に酸
化されてＴｉＯx 層５３ａに変化し、その表面のＡｌ系
材料層に対する濡れ性は劣化する。
によりＡｌ系材料層で埋め込むために上記ウェハを加熱
すると、ＳｉＯ2 系層間絶縁膜５２中に残留する水分
（Ｈ2 Ｏ）が脱ガスしたり、分子状もしくは原子状の酸
素が放出され、Ｔｉ層５３に吸蔵される。この結果、図
１４（ｂ）に示されるように、Ｔｉ層５３は部分的に酸
化されてＴｉＯx 層５３ａに変化し、その表面のＡｌ系
材料層に対する濡れ性は劣化する。
【００１０】この状態でＡｌ系材料層５４を形成したと
しても、ＴｉＯx 層５３ａとＡｌ系材料層５４との間の
界面反応は円滑に進行しない。したがって、図１４
（ｃ）に示されるように、接続孔５２ａの底部には鬆
（す）５５が発生し易くなる。そこで本発明は、下地層
の酸化を防止しながら接続孔をＡｌ系材料層で均一に埋
め込むことを可能とする配線形成方法を提供することを
目的とする。
しても、ＴｉＯx 層５３ａとＡｌ系材料層５４との間の
界面反応は円滑に進行しない。したがって、図１４
（ｃ）に示されるように、接続孔５２ａの底部には鬆
（す）５５が発生し易くなる。そこで本発明は、下地層
の酸化を防止しながら接続孔をＡｌ系材料層で均一に埋
め込むことを可能とする配線形成方法を提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明の配線形成方法
は、上述の目的を達成するために提案されるものであ
る。すなわち本願の第１の発明にかかる配線形成方法
は、基板上のＳｉＯ2 系絶縁膜に接続孔を開口する工程
と、少なくとも前記接続孔の側壁面に窒化シリコン層を
形成する工程と、少なくとも前記接続孔内部の側壁面お
よび底面に下地層を形成する工程と、前記基板を加熱し
ながら少なくとも前記接続孔を充填するごとくＡｌ系材
料層を形成する工程とを有することを特徴とする。
は、上述の目的を達成するために提案されるものであ
る。すなわち本願の第１の発明にかかる配線形成方法
は、基板上のＳｉＯ2 系絶縁膜に接続孔を開口する工程
と、少なくとも前記接続孔の側壁面に窒化シリコン層を
形成する工程と、少なくとも前記接続孔内部の側壁面お
よび底面に下地層を形成する工程と、前記基板を加熱し
ながら少なくとも前記接続孔を充填するごとくＡｌ系材
料層を形成する工程とを有することを特徴とする。
【００１２】本願の第２の発明にかかる配線形成方法
は、前記窒化シリコン層を、少なくとも前記接続孔を被
覆して形成された窒化シリコン堆積膜をエッチバックす
ることにより該接続孔の側壁面に選択的に形成すること
を特徴とする。
は、前記窒化シリコン層を、少なくとも前記接続孔を被
覆して形成された窒化シリコン堆積膜をエッチバックす
ることにより該接続孔の側壁面に選択的に形成すること
を特徴とする。
【００１３】本願の第３の発明にかかる配線形成方法
は、基板上にＳｉＯ2系絶縁膜と第１の窒化シリコン層
を順次積層する工程と、前記ＳｉＯ2系絶縁膜と前記第
１の窒化シリコン層とをエッチングして接続孔を開口す
る工程と、少なくとも前記接続孔の側壁面に第２の窒化
シリコン層を形成する工程と、少なくとも前記接続孔内
部の側壁面および底面に下地層を形成する工程と、前記
基板を加熱しながら少なくとも前記接続孔を充填するご
とくＡｌ系材料層を形成する工程とを有することを特徴
とする。
は、基板上にＳｉＯ2系絶縁膜と第１の窒化シリコン層
を順次積層する工程と、前記ＳｉＯ2系絶縁膜と前記第
１の窒化シリコン層とをエッチングして接続孔を開口す
る工程と、少なくとも前記接続孔の側壁面に第２の窒化
シリコン層を形成する工程と、少なくとも前記接続孔内
部の側壁面および底面に下地層を形成する工程と、前記
基板を加熱しながら少なくとも前記接続孔を充填するご
とくＡｌ系材料層を形成する工程とを有することを特徴
とする。
【００１４】本願の第４の発明にかかる配線形成方法
は、前記第２の窒化シリコン層を、少なくとも前記接続
孔を被覆して形成された窒化シリコン堆積膜をエッチバ
ックすることにより該接続孔の側壁面に選択的に形成す
ることを特徴とする。
は、前記第２の窒化シリコン層を、少なくとも前記接続
孔を被覆して形成された窒化シリコン堆積膜をエッチバ
ックすることにより該接続孔の側壁面に選択的に形成す
ることを特徴とする。
【００１５】、さらに、本願の第５の発明にかかる配線
形成方法は、基板上に形成された窒化シリコン系絶縁膜
に接続孔を開口する工程と、少なくとも前記接続孔の側
壁面および底面に下地層を形成する工程と、前記基板を
加熱しながら少なくとも前記接続孔を充填するごとくＡ
ｌ系材料層を形成する工程とを有することを特徴とす
る。
形成方法は、基板上に形成された窒化シリコン系絶縁膜
に接続孔を開口する工程と、少なくとも前記接続孔の側
壁面および底面に下地層を形成する工程と、前記基板を
加熱しながら少なくとも前記接続孔を充填するごとくＡ
ｌ系材料層を形成する工程とを有することを特徴とす
る。
【００１６】
【作用】本発明者らは上述の目的を達成するために検討
を行った結果、まず第一の方針としてＳｉＯ2 系絶縁膜
に開口される接続孔の少なくとも側壁部は放出された水
分や酸素を透過させないか、もしくはこれらをトラップ
できるような材料層により構成することが有効であると
考えた。かかる材料層として、本発明では窒化シリコン
（ＳｉＮx ）に着目した。ＳｉＮx は、その組成や成膜
過程から考えても膜内に酸素原子や残留水分等を含んで
おらず、また膜質も緻密である。ＳｉＮx 層が少なくと
も接続孔の側壁部においてＴｉ層等からなる下地層と絶
縁膜との間に介在され、下地層の酸化が防止されれば、
該下地層はＡｌ系材料層に対して良好な濡れ性を維持す
ることができる。したがって、Ａｌ系材料層が該下地層
と界面反応を起こしながら接続孔の内部に引き込まれる
という機構に対しても、何ら支障を来さないわけであ
る。
を行った結果、まず第一の方針としてＳｉＯ2 系絶縁膜
に開口される接続孔の少なくとも側壁部は放出された水
分や酸素を透過させないか、もしくはこれらをトラップ
できるような材料層により構成することが有効であると
考えた。かかる材料層として、本発明では窒化シリコン
（ＳｉＮx ）に着目した。ＳｉＮx は、その組成や成膜
過程から考えても膜内に酸素原子や残留水分等を含んで
おらず、また膜質も緻密である。ＳｉＮx 層が少なくと
も接続孔の側壁部においてＴｉ層等からなる下地層と絶
縁膜との間に介在され、下地層の酸化が防止されれば、
該下地層はＡｌ系材料層に対して良好な濡れ性を維持す
ることができる。したがって、Ａｌ系材料層が該下地層
と界面反応を起こしながら接続孔の内部に引き込まれる
という機構に対しても、何ら支障を来さないわけであ
る。
【００１７】接続孔の側壁部のみならず、絶縁膜の上面
にもＳｉＮx 層を形成すれば、下地層の酸化防止効果は
一層向上する。また第二の方針としては、上述の考え方
をさらに一歩進め、絶縁膜全体をＳｉＮx により形成す
ることを考えた。
にもＳｉＮx 層を形成すれば、下地層の酸化防止効果は
一層向上する。また第二の方針としては、上述の考え方
をさらに一歩進め、絶縁膜全体をＳｉＮx により形成す
ることを考えた。
【００１８】本願の第１の発明は、上記第一の方針にも
とづくものであり、ＳｉＯ2 系層間絶縁膜に開口された
接続孔の少なくとも側壁面に窒化シリコン層を形成した
後、該接続孔を下地層で被覆し、Ａｌ系材料層で埋め込
む。本願の第２の発明では、上記窒化シリコン層の実用
的な形成手法を提案する。すなわち、〔全面堆積＋エッ
チバック〕という、半導体装置の製造分野ではサイドウ
ォールの形成方法として良く知られている手法を適用す
ることにより、窒化シリコン層を接続孔の側壁面のみに
選択的に形成することができる。
とづくものであり、ＳｉＯ2 系層間絶縁膜に開口された
接続孔の少なくとも側壁面に窒化シリコン層を形成した
後、該接続孔を下地層で被覆し、Ａｌ系材料層で埋め込
む。本願の第２の発明では、上記窒化シリコン層の実用
的な形成手法を提案する。すなわち、〔全面堆積＋エッ
チバック〕という、半導体装置の製造分野ではサイドウ
ォールの形成方法として良く知られている手法を適用す
ることにより、窒化シリコン層を接続孔の側壁面のみに
選択的に形成することができる。
【００１９】本願の第３の発明では、接続孔の側壁面の
みならず、ＳｉＯ2系層間絶縁膜の上面もＳｉＮx 層で
被覆することにより、ウェハの全面にわたって下地層と
ＳｉＯ2 系層間絶縁膜との接触を遮断する。すなわち、
ＳｉＯ2 系層間絶縁膜の上面は第１のＳｉＮx 層によ
り、また少なくとも接続孔の側壁部は第２のＳｉＮx 層
により被覆する。このことにより、下地層の酸化防止効
果が一層向上する。
みならず、ＳｉＯ2系層間絶縁膜の上面もＳｉＮx 層で
被覆することにより、ウェハの全面にわたって下地層と
ＳｉＯ2 系層間絶縁膜との接触を遮断する。すなわち、
ＳｉＯ2 系層間絶縁膜の上面は第１のＳｉＮx 層によ
り、また少なくとも接続孔の側壁部は第２のＳｉＮx 層
により被覆する。このことにより、下地層の酸化防止効
果が一層向上する。
【００２０】本願の第４の発明は、前記第３の発明にお
ける第２のＳｉＮx層の実用的な形成手法として、前述
の第２の発明と同様、サイドウォールの形成手法を適用
したものである。本願の第５の発明は、上記第二の方針
にもとづくものであり、ＳｉＮx 系絶縁膜に接続孔を開
口し、バリヤメタルを形成した後、Ａｌ系材料層で埋め
込む。この場合は、接続孔の側壁面から水分や酸素が供
給されることがないので、直接に下地層を被着すること
ができ、工数を削減することができる。
ける第２のＳｉＮx層の実用的な形成手法として、前述
の第２の発明と同様、サイドウォールの形成手法を適用
したものである。本願の第５の発明は、上記第二の方針
にもとづくものであり、ＳｉＮx 系絶縁膜に接続孔を開
口し、バリヤメタルを形成した後、Ａｌ系材料層で埋め
込む。この場合は、接続孔の側壁面から水分や酸素が供
給されることがないので、直接に下地層を被着すること
ができ、工数を削減することができる。
【００２１】
【実施例】以下、本発明の具体的な実施例について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００２２】実施例１
本実施例は、本願の第２の発明を適用し、下層配線層上
のＰＳＧ層間絶縁膜に開口されたスルー・ホールをＡｌ
−１％Ｓｉ層により埋め込んだ例である。このプロセス
を、図１を参照しながら説明する。まず、図１（ａ）に
示されるように、下層配線層１上に膜厚約０．８μｍの
ＰＳＧ層間絶縁膜２を形成し、通常のフォトリソグラフ
ィ工程およびＲＩＥ（反応性イオン・エッチング）工程
を経て直径０．４μｍのスルー・ホール２ａを開口し
た。このときの下層配線層１は、Ａｌ系材料層，多結晶
シリコン層，高融点金属シリサイド層，ポリサイド膜，
半導体基板中の不純物拡散領域等の材料層である。
のＰＳＧ層間絶縁膜に開口されたスルー・ホールをＡｌ
−１％Ｓｉ層により埋め込んだ例である。このプロセス
を、図１を参照しながら説明する。まず、図１（ａ）に
示されるように、下層配線層１上に膜厚約０．８μｍの
ＰＳＧ層間絶縁膜２を形成し、通常のフォトリソグラフ
ィ工程およびＲＩＥ（反応性イオン・エッチング）工程
を経て直径０．４μｍのスルー・ホール２ａを開口し
た。このときの下層配線層１は、Ａｌ系材料層，多結晶
シリコン層，高融点金属シリサイド層，ポリサイド膜，
半導体基板中の不純物拡散領域等の材料層である。
【００２３】さらに、一例としてプラズマＣＶＤ法によ
り、ウェハの全面を被覆するごとく層厚約０．１μｍの
ＳｉＮx 層３を形成した。このときの成膜条件は、たと
えばＳｉＨ4 流量１８０ＳＣＣＭ，ＮＨ3 流量５００Ｓ
ＣＣＭ，Ｎ2 流量７２０ＳＣＣＭ，ガス圧４０Ｐａ（３
００ｍＴｏｒｒ），ウェハ加熱温度２５０℃とした。
り、ウェハの全面を被覆するごとく層厚約０．１μｍの
ＳｉＮx 層３を形成した。このときの成膜条件は、たと
えばＳｉＨ4 流量１８０ＳＣＣＭ，ＮＨ3 流量５００Ｓ
ＣＣＭ，Ｎ2 流量７２０ＳＣＣＭ，ガス圧４０Ｐａ（３
００ｍＴｏｒｒ），ウェハ加熱温度２５０℃とした。
【００２４】次に、上記ＳｉＮx 層３のエッチバックを
行った。このエッチバックは、一例として平行平板型プ
ラズマ・エッチング装置を使用し、ＣＨＦ3 流量７５Ｓ
ＣＣＭ，Ｏ2 流量２５ＳＣＣＭ，ガス圧５．３Ｐａ（４
０ｍＴｏｒｒ），ＲＦパワー６００Ｗ（１３．５６ＭＨ
ｚ）とした。この結果、図１（ｂ）に示されるように、
スルー・ホール２ａの側壁部に選択的にＳｉＮx サイド
ウォール３ａが形成された。
行った。このエッチバックは、一例として平行平板型プ
ラズマ・エッチング装置を使用し、ＣＨＦ3 流量７５Ｓ
ＣＣＭ，Ｏ2 流量２５ＳＣＣＭ，ガス圧５．３Ｐａ（４
０ｍＴｏｒｒ），ＲＦパワー６００Ｗ（１３．５６ＭＨ
ｚ）とした。この結果、図１（ｂ）に示されるように、
スルー・ホール２ａの側壁部に選択的にＳｉＮx サイド
ウォール３ａが形成された。
【００２５】次に、バリヤメタルとして機能する下地層
としてＴｉ層４を、また上層配線となるＡｌ−１％Ｓｉ
層５を、マルチチャンバ型のスパッタリング装置を用い
て順次形成した。この種の装置としては、Ｔｉスパッタ
リング用のチャンバとＡｌスパッタリング用のチャンバ
とがゲートバルブ、もしくはウェハ・ハンドリング・ユ
ニット等を介して高真空下に接続されたものを使用す
る。これにより、ウェハをチャンバ間で大気開放するこ
となく搬送し、Ｔｉ層４の形成とＡｌ−１％Ｓｉ層５の
形成とを連続工程で行うことができる。
としてＴｉ層４を、また上層配線となるＡｌ−１％Ｓｉ
層５を、マルチチャンバ型のスパッタリング装置を用い
て順次形成した。この種の装置としては、Ｔｉスパッタ
リング用のチャンバとＡｌスパッタリング用のチャンバ
とがゲートバルブ、もしくはウェハ・ハンドリング・ユ
ニット等を介して高真空下に接続されたものを使用す
る。これにより、ウェハをチャンバ間で大気開放するこ
となく搬送し、Ｔｉ層４の形成とＡｌ−１％Ｓｉ層５の
形成とを連続工程で行うことができる。
【００２６】まず、図１（ｃ）に示されるように、ウェ
ハの全面を被覆するごとくＴｉ層４を約０．１μｍの厚
さに形成した。この形成には通常のスパッタリング法を
適用し、一例としてＡｒ流量１００ＳＣＣＭ，ガス圧
０．４Ｐａ（３ｍＴｏｒｒ），ＤＣスパッタ・パワー４
ｋＷ，ウェハ加熱温度１５０℃の条件で行った。
ハの全面を被覆するごとくＴｉ層４を約０．１μｍの厚
さに形成した。この形成には通常のスパッタリング法を
適用し、一例としてＡｒ流量１００ＳＣＣＭ，ガス圧
０．４Ｐａ（３ｍＴｏｒｒ），ＤＣスパッタ・パワー４
ｋＷ，ウェハ加熱温度１５０℃の条件で行った。
【００２７】さらに、図１（ｄ）に示されるように、ス
ルー・ホール２ａを埋め込むごとくＡｌ−１％Ｓｉ層５
を形成した。この形成は、２段階のスパッタリングによ
り行った。まず、スパッタリング雰囲気をＡｒ流量１０
０ＳＣＣＭ，ガス圧０．４Ｐａ（３ｍＴｏｒｒ）とし、
１段階目ではウェハ加熱を行わずにＤＣスパッタ・パワ
ー２０ｋＷを印加しながら、Ａｌ−１％Ｓｉ層５を約
０．１μｍの厚さに成膜した。
ルー・ホール２ａを埋め込むごとくＡｌ−１％Ｓｉ層５
を形成した。この形成は、２段階のスパッタリングによ
り行った。まず、スパッタリング雰囲気をＡｒ流量１０
０ＳＣＣＭ，ガス圧０．４Ｐａ（３ｍＴｏｒｒ）とし、
１段階目ではウェハ加熱を行わずにＤＣスパッタ・パワ
ー２０ｋＷを印加しながら、Ａｌ−１％Ｓｉ層５を約
０．１μｍの厚さに成膜した。
【００２８】続く２段階目では、ウェハを背面側からを
高温のＡｒガスに接触させることにより約５００℃に加
熱し、同じスパッタリング雰囲気下でＤＣスパッタ・パ
ワー１０ｋＷを印加しながら、Ａｌ−１％Ｓｉ層５をさ
らに約０．４μｍ成長させた。これにより、最終的には
厚さ約０．５μｍのＡｌ−１％Ｓｉ層５が形成された。
この工程ではウェハが高温加熱されるが、スルー・ホー
ル２ａの側壁面がＳｉＮx サイドウォール３ａで被覆さ
れ、少なくとも該側壁面においてはＴｉ層４の酸化が防
止された。このことにより、Ａｌ−１％Ｓｉ層５とＴｉ
層４との間の界面反応は円滑に進行した。走査型電子顕
微鏡でウェハの断面を観察したところ、スルー・ホール
２ａはＡｌ−１％Ｓｉ層５により均一に埋め込まれてお
り、鬆は発生していなかった。
高温のＡｒガスに接触させることにより約５００℃に加
熱し、同じスパッタリング雰囲気下でＤＣスパッタ・パ
ワー１０ｋＷを印加しながら、Ａｌ−１％Ｓｉ層５をさ
らに約０．４μｍ成長させた。これにより、最終的には
厚さ約０．５μｍのＡｌ−１％Ｓｉ層５が形成された。
この工程ではウェハが高温加熱されるが、スルー・ホー
ル２ａの側壁面がＳｉＮx サイドウォール３ａで被覆さ
れ、少なくとも該側壁面においてはＴｉ層４の酸化が防
止された。このことにより、Ａｌ−１％Ｓｉ層５とＴｉ
層４との間の界面反応は円滑に進行した。走査型電子顕
微鏡でウェハの断面を観察したところ、スルー・ホール
２ａはＡｌ−１％Ｓｉ層５により均一に埋め込まれてお
り、鬆は発生していなかった。
【００２９】なお、上記Ａｌ−１％Ｓｉ層５の成膜は、
必ずしも上述のような２段階プロセスを経る必要はな
い。しかし、成膜の初期からウェハを高温に加熱する
と、条件によってはＡｌ−１％Ｓｉ層５が島状に成長す
るので、これを防止するために成膜工程を２段階に分
け、最初の段階を低温プロセスとしたのである。これに
より、Ａｌ−１％Ｓｉ層５の膜質を一層向上させること
ができる。また、２段階目のスパッタリングでは、ウェ
ハにＲＦバイアスを２００〜４００Ｖ程度（１３．５６
ＭＨｚの場合）印加しても良い。
必ずしも上述のような２段階プロセスを経る必要はな
い。しかし、成膜の初期からウェハを高温に加熱する
と、条件によってはＡｌ−１％Ｓｉ層５が島状に成長す
るので、これを防止するために成膜工程を２段階に分
け、最初の段階を低温プロセスとしたのである。これに
より、Ａｌ−１％Ｓｉ層５の膜質を一層向上させること
ができる。また、２段階目のスパッタリングでは、ウェ
ハにＲＦバイアスを２００〜４００Ｖ程度（１３．５６
ＭＨｚの場合）印加しても良い。
【００３０】実施例２
本実施例は、本願の第４の発明を適用し、シリサイド層
により低抵抗化されたＭＯＳトランジスタのソース／ド
レイン領域へ接続するコンタクト・ホールをＡｌ層で埋
め込んだ例である。このプロセスを、図２ないし図１０
を参照しながら説明する。
により低抵抗化されたＭＯＳトランジスタのソース／ド
レイン領域へ接続するコンタクト・ホールをＡｌ層で埋
め込んだ例である。このプロセスを、図２ないし図１０
を参照しながら説明する。
【００３１】まず、図２に示されるように、シリコン基
板１１上にたとえばＬＯＣＯＳ法によりフィールド酸化
膜１２を形成し、該フィールド酸化膜１２により規定さ
れる素子形成領域にゲート絶縁膜１３を介してＤＯＰＯ
Ｓ等からなるゲート電極１４を形成した。次に、上記ゲ
ート電極１４をマスクとしてソース／ドレイン領域１５
を形成するための１回目のイオン注入を行った後、ＣＶ
Ｄ法およびＲＩＥ等により常法にしたがって酸化シリコ
ン等からなるサイドウォール１６を形成した。
板１１上にたとえばＬＯＣＯＳ法によりフィールド酸化
膜１２を形成し、該フィールド酸化膜１２により規定さ
れる素子形成領域にゲート絶縁膜１３を介してＤＯＰＯ
Ｓ等からなるゲート電極１４を形成した。次に、上記ゲ
ート電極１４をマスクとしてソース／ドレイン領域１５
を形成するための１回目のイオン注入を行った後、ＣＶ
Ｄ法およびＲＩＥ等により常法にしたがって酸化シリコ
ン等からなるサイドウォール１６を形成した。
【００３２】さらに、素子形成領域の表面に存在する自
然酸化膜を希フッ酸で除去した後、たとえば熱酸化によ
り素子形成領域およびゲート電極１４上にそれぞれ５０
Å厚のＳｉＯ2 層１７，１８を形成した。ここで自然酸
化膜を予め除去しているのは、素子形成領域上における
ＳｉＯ2 層１７の厚さを均一とするためである。またＳ
ｉＯ2 層１７，１８は、上述のように基体の表面酸化に
より形成するのではなく、たとえば基体の全面に多結晶
シリコン層を被着形成した後に熱酸化を行って一旦厚い
ＳｉＯ2 層を形成し、続いて希フッ酸でエッチングを行
ってその層厚を所望の厚さに減ずることにより形成して
も良い。
然酸化膜を希フッ酸で除去した後、たとえば熱酸化によ
り素子形成領域およびゲート電極１４上にそれぞれ５０
Å厚のＳｉＯ2 層１７，１８を形成した。ここで自然酸
化膜を予め除去しているのは、素子形成領域上における
ＳｉＯ2 層１７の厚さを均一とするためである。またＳ
ｉＯ2 層１７，１８は、上述のように基体の表面酸化に
より形成するのではなく、たとえば基体の全面に多結晶
シリコン層を被着形成した後に熱酸化を行って一旦厚い
ＳｉＯ2 層を形成し、続いて希フッ酸でエッチングを行
ってその層厚を所望の厚さに減ずることにより形成して
も良い。
【００３３】さらに、前記ゲート電極１４およびサイド
ウォール１６とをマスクとし、前記ソース／ドレイン領
域１５の一部において不純物濃度を高めるための２回目
のイオン注入を前記ＳｉＯ2 層１７を介して行った。こ
のようにして、ＬＤＤ構造が達成される。このとき、ゲ
ート電極１４上のＳｉＯ2層１８は、注入イオンによる
チャネリングの防止層としても機能する。
ウォール１６とをマスクとし、前記ソース／ドレイン領
域１５の一部において不純物濃度を高めるための２回目
のイオン注入を前記ＳｉＯ2 層１７を介して行った。こ
のようにして、ＬＤＤ構造が達成される。このとき、ゲ
ート電極１４上のＳｉＯ2層１８は、注入イオンによる
チャネリングの防止層としても機能する。
【００３４】次に、一例としてアルゴン流量１００ＳＣ
ＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣ
スパッタ・パワー４ｋＷ，ウェハ加熱温度１５０℃の条
件でＴｉのスパッタリングを行い、図３に示されるよう
に、基体の全面に第１のＴｉ層１９を約０．０３μｍの
厚さに形成した。
ＣＭ，ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ），ＤＣ
スパッタ・パワー４ｋＷ，ウェハ加熱温度１５０℃の条
件でＴｉのスパッタリングを行い、図３に示されるよう
に、基体の全面に第１のＴｉ層１９を約０．０３μｍの
厚さに形成した。
【００３５】次に、図３に示されるウェハに対してＡｒ
雰囲気中，６５０℃，３０秒間のランプ・アニールを行
い、上記第１のＴｉ層１９の一部とシリコン基板１１
（正確にはソース／ドレイン領域１５）およびゲート電
極１４とをそれぞれ上記ＳｉＯ2 層１７，１８を介して
反応させ、それぞれＴｉＳｉ層（図示せず。）を形成し
た。
雰囲気中，６５０℃，３０秒間のランプ・アニールを行
い、上記第１のＴｉ層１９の一部とシリコン基板１１
（正確にはソース／ドレイン領域１５）およびゲート電
極１４とをそれぞれ上記ＳｉＯ2 層１７，１８を介して
反応させ、それぞれＴｉＳｉ層（図示せず。）を形成し
た。
【００３６】続いて、ウェハをたとえばＨ2 Ｏ2 ：ＮＨ
4 ＯＨ：Ｈ2 Ｏ＝２：１：２（モル比）の混合溶液に１
０分間浸漬することにより、上記第１のＴｉ層１９の未
反応部分を選択的にエッチング除去した。さらに、Ｎ2
雰囲気中，９００℃，３０秒間のランプ・アニールを行
って上記ＴｉＳｉ層とシリコン基板１１およびゲート電
極１４とをさらに反応させ、図４に示されるように、そ
れぞれＴｉＳｉ2 層１７ａ，１８ａを形成した。
4 ＯＨ：Ｈ2 Ｏ＝２：１：２（モル比）の混合溶液に１
０分間浸漬することにより、上記第１のＴｉ層１９の未
反応部分を選択的にエッチング除去した。さらに、Ｎ2
雰囲気中，９００℃，３０秒間のランプ・アニールを行
って上記ＴｉＳｉ層とシリコン基板１１およびゲート電
極１４とをさらに反応させ、図４に示されるように、そ
れぞれＴｉＳｉ2 層１７ａ，１８ａを形成した。
【００３７】ここで、上述のようにシリサイド化のため
のランプ・アニールを２段階に分けて行っているのは、
ＴｉＳｉ2 層１７ａ，１８ａを素子形成領域およびゲー
ト電極上に選択性良く形成させるためである。最初から
９００℃付近でシリサイド化を行うと、フィールド酸化
膜１２やサイドウォール１６の上にまでＴｉＳｉ2 層７
ａ，８ａが延在して形成され、ゲート電極１４とソース
／ドレイン領域１５との間のリーク電流を増大させる虞
れが大きい。
のランプ・アニールを２段階に分けて行っているのは、
ＴｉＳｉ2 層１７ａ，１８ａを素子形成領域およびゲー
ト電極上に選択性良く形成させるためである。最初から
９００℃付近でシリサイド化を行うと、フィールド酸化
膜１２やサイドウォール１６の上にまでＴｉＳｉ2 層７
ａ，８ａが延在して形成され、ゲート電極１４とソース
／ドレイン領域１５との間のリーク電流を増大させる虞
れが大きい。
【００３８】なお、上述のＳｉＯ2 層１７，１８の形成
からＴｉＳｉ2 層１７ａ，１８ａの形成に至る一連のプ
ロセスは、本願出願人が先に特開平３−３８８２３号公
報において提案し、また月刊セミコンダクターワールド
１９９１年６月号，４４〜４８ページ（プレスジャーナ
ル社刊）にも紹介されているものである。このプロセス
に関しては、シリサイド化反応が酸化物層を介して行わ
れることから、ＳＩＴＯＸ（＝ｓｉｌｉｃｉｄａｔｉｏ
ｎ ｔｈｒｏｕｇｈ ｏｘｉｄｅ）という呼称が提唱さ
れている。従来の一般的なサリサイド（ＳＡＬＩＣＩＤ
Ｅ＝ｓｅｌｆａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）法に
比べ、ＴｉＳｉ2 層を素子形成領域にのみ選択的に形成
することができるので、接合リーク特性に優れたＭＯＳ
トランジスタを作成できる。また、成膜時のシリサイド
化反応速度が小さいため、膜質も極めて緻密かつ均一で
あり高いバリヤ性が得られる他、高温アニールを経ても
シート抵抗が低く保たれるという特長を有している。
からＴｉＳｉ2 層１７ａ，１８ａの形成に至る一連のプ
ロセスは、本願出願人が先に特開平３−３８８２３号公
報において提案し、また月刊セミコンダクターワールド
１９９１年６月号，４４〜４８ページ（プレスジャーナ
ル社刊）にも紹介されているものである。このプロセス
に関しては、シリサイド化反応が酸化物層を介して行わ
れることから、ＳＩＴＯＸ（＝ｓｉｌｉｃｉｄａｔｉｏ
ｎ ｔｈｒｏｕｇｈ ｏｘｉｄｅ）という呼称が提唱さ
れている。従来の一般的なサリサイド（ＳＡＬＩＣＩＤ
Ｅ＝ｓｅｌｆａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）法に
比べ、ＴｉＳｉ2 層を素子形成領域にのみ選択的に形成
することができるので、接合リーク特性に優れたＭＯＳ
トランジスタを作成できる。また、成膜時のシリサイド
化反応速度が小さいため、膜質も極めて緻密かつ均一で
あり高いバリヤ性が得られる他、高温アニールを経ても
シート抵抗が低く保たれるという特長を有している。
【００３９】次に、図５に示されるように、ウェハの全
面にたとえばＰＳＧ層間絶縁膜２０を約０．７μｍの厚
さに形成し、続いてプラズマＣＶＤ法により第１のＳｉ
Ｎx 層２１を約０．１μｍの厚さに形成した。上記第１
のＳｉＮx 層２１の形成条件は、実施例１におけるＳｉ
Ｎx 層３の形成時と同様である。次に、図６に示される
ように、通常のフォトリソグラフィ工程およびＲＩＥ
（反応性イオン・エッチング）工程を経て、ＴｉＳｉ2
層１７ａ，１８ａに臨み直径約０．４μｍのコンタクト
・ホール２０ａを開口した。
面にたとえばＰＳＧ層間絶縁膜２０を約０．７μｍの厚
さに形成し、続いてプラズマＣＶＤ法により第１のＳｉ
Ｎx 層２１を約０．１μｍの厚さに形成した。上記第１
のＳｉＮx 層２１の形成条件は、実施例１におけるＳｉ
Ｎx 層３の形成時と同様である。次に、図６に示される
ように、通常のフォトリソグラフィ工程およびＲＩＥ
（反応性イオン・エッチング）工程を経て、ＴｉＳｉ2
層１７ａ，１８ａに臨み直径約０．４μｍのコンタクト
・ホール２０ａを開口した。
【００４０】次に、図７に示されるように、ウェハの全
面を被覆するごとく第２のＳｉＮx 層２２を約０．１μ
ｍの厚さに形成した。この形成条件も、実施例１におけ
るＳｉＮx 層３の形成時と同様である。次に、図８に示
されるように、上記第２のＳｉＮx 層２２をエッチバッ
クし、上記コンタクト・ホール２０ａの側壁部にのみ選
択的にＳｉＮx サイドウォール２２ａを形成した。この
ときのエッチバック条件は、実施例１におけるＳｉＮx
サイドウォール３ａの形成時と同様である。
面を被覆するごとく第２のＳｉＮx 層２２を約０．１μ
ｍの厚さに形成した。この形成条件も、実施例１におけ
るＳｉＮx 層３の形成時と同様である。次に、図８に示
されるように、上記第２のＳｉＮx 層２２をエッチバッ
クし、上記コンタクト・ホール２０ａの側壁部にのみ選
択的にＳｉＮx サイドウォール２２ａを形成した。この
ときのエッチバック条件は、実施例１におけるＳｉＮx
サイドウォール３ａの形成時と同様である。
【００４１】次に、図９に示されるように、ウェハの全
面を被覆してバリヤメタルとなる第２のＴｉ層２３を約
０．１μｍの厚さに形成した。このときの条件は、実施
例１におけるＴｉ層４の形成条件と同様である。さら
に、図１０に示されるように、全面にＡｌ層２４を約
０．５μｍの厚さに形成した。Ａｌ層２４の形成条件
は、実施例１におけるＡｌ−１％Ｓｉ層の形成条件と同
様である。
面を被覆してバリヤメタルとなる第２のＴｉ層２３を約
０．１μｍの厚さに形成した。このときの条件は、実施
例１におけるＴｉ層４の形成条件と同様である。さら
に、図１０に示されるように、全面にＡｌ層２４を約
０．５μｍの厚さに形成した。Ａｌ層２４の形成条件
は、実施例１におけるＡｌ−１％Ｓｉ層の形成条件と同
様である。
【００４２】以上のプロセスにより、コンタクト・ホー
ル２０ａをＡｌ層２４で均一に埋め込むことができた。
本実施例では、第１のＳｉＮx 層２１と第２のＳｉＮx
層２２ａとにより、ＰＳＧ層間絶縁膜２０の露出面はす
べてＳｉＮx 材料により被覆されており、第２のＴｉ層
２３と直接に接触する部分がない。したがって、第２の
Ｔｉ層２３の酸化防止効果が向上し、Ａｌ層２４による
埋め込み特性が一層改善された。
ル２０ａをＡｌ層２４で均一に埋め込むことができた。
本実施例では、第１のＳｉＮx 層２１と第２のＳｉＮx
層２２ａとにより、ＰＳＧ層間絶縁膜２０の露出面はす
べてＳｉＮx 材料により被覆されており、第２のＴｉ層
２３と直接に接触する部分がない。したがって、第２の
Ｔｉ層２３の酸化防止効果が向上し、Ａｌ層２４による
埋め込み特性が一層改善された。
【００４３】なお、本実施例ではコンタクト・ホール２
０ａの埋め込みに純Ａｌを使用したが、これはＳＩＴＯ
Ｘ法により極めてバリヤ性に優れるＴｉＳｉ2 層１７ａ
を形成し、これを下地としたことにより得られるメリッ
トである。従来、半導体装置の配線材料としては、Ａｌ
−１％Ｓｉ合金が広く使用されてきた。これは、Ａｌ中
へ予めＳｉを固溶限界まで含有させておくことで、下地
のシリコン基板へのＡｌの固溶を防止するという考え方
にもとづいている。しかし、半導体装置の製造工程にお
いて種々の熱処理を経た場合に、Ｓｉが偏析してコンタ
クト抵抗の上昇や接続不良の発生を招く虞れが大きく、
コンタクト・ホールの直径の縮小に伴って深刻な問題と
なることが懸念されていた。しかし、ＳＩＴＯＸ法によ
るＴｉＳｉ2 層を下地とすれば、本実施例のように純Ａ
ｌを使用することができ、Ｓｉによる問題は生じないわ
けである。
０ａの埋め込みに純Ａｌを使用したが、これはＳＩＴＯ
Ｘ法により極めてバリヤ性に優れるＴｉＳｉ2 層１７ａ
を形成し、これを下地としたことにより得られるメリッ
トである。従来、半導体装置の配線材料としては、Ａｌ
−１％Ｓｉ合金が広く使用されてきた。これは、Ａｌ中
へ予めＳｉを固溶限界まで含有させておくことで、下地
のシリコン基板へのＡｌの固溶を防止するという考え方
にもとづいている。しかし、半導体装置の製造工程にお
いて種々の熱処理を経た場合に、Ｓｉが偏析してコンタ
クト抵抗の上昇や接続不良の発生を招く虞れが大きく、
コンタクト・ホールの直径の縮小に伴って深刻な問題と
なることが懸念されていた。しかし、ＳＩＴＯＸ法によ
るＴｉＳｉ2 層を下地とすれば、本実施例のように純Ａ
ｌを使用することができ、Ｓｉによる問題は生じないわ
けである。
【００４４】実施例３
本実施例は、本願の第４の発明を適用し、下層配線層上
のＰＳＧ層間絶縁膜に開口されたスルー・ホールをＡｌ
−１％Ｓｉ層により埋め込んだ例である。ここでは、ウ
ェハの構成が多少異なるものの、プロセス自体は実施例
２と同じであるため、工程順に沿った図示は省略し、最
終的なウェハの状態のみを図１１に示す。
のＰＳＧ層間絶縁膜に開口されたスルー・ホールをＡｌ
−１％Ｓｉ層により埋め込んだ例である。ここでは、ウ
ェハの構成が多少異なるものの、プロセス自体は実施例
２と同じであるため、工程順に沿った図示は省略し、最
終的なウェハの状態のみを図１１に示す。
【００４５】図１１に示される状態が得られるまでの工
程は、以下のとおりである。まず、下層配線層３１上に
厚さ約０．７μｍのＰＳＧ層間絶縁膜３２および厚さ約
０．１μｍの第１のＳｉＮx 層３３を積層し、これらを
パターニングしてスルー・ホール３２ａを形成した。次
に、全面に第２のＳｉＮx層（図示せず。）を形成した
後これをエッチバックし、スルー・ホール３２ａの側壁
部にのみＳｉＮx サイドウォール３４を形成した。しか
る後、Ｔｉ層３５およびＡｌ−１％Ｓｉ層３６を順次積
層した。
程は、以下のとおりである。まず、下層配線層３１上に
厚さ約０．７μｍのＰＳＧ層間絶縁膜３２および厚さ約
０．１μｍの第１のＳｉＮx 層３３を積層し、これらを
パターニングしてスルー・ホール３２ａを形成した。次
に、全面に第２のＳｉＮx層（図示せず。）を形成した
後これをエッチバックし、スルー・ホール３２ａの側壁
部にのみＳｉＮx サイドウォール３４を形成した。しか
る後、Ｔｉ層３５およびＡｌ−１％Ｓｉ層３６を順次積
層した。
【００４６】本実施例においても、Ａｌ−１％Ｓｉ層３
６によるスルー・ホール３２ａの埋め込み状態は良好で
あった。
６によるスルー・ホール３２ａの埋め込み状態は良好で
あった。
【００４７】実施例４
本実施例は、本願の第５の発明を適用し、ＳｉＮx 層間
絶縁膜に開口されたスルー・ホールをＡｌ−１％Ｓｉ層
により埋め込んだ例である。このプロセスを、図１２を
参照しながら説明する。まず、図１２（ａ）に示される
ように、下層配線層４１上に膜厚約０．８μｍのＳｉＮ
x 層間絶縁膜４２を形成した。このときの成膜条件は、
実施例１におけるＳｉＮx 層３の成膜時と同様である。
絶縁膜に開口されたスルー・ホールをＡｌ−１％Ｓｉ層
により埋め込んだ例である。このプロセスを、図１２を
参照しながら説明する。まず、図１２（ａ）に示される
ように、下層配線層４１上に膜厚約０．８μｍのＳｉＮ
x 層間絶縁膜４２を形成した。このときの成膜条件は、
実施例１におけるＳｉＮx 層３の成膜時と同様である。
【００４８】続いて、通常のフォトリソグラフィ工程お
よびＲＩＥ（反応性イオン・エッチング）工程により上
記ＳｉＮx 層間絶縁膜４２をパターニングし、図１２
（ｂ）に示されるように直径０．４μｍのスルー・ホー
ル４２ａを開口した。さらに、図１２（ｃ）に示される
ように、上記スルー・ホール４２ａを被覆するごとくＴ
ｉ層４３を約０．１μｍの厚さに成膜し、さらにＡｌ−
１％Ｓｉ層４４を約０．５μｍの厚さに成膜した。
よびＲＩＥ（反応性イオン・エッチング）工程により上
記ＳｉＮx 層間絶縁膜４２をパターニングし、図１２
（ｂ）に示されるように直径０．４μｍのスルー・ホー
ル４２ａを開口した。さらに、図１２（ｃ）に示される
ように、上記スルー・ホール４２ａを被覆するごとくＴ
ｉ層４３を約０．１μｍの厚さに成膜し、さらにＡｌ−
１％Ｓｉ層４４を約０．５μｍの厚さに成膜した。
【００４９】本実施例では、層間絶縁膜そのものがＳｉ
Ｎx で構成されているために、Ｔｉ層４３を該層間絶縁
膜に接触して形成しても何ら問題は生じない。Ａｌ−１
％Ｓｉ層４４によるスルー・ホール４２ａの埋め込み状
態は、やはり良好であった。
Ｎx で構成されているために、Ｔｉ層４３を該層間絶縁
膜に接触して形成しても何ら問題は生じない。Ａｌ−１
％Ｓｉ層４４によるスルー・ホール４２ａの埋め込み状
態は、やはり良好であった。
【００５０】実施例５
本実施例も本願の第５の発明の適用例であるが、ＳｉＮ
x 層間絶縁膜に開口されたスルー・ホールの側壁面にさ
らにＳｉＮx サイドウォールを形成した例である。この
プロセスを、図１３を参照しながら説明する。なお、図
１３中、図１２と同じ形状の部分については同一符号を
用いる。
x 層間絶縁膜に開口されたスルー・ホールの側壁面にさ
らにＳｉＮx サイドウォールを形成した例である。この
プロセスを、図１３を参照しながら説明する。なお、図
１３中、図１２と同じ形状の部分については同一符号を
用いる。
【００５１】まず、図１３（ａ）に示されるように、下
層配線層４１上に膜厚約０．８μｍのＳｉＮx 層間絶縁
膜４２を形成し、続いてパターニングにより直径０．４
μｍのスルー・ホール４２ａを開口した。ここまでの工
程は、実施例４と同様である。さらに、上記スルー・ホ
ール４２ａを被覆するごとくＳｉＮx 層４５を約０．１
μｍの厚さに成膜した。
層配線層４１上に膜厚約０．８μｍのＳｉＮx 層間絶縁
膜４２を形成し、続いてパターニングにより直径０．４
μｍのスルー・ホール４２ａを開口した。ここまでの工
程は、実施例４と同様である。さらに、上記スルー・ホ
ール４２ａを被覆するごとくＳｉＮx 層４５を約０．１
μｍの厚さに成膜した。
【００５２】次に、上記ＳｉＮx 層４５をエッチバック
し、図１３（ｂ）に示されるように、スルー・ホール４
２ａの側壁部にＳｉＮx サイドウォール４５ａを形成し
た。さらに、図１３（ｃ）に示されるように、スルー・
ホール４２ａをＴｉ層４６で被覆し、Ａｌ−１％Ｓｉ層
４７で埋め込んだ。本実施例の場合、層間絶縁膜がＳｉ
Ｎx で形成されていることから、上記ＳｉＮx サイドウ
ォール４５ａはＴｉ層４６の酸化防止の目的には特に必
要とされるものではない。ここではむしろ、フォトリソ
グラフィの解像限界を越えた微小なスルー・ホール４２
ａを得ることに寄与している。
し、図１３（ｂ）に示されるように、スルー・ホール４
２ａの側壁部にＳｉＮx サイドウォール４５ａを形成し
た。さらに、図１３（ｃ）に示されるように、スルー・
ホール４２ａをＴｉ層４６で被覆し、Ａｌ−１％Ｓｉ層
４７で埋め込んだ。本実施例の場合、層間絶縁膜がＳｉ
Ｎx で形成されていることから、上記ＳｉＮx サイドウ
ォール４５ａはＴｉ層４６の酸化防止の目的には特に必
要とされるものではない。ここではむしろ、フォトリソ
グラフィの解像限界を越えた微小なスルー・ホール４２
ａを得ることに寄与している。
【００５３】以上、本発明を５つの実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、たとえば下地層としては上述のＴｉ層の
他にも、ＴｉＮ層，ＷＳｉx 層，多結晶シリコン層等の
ようにＡｌ系材料層との濡れ性に優れる材料層を使用す
ることができる。
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、たとえば下地層としては上述のＴｉ層の
他にも、ＴｉＮ層，ＷＳｉx 層，多結晶シリコン層等の
ようにＡｌ系材料層との濡れ性に優れる材料層を使用す
ることができる。
【００５４】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば下地層の酸化が防止され、Ａｌ系材料層
に対する良好な濡れ性が維持される。このため、高アス
ペクト比を有する接続孔にもＡｌ系材料層を均一に埋め
込むことができ、低抵抗で信頼性の高い配線を形成する
ことが可能となる。
明を適用すれば下地層の酸化が防止され、Ａｌ系材料層
に対する良好な濡れ性が維持される。このため、高アス
ペクト比を有する接続孔にもＡｌ系材料層を均一に埋め
込むことができ、低抵抗で信頼性の高い配線を形成する
ことが可能となる。
【００５５】したがって、本発明は微細なデザイン・ル
ールにもとづき設計され高集積度および高性能を有する
半導体装置の製造に極めて好適である。
ールにもとづき設計され高集積度および高性能を有する
半導体装置の製造に極めて好適である。
【図１】 本願の第２の発明をスルー・ホールの埋め込
みに適用した一例をその工程順に示す概略断面図であ
り、（ａ）はＰＳＧ層間絶縁膜に開口されたスルー・ホ
ールがＳｉＮx 層で被覆された状態、（ｂ）は上記Ｓｉ
Ｎx層のエッチバックによりＳｉＮx サイドウォールが
形成された状態、（ｃ）はスルー・ホールの内部を被覆
してＴｉ層が形成された状態、（ｄ）はスルー・ホール
がＡｌ−１％Ｓｉ層で埋め込まれた状態をそれぞれ表
す。
みに適用した一例をその工程順に示す概略断面図であ
り、（ａ）はＰＳＧ層間絶縁膜に開口されたスルー・ホ
ールがＳｉＮx 層で被覆された状態、（ｂ）は上記Ｓｉ
Ｎx層のエッチバックによりＳｉＮx サイドウォールが
形成された状態、（ｃ）はスルー・ホールの内部を被覆
してＴｉ層が形成された状態、（ｄ）はスルー・ホール
がＡｌ−１％Ｓｉ層で埋め込まれた状態をそれぞれ表
す。
【図２】 本願の第４の発明をＴｉＳｉ2 層により低抵
抗化されたＭＯＳトランジスタの配線形成に適用したプ
ロセス例において、素子形成領域上およびゲート電極上
にＳｉＯ2 層が形成された状態を示す概略断面図であ
る。
抗化されたＭＯＳトランジスタの配線形成に適用したプ
ロセス例において、素子形成領域上およびゲート電極上
にＳｉＯ2 層が形成された状態を示す概略断面図であ
る。
【図３】 図２に示されるウェハの全面に第１のＴｉ層
が形成された状態を示す概略断面図である。
が形成された状態を示す概略断面図である。
【図４】 シリサイド化反応によりソース／ドレイン領
域上とゲート電極上に選択的にＴｉＳｉ2 層が形成され
た状態を示す概略断面図である。
域上とゲート電極上に選択的にＴｉＳｉ2 層が形成され
た状態を示す概略断面図である。
【図５】 ＰＳＧ層間絶縁膜および第１のＳｉＮx 層が
順次積層された状態を示す概略断面図である。
順次積層された状態を示す概略断面図である。
【図６】 ＰＳＧ層間絶縁膜と第１のＳｉＮx 層をエッ
チングしてコンタクト・ホールが形成された状態を示す
概略断面図である。
チングしてコンタクト・ホールが形成された状態を示す
概略断面図である。
【図７】 ウェハの全面を被覆して第２のＳｉＮx 層が
形成された状態を示す概略断面図である。
形成された状態を示す概略断面図である。
【図８】 第２のＳｉＮx 層をエッチバックしてＳｉＮ
x サイドウォールが形成された状態を示す概略断面図で
ある。
x サイドウォールが形成された状態を示す概略断面図で
ある。
【図９】 ウェハの全面を被覆して第２のＴｉ層が形成
された状態を示す概略断面図である。
された状態を示す概略断面図である。
【図１０】 コンタクト・ホールがＡｌ層で埋め込まれ
た状態を示す概略断面図である。
た状態を示す概略断面図である。
【図１１】 本願の第４の発明をスルー・ホールの埋め
込みに適用した他の例において、ウェハの最終的な状態
を示す概略断面図である。
込みに適用した他の例において、ウェハの最終的な状態
を示す概略断面図である。
【図１２】 本願の第５の発明をスルー・ホールの埋め
込みに適用した一例をその工程順にしたがって示す概略
断面図であり、（ａ）は下層配線上にＳｉＮx 層間絶縁
膜が形成された状態、（ｂ）はＳｉＮx 層間絶縁膜のパ
ターニングによりスルー・ホールが形成された状態、
（ｃ）はスルー・ホールを被覆してＴｉ層およびＡｌ−
１％Ｓｉ層が順次積層された状態をそれぞれ表す。
込みに適用した一例をその工程順にしたがって示す概略
断面図であり、（ａ）は下層配線上にＳｉＮx 層間絶縁
膜が形成された状態、（ｂ）はＳｉＮx 層間絶縁膜のパ
ターニングによりスルー・ホールが形成された状態、
（ｃ）はスルー・ホールを被覆してＴｉ層およびＡｌ−
１％Ｓｉ層が順次積層された状態をそれぞれ表す。
【図１３】 本願の第５の発明の他の適用例をその工程
順にしたがって示す概略断面図であり、（ａ）はＳｉＮ
x 層間絶縁膜に開口されたスルー・ホールを被覆してＳ
ｉＮx 層が形成された状態、（ｂ）は上記ＳｉＮx 層を
エッチバックしてＳｉＮx サイドウォールが形成された
状態、（ｃ）はスルー・ホールを被覆してＴｉ層および
Ａｌ−１％Ｓｉ層が形成された状態をそれぞれ表す。
順にしたがって示す概略断面図であり、（ａ）はＳｉＮ
x 層間絶縁膜に開口されたスルー・ホールを被覆してＳ
ｉＮx 層が形成された状態、（ｂ）は上記ＳｉＮx 層を
エッチバックしてＳｉＮx サイドウォールが形成された
状態、（ｃ）はスルー・ホールを被覆してＴｉ層および
Ａｌ−１％Ｓｉ層が形成された状態をそれぞれ表す。
【図１４】 従来の配線形成方法における問題点を説明
するための概略断面図であり、（ａ）はＳｉＯ2 系層間
絶縁膜に開口された接続孔を被覆して下地層が形成され
た状態、（ｂ）はＳｉＯ2 系層間絶縁膜から放出される
水分や酸素により下地層が酸化された状態、（ｃ）はＡ
ｌ系材料層による埋め込み状態が劣化し、鬆が発生した
状態をそれぞれ表す。
するための概略断面図であり、（ａ）はＳｉＯ2 系層間
絶縁膜に開口された接続孔を被覆して下地層が形成され
た状態、（ｂ）はＳｉＯ2 系層間絶縁膜から放出される
水分や酸素により下地層が酸化された状態、（ｃ）はＡ
ｌ系材料層による埋め込み状態が劣化し、鬆が発生した
状態をそれぞれ表す。
１，３１，４１ ・・・下層配線層
２，２０，３２ ・・・ＰＳＧ層間絶縁膜
２ａ，３２ａ，４２ａ ・・・スルー・ホール
３，４５ ・・・ＳｉＮx 層
３ａ，２２ａ，３４，４５ａ・・・ＳｉＮx サイドウォ
ール ４，２３，３５，４３，４６・・・Ｔｉ層 ５，３６，４４，４７ ・・・Ａｌ−１％Ｓｉ層 １１ ・・・シリコン基板 １５ ・・・ソース／ドレイン領
域 １７ａ ・・・ＴｉＳｉ2 層 ２０ａ ・・・コンタクト・ホール ２１，３３ ・・・第１のＳｉＮx 層 ２２ ・・・第２のＳｉＮx 層 ２４ ・・・Ａｌ層 ４２ ・・・ＳｉＮx 層間絶縁膜
ール ４，２３，３５，４３，４６・・・Ｔｉ層 ５，３６，４４，４７ ・・・Ａｌ−１％Ｓｉ層 １１ ・・・シリコン基板 １５ ・・・ソース／ドレイン領
域 １７ａ ・・・ＴｉＳｉ2 層 ２０ａ ・・・コンタクト・ホール ２１，３３ ・・・第１のＳｉＮx 層 ２２ ・・・第２のＳｉＮx 層 ２４ ・・・Ａｌ層 ４２ ・・・ＳｉＮx 層間絶縁膜
Claims (5)
- 【請求項１】 基板上の酸化シリコン系絶縁膜に接続孔
を開口する工程と、 少なくとも前記接続孔の側壁面に窒化シリコン層を形成
する工程と、 少なくとも前記接続孔内部の側壁面および底面に下地層
を形成する工程と、 前記基板を加熱しながら少なくとも前記接続孔を充填す
るごとくアルミニウム系材料層を形成する工程とを有す
ることを特徴とする配線形成方法。 - 【請求項２】 前記窒化シリコン層は、少なくとも前記
接続孔を被覆して形成された窒化シリコン堆積膜をエッ
チバックすることにより該接続孔の側壁面に選択的に形
成されることを特徴とする請求項１記載の配線形成方
法。 - 【請求項３】 基板上に酸化シリコン系絶縁膜と第１の
窒化シリコン層を順次積層する工程と、 前記酸化シリコン系絶縁膜と前記第１の窒化シリコン層
とをエッチングして接続孔を開口する工程と、 少なくとも前記接続孔の側壁面に第２の窒化シリコン層
を形成する工程と、 少なくとも前記接続孔内部の側壁面および底面に下地層
を形成する工程と、 前記基板を加熱しながら少なくとも前記接続孔を充填す
るごとくアルミニウム系材料層を形成する工程とを有す
ることを特徴とする配線形成方法。 - 【請求項４】 前記第２の窒化シリコン層は、少なくと
も前記接続孔を被覆して形成された窒化シリコン堆積膜
をエッチバックすることにより該接続孔の側壁面に選択
的に形成されることを特徴とする請求項３記載の配線形
成方法。 - 【請求項５】 基板上に形成された窒化シリコン系絶縁
膜に接続孔を開口する工程と、 少なくとも前記接続孔の側壁面および底面に下地層を形
成する工程と、 前記基板を加熱しながら少なくとも前記接続孔を充填す
るごとくアルミニウム系材料層を形成する工程とを有す
ることを特徴とする配線形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206121A JPH0529254A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
| US07/916,723 US5308793A (en) | 1991-07-24 | 1992-07-22 | Method for forming interconnector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206121A JPH0529254A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529254A true JPH0529254A (ja) | 1993-02-05 |
Family
ID=16518143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206121A Pending JPH0529254A (ja) | 1991-07-24 | 1991-07-24 | 配線形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5308793A (ja) |
| JP (1) | JPH0529254A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598335B2 (ja) * | 1990-08-28 | 1997-04-09 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| GB9414145D0 (en) * | 1994-07-13 | 1994-08-31 | Electrotech Ltd | Forming a layer |
| US5932289A (en) * | 1991-05-28 | 1999-08-03 | Trikon Technologies Limited | Method for filling substrate recesses using pressure and heat treatment |
| US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
| JPH08203998A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 多層配線の形成方法 |
| US5770519A (en) * | 1995-06-05 | 1998-06-23 | Advanced Micro Devices, Inc. | Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device |
| JPH09102541A (ja) * | 1995-10-05 | 1997-04-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6111319A (en) * | 1995-12-19 | 2000-08-29 | Stmicroelectronics, Inc. | Method of forming submicron contacts and vias in an integrated circuit |
| US6077774A (en) * | 1996-03-29 | 2000-06-20 | Texas Instruments Incorporated | Method of forming ultra-thin and conformal diffusion barriers encapsulating copper |
| US5728625A (en) * | 1996-04-04 | 1998-03-17 | Lucent Technologies Inc. | Process for device fabrication in which a thin layer of cobalt silicide is formed |
| TW417249B (en) * | 1997-05-14 | 2001-01-01 | Applied Materials Inc | Reliability barrier integration for cu application |
| US6218277B1 (en) * | 1998-01-26 | 2001-04-17 | Texas Instruments Incorporated | Method for filling a via opening or contact opening in an integrated circuit |
| US6287977B1 (en) | 1998-07-31 | 2001-09-11 | Applied Materials, Inc. | Method and apparatus for forming improved metal interconnects |
| DE19843624C1 (de) * | 1998-09-23 | 2000-06-15 | Siemens Ag | Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung |
| US6448657B1 (en) * | 1999-04-21 | 2002-09-10 | Applied Materials, Inc. | Structure for reducing junction spiking through a wall surface of an overetched contact via |
| US6562715B1 (en) | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| US6436267B1 (en) * | 2000-08-29 | 2002-08-20 | Applied Materials, Inc. | Method for achieving copper fill of high aspect ratio interconnect features |
| US6444575B1 (en) * | 2001-07-30 | 2002-09-03 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming a bitline contact via within a memory cell structure |
| JP2004140198A (ja) * | 2002-10-18 | 2004-05-13 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6878620B2 (en) * | 2002-11-12 | 2005-04-12 | Applied Materials, Inc. | Side wall passivation films for damascene cu/low k electronic devices |
| US7268076B2 (en) * | 2004-10-05 | 2007-09-11 | Applied Materials, Inc. | Apparatus and method for metal plasma vapor deposition and re-sputter with source and bias power frequencies applied through the workpiece |
| US7214619B2 (en) * | 2004-10-05 | 2007-05-08 | Applied Materials, Inc. | Method for forming a barrier layer in an integrated circuit in a plasma with source and bias power frequencies applied through the workpiece |
| US7399943B2 (en) * | 2004-10-05 | 2008-07-15 | Applied Materials, Inc. | Apparatus for metal plasma vapor deposition and re-sputter with source and bias power frequencies applied through the workpiece |
| US7244344B2 (en) * | 2005-02-03 | 2007-07-17 | Applied Materials, Inc. | Physical vapor deposition plasma reactor with VHF source power applied through the workpiece |
| US20190140167A1 (en) * | 2017-11-07 | 2019-05-09 | Everspin Technologies, Inc. | Angled surface removal process and structure relating thereto |
| US10727120B2 (en) * | 2018-08-23 | 2020-07-28 | Globalfoundries Inc. | Controlling back-end-of-line dimensions of semiconductor devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
| GB2219434A (en) * | 1988-06-06 | 1989-12-06 | Philips Nv | A method of forming a contact in a semiconductor device |
| JPH0287622A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体集積回路の製造方法 |
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
| JPH0346329A (ja) * | 1989-07-14 | 1991-02-27 | Nec Corp | 半導体装置 |
| JPH04269831A (ja) * | 1991-02-25 | 1992-09-25 | Yamaha Corp | 配線形成法 |
-
1991
- 1991-07-24 JP JP3206121A patent/JPH0529254A/ja active Pending
-
1992
- 1992-07-22 US US07/916,723 patent/US5308793A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5308793A (en) | 1994-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0529254A (ja) | 配線形成方法 | |
| US5610099A (en) | Process for fabricating transistors using composite nitride structure | |
| US6136705A (en) | Self-aligned dual thickness cobalt silicide layer formation process | |
| US6522001B2 (en) | Local interconnect structures and methods for making the same | |
| US6103610A (en) | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture | |
| KR0179822B1 (ko) | 반도체 장치의 배선 구조 및 그 제조 방법 | |
| JP2978748B2 (ja) | 半導体装置の製造方法 | |
| US5397744A (en) | Aluminum metallization method | |
| US20020019127A1 (en) | Interconnect structure and method of making | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| US6159835A (en) | Encapsulated low resistance gate structure and method for forming same | |
| US20020050644A1 (en) | Electrode structure and method for fabricating the same | |
| JPH11261063A (ja) | 半導体装置の製造方法 | |
| JPH07254574A (ja) | 電極形成方法 | |
| US6812140B2 (en) | Method for contact profile improvement | |
| US5712207A (en) | Profile improvement of a metal interconnect structure on a tungsten plug | |
| US20020043722A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH05335330A (ja) | 接続孔埋め込み形成方法 | |
| EP0926741A2 (en) | Gate structure and method of forming same | |
| JP3361971B2 (ja) | 窒化金属変換方法および半導体装置の製造方法 | |
| JP3543504B2 (ja) | 半導体装置の製造方法 | |
| US6893980B1 (en) | Semiconductor device and manufacturing method therefor | |
| KR100706823B1 (ko) | 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 | |
| JP3360835B2 (ja) | 配線形成方法 | |
| JPH05144951A (ja) | 配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |