JP2904165B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2904165B2 JP2904165B2 JP33390996A JP33390996A JP2904165B2 JP 2904165 B2 JP2904165 B2 JP 2904165B2 JP 33390996 A JP33390996 A JP 33390996A JP 33390996 A JP33390996 A JP 33390996A JP 2904165 B2 JP2904165 B2 JP 2904165B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- tin
- tin film
- annealing
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、TiN膜の成膜処理方法に関するものであ
る。
法に係わり、TiN膜の成膜処理方法に関するものであ
る。
【0002】
【従来の技術】デバイスの微細化、高集積化にともな
い、コンタクトサイズは縮小化が進むが、層間膜厚はシ
リコン基板上に形成される容量部の構造の複雑化やCM
P等による層間膜平坦化により、逆に増加する傾向にあ
る。
い、コンタクトサイズは縮小化が進むが、層間膜厚はシ
リコン基板上に形成される容量部の構造の複雑化やCM
P等による層間膜平坦化により、逆に増加する傾向にあ
る。
【0003】このためコンタクトサイズとコンタクト深
さの比を表わすアスペクト比は、例えば4MDRAMで
は約2程度であるが、256MDRAMになると、その
比は4以上になる。
さの比を表わすアスペクト比は、例えば4MDRAMで
は約2程度であるが、256MDRAMになると、その
比は4以上になる。
【0004】このようにアスペクト比が増加すると、そ
れに対応したステップカバレッジの良いコンタクトの埋
め込み技術が必要になってくる。この問題を解決する方
法としては、ステップカバレッジの優れたCVD法によ
りWを全面成膜し、コンタクトを埋め込む方法が広く使
われている。
れに対応したステップカバレッジの良いコンタクトの埋
め込み技術が必要になってくる。この問題を解決する方
法としては、ステップカバレッジの優れたCVD法によ
りWを全面成膜し、コンタクトを埋め込む方法が広く使
われている。
【0005】また、W−CVDにかわる方法として、W
よりも比抵抗の低い金属材料してAl−CVDやCu−
CVDによるコンタクト埋め込み方法も近年検討されて
いる。前述のWやCu、Alの全面成長によるコンタク
ト埋め込みをおこなう場合、通常は下地にシリコン酸化
膜との密着性改善やシリコン基板との相互拡散を防ぐた
めのバリヤ層が必要とされている。
よりも比抵抗の低い金属材料してAl−CVDやCu−
CVDによるコンタクト埋め込み方法も近年検討されて
いる。前述のWやCu、Alの全面成長によるコンタク
ト埋め込みをおこなう場合、通常は下地にシリコン酸化
膜との密着性改善やシリコン基板との相互拡散を防ぐた
めのバリヤ層が必要とされている。
【0006】例えば、Wによりコンタクト孔を埋め込む
場合、図3に示すように、コンタクト抵抗を低減するた
めのTiシリサイド層と、絶縁膜層との密着性向上、C
VDの原料ガスである六弗化タングステンと下地のシリ
コン基板との反応により生じる接合破壊防止のためのバ
リヤ層としてTiN膜が必要となる。
場合、図3に示すように、コンタクト抵抗を低減するた
めのTiシリサイド層と、絶縁膜層との密着性向上、C
VDの原料ガスである六弗化タングステンと下地のシリ
コン基板との反応により生じる接合破壊防止のためのバ
リヤ層としてTiN膜が必要となる。
【0007】すなわち図3において、シリコン基板1上
の絶縁膜層2にコンタクト孔3が形成され、コンタクト
孔3に露出するシリコン基板の部分にTi膜4との反応
によりTiシリサイド7が形成され、Ti膜4上にスパ
ッタによりTiN膜5が形成され、その上にコンタクト
孔を充填するようにW層6が形成されている。
の絶縁膜層2にコンタクト孔3が形成され、コンタクト
孔3に露出するシリコン基板の部分にTi膜4との反応
によりTiシリサイド7が形成され、Ti膜4上にスパ
ッタによりTiN膜5が形成され、その上にコンタクト
孔を充填するようにW層6が形成されている。
【0008】ここでTiNの成膜方法としては、反応性
スパッタリング法が広く使われている。しかし、スパッ
タリング法はステップカバレッジが悪く、前述のアスペ
クト比が4以上あるようなコンタクトに適用しようとす
ると、10%以下のステップカバレッジしかない。この
ため、コンタクト底部で六弗化タングステンとシリコン
基板の反応を防ぐためにTiN膜の必要膜厚が10nm
とした場合、ステップカバレッジが10%とすると層間
絶縁膜上で10倍の膜厚100nmを、ステップカバレ
ッジが5%とすると20倍の膜厚200nmを絶縁膜層
上に成膜する必要が生じてくる。
スパッタリング法が広く使われている。しかし、スパッ
タリング法はステップカバレッジが悪く、前述のアスペ
クト比が4以上あるようなコンタクトに適用しようとす
ると、10%以下のステップカバレッジしかない。この
ため、コンタクト底部で六弗化タングステンとシリコン
基板の反応を防ぐためにTiN膜の必要膜厚が10nm
とした場合、ステップカバレッジが10%とすると層間
絶縁膜上で10倍の膜厚100nmを、ステップカバレ
ッジが5%とすると20倍の膜厚200nmを絶縁膜層
上に成膜する必要が生じてくる。
【0009】このように厚いTiN膜を成膜すると、コ
ンタクト上部でオーバーハングと呼ばれる現象が生じ、
コンタクト開口部にTiN膜の“ひさし”ができる。こ
の状態でCVD−Wを成膜すると、コンタクト孔を完全
に埋め込む前にコンタクト開口部がふさがってしまい、
コンタクト孔の内部に空洞ができるため、その後のCM
Pやエッチバックの際に、コンタクトプラグにホールが
でき、導通不良の原因となってくる。また、このように
厚いTiN膜を成膜すると、Wエッチバック後、TiN
膜を残してAl配線形成時の下地膜に使用すると、Ti
N膜を含めた配線の膜厚が増加するため配線のエッチン
グが困難となり、また、その後の層間膜平坦化の大きな
障害となる。このように、コンタクトサイズの微細化と
高アスペクト比が進むと、ステップカバレッジの悪いス
パッタリング法では対応できなくなってくる。
ンタクト上部でオーバーハングと呼ばれる現象が生じ、
コンタクト開口部にTiN膜の“ひさし”ができる。こ
の状態でCVD−Wを成膜すると、コンタクト孔を完全
に埋め込む前にコンタクト開口部がふさがってしまい、
コンタクト孔の内部に空洞ができるため、その後のCM
Pやエッチバックの際に、コンタクトプラグにホールが
でき、導通不良の原因となってくる。また、このように
厚いTiN膜を成膜すると、Wエッチバック後、TiN
膜を残してAl配線形成時の下地膜に使用すると、Ti
N膜を含めた配線の膜厚が増加するため配線のエッチン
グが困難となり、また、その後の層間膜平坦化の大きな
障害となる。このように、コンタクトサイズの微細化と
高アスペクト比が進むと、ステップカバレッジの悪いス
パッタリング法では対応できなくなってくる。
【0010】近年ではこの問題を解決するためのスパッ
タ方法として、スパッタターゲットとシリコン基板間に
蜂の巣状に穴の開いたコリメータ板と呼ばれるものを挿
入しスパッタ粒子のシリコン基板への入射角度を制限
し、スパッタ粒子の指向性を増すことでコンタクトのボ
トムカバレッジを向上させたコリメートスパッタ法や、
スパッタターゲットとシリコン基板間の距離を通常のス
パッタ装置よりも長くし、さらに低圧でスパッタするこ
とで、コリメートスパッタと同様にスパッタ粒子のシリ
コン基板への入射角度を制御したロングスローススパッ
タ法が検討されている。
タ方法として、スパッタターゲットとシリコン基板間に
蜂の巣状に穴の開いたコリメータ板と呼ばれるものを挿
入しスパッタ粒子のシリコン基板への入射角度を制限
し、スパッタ粒子の指向性を増すことでコンタクトのボ
トムカバレッジを向上させたコリメートスパッタ法や、
スパッタターゲットとシリコン基板間の距離を通常のス
パッタ装置よりも長くし、さらに低圧でスパッタするこ
とで、コリメートスパッタと同様にスパッタ粒子のシリ
コン基板への入射角度を制御したロングスローススパッ
タ法が検討されている。
【0011】しかし、これらの方法はスパッタ粒子の指
向性が良くなるためコンタクト底部でのカバレッジは向
上するが、コンタクト側壁部やコンタクト底部の角の部
分などのカバレッジが悪くなる。このため、全面に一様
に成膜することが求められるバリヤ膜の成膜方法として
は適していない。
向性が良くなるためコンタクト底部でのカバレッジは向
上するが、コンタクト側壁部やコンタクト底部の角の部
分などのカバレッジが悪くなる。このため、全面に一様
に成膜することが求められるバリヤ膜の成膜方法として
は適していない。
【0012】そこで、これらスパッタリングにかわるT
iN成膜方法として、コンタクト底部とコンタクト側壁
ともにステップカバレッジの良いCVD法によるTiN
成膜が検討されている。
iN成膜方法として、コンタクト底部とコンタクト側壁
ともにステップカバレッジの良いCVD法によるTiN
成膜が検討されている。
【0013】
【発明が解決しようとする課題】代表的なCVDによる
TiN成膜方法としては、TiCl4 とNH3 を用いた
LPCVD法が広く検討されている。この方法で成膜し
たTiN膜はアスペクト比5以上のコンタクトにおいて
も100%に近いカバレッジを得ることが可能である。
しかし、この方法で成膜したTiN膜は、膜中残留Cl
(塩素)濃度と残留Cl(塩素)の影響による比抵抗の
増加を抑えるために、一般的には650℃以上の成膜温
度が必要とされている。しかし、このように高い成膜温
度でTiN膜を成膜すると熱応力により、Si基板にそ
りが生じ、TiN膜にクラック(ひび割れ)が入った
り、膜剥がれがおこることが問題となっている。
TiN成膜方法としては、TiCl4 とNH3 を用いた
LPCVD法が広く検討されている。この方法で成膜し
たTiN膜はアスペクト比5以上のコンタクトにおいて
も100%に近いカバレッジを得ることが可能である。
しかし、この方法で成膜したTiN膜は、膜中残留Cl
(塩素)濃度と残留Cl(塩素)の影響による比抵抗の
増加を抑えるために、一般的には650℃以上の成膜温
度が必要とされている。しかし、このように高い成膜温
度でTiN膜を成膜すると熱応力により、Si基板にそ
りが生じ、TiN膜にクラック(ひび割れ)が入った
り、膜剥がれがおこることが問題となっている。
【0014】さらに、膜中残留Cl(塩素)を低減する
方法として、TiN成膜後にNH3雰囲気中でアニール
をおこないCl(塩素)を脱離する方法がある。例えば
650℃でアニールをおこなうと、TiN膜中の残留C
l(塩素)は5atms.%から3atms.%以下に
低減されるが、ストレスは1.2×1010dyne/c
m2 (tensile)から2.1×1010dyne/
cm2 (tensile)まで増加するため、さらに問
題は深刻となる。
方法として、TiN成膜後にNH3雰囲気中でアニール
をおこないCl(塩素)を脱離する方法がある。例えば
650℃でアニールをおこなうと、TiN膜中の残留C
l(塩素)は5atms.%から3atms.%以下に
低減されるが、ストレスは1.2×1010dyne/c
m2 (tensile)から2.1×1010dyne/
cm2 (tensile)まで増加するため、さらに問
題は深刻となる。
【0015】前述の問題点を解決するためには、より低
温でストレスを低くして、膜中残留Cl(塩素)濃度の
少ないTiN成膜をおこなう必要がある。TiN膜を成
膜する方法としては、幾つかのプラズマ源を用いたプラ
ズマCVD法が検討されている。その1つとして平行平
板型のプラズマ源を用いたCVD法がある。この場合、
成膜温度400℃で低Cl(塩素)濃度のTiN成膜は
可能であるが、ステップカバレッジがスパッタ同様に悪
く、アスペクト比4以上のコンタクトには対応できな
い。また、別のプラズマ源としてはECRプラズマを用
いたCVD法がある。この場合も、成膜温度400℃で
も低Cl濃度のTiN成膜は可能であるが、ECRプラ
ズマの指向性の影響で、プラズマの入射方向に依存し
て、コンタクト底部や側壁部で膜厚が不均一になった
り、ウェハー面内でカバレッジにばらつきがでるなどの
問題がある。そこで、これらに変わり、膜中の残留Cl
(塩素)濃度が少なく、低抵抗、低ストレスなTiN成
膜方法が必要になってくる。
温でストレスを低くして、膜中残留Cl(塩素)濃度の
少ないTiN成膜をおこなう必要がある。TiN膜を成
膜する方法としては、幾つかのプラズマ源を用いたプラ
ズマCVD法が検討されている。その1つとして平行平
板型のプラズマ源を用いたCVD法がある。この場合、
成膜温度400℃で低Cl(塩素)濃度のTiN成膜は
可能であるが、ステップカバレッジがスパッタ同様に悪
く、アスペクト比4以上のコンタクトには対応できな
い。また、別のプラズマ源としてはECRプラズマを用
いたCVD法がある。この場合も、成膜温度400℃で
も低Cl濃度のTiN成膜は可能であるが、ECRプラ
ズマの指向性の影響で、プラズマの入射方向に依存し
て、コンタクト底部や側壁部で膜厚が不均一になった
り、ウェハー面内でカバレッジにばらつきがでるなどの
問題がある。そこで、これらに変わり、膜中の残留Cl
(塩素)濃度が少なく、低抵抗、低ストレスなTiN成
膜方法が必要になってくる。
【0016】したがって本発明の目的は、半導体装置の
製造方法において、TiCl4 を用いたCVD法により
コンタクトのバリヤメタルを形成する際に、低温で膜中
残留Cl(塩素)濃度が少なく、低抵抗、低ストレスの
TiN成膜方法を提供することである。
製造方法において、TiCl4 を用いたCVD法により
コンタクトのバリヤメタルを形成する際に、低温で膜中
残留Cl(塩素)濃度が少なく、低抵抗、低ストレスの
TiN成膜方法を提供することである。
【0017】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン半導体基板上の絶縁膜層に形成され
たコンタクト孔もしくは溝配線に、TiCl4 を用いた
CVD法により残留Cl(塩素)濃度が低く、低抵抗、
低ストレスのTiN膜を成膜するために、TiCl4 を
用いたCVD法でTiNを成膜後、構成元素として少な
くともCおよびHを含むガスを用いたアニール工程もし
くは構成元素として少なくともCを含むガスとHを含む
ガスが共に存在する雰囲気中におけるアニール工程を行
うことにより、TiN膜の表面を炭化し、膜中のCl
(塩素)の脱離とストレスの低減をおこなうことを特徴
としたTiN膜の形成方法にある。ここでTiCl4 を
用いたTiN膜の前記成膜工程において、TiCl4 と
反応させてTiNを成膜するガスとして、少なくとも構
成元素としてN(窒素)を含むガスを用いることができ
る。また、前記アニールをプラズマ雰囲気でおこなうこ
とができる。さらに、1度の成膜工程で薄いTiN膜を
成膜し、この成膜工程と前記アニール工程を複数回繰り
返して所定の膜厚のTiN膜を形成することもできる。
造方法は、シリコン半導体基板上の絶縁膜層に形成され
たコンタクト孔もしくは溝配線に、TiCl4 を用いた
CVD法により残留Cl(塩素)濃度が低く、低抵抗、
低ストレスのTiN膜を成膜するために、TiCl4 を
用いたCVD法でTiNを成膜後、構成元素として少な
くともCおよびHを含むガスを用いたアニール工程もし
くは構成元素として少なくともCを含むガスとHを含む
ガスが共に存在する雰囲気中におけるアニール工程を行
うことにより、TiN膜の表面を炭化し、膜中のCl
(塩素)の脱離とストレスの低減をおこなうことを特徴
としたTiN膜の形成方法にある。ここでTiCl4 を
用いたTiN膜の前記成膜工程において、TiCl4 と
反応させてTiNを成膜するガスとして、少なくとも構
成元素としてN(窒素)を含むガスを用いることができ
る。また、前記アニールをプラズマ雰囲気でおこなうこ
とができる。さらに、1度の成膜工程で薄いTiN膜を
成膜し、この成膜工程と前記アニール工程を複数回繰り
返して所定の膜厚のTiN膜を形成することもできる。
【0018】このような本発明によれば、TiN成膜
後、例えば構成元素としてC(炭素)とN(窒素)とH
(水素)を含むガスでアニールをおこない、TiN膜と
反応させることにより、膜中のCl(塩素)をHと反応
させてHCl(塩化水素)を形成させて脱離する。ま
た、TiN膜はCl(塩素)の脱離した表面の数原子層
でTiC、もしくはTiCNの炭化層を形成する。Ti
CとTiNの熱膨張係数を比較すると、TiN膜の約9
×10-6/℃に対して、TiCは約8×10-6/℃と熱
膨張係数が小さいので、アニール後Si基板が冷却され
た際の膜収縮を緩和し、Si基板のそり量を低減し、膜
にクラックが入るのを抑制できる。また、TiCの比抵
抗は約130μΩ・cmと、十分に小さく、表面の数原
子層しか炭化しないため、アニール処理したTiN膜を
バリヤメタルとしても用いても、コンタクト抵抗、配線
抵抗の増加にはつながらない。従って、このアニール処
理によりTiN膜のクラックを抑制し、TiN膜中の残
留Cl(塩素)濃度も低減された低抵抗のTiN膜を形
成することができる。さらに、このアニール処理の効果
を高めるために、TiN膜の薄膜の成膜とアニールをお
こなう工程を複数回繰り返すことにより所望の膜厚のT
iN膜を形成することができる。
後、例えば構成元素としてC(炭素)とN(窒素)とH
(水素)を含むガスでアニールをおこない、TiN膜と
反応させることにより、膜中のCl(塩素)をHと反応
させてHCl(塩化水素)を形成させて脱離する。ま
た、TiN膜はCl(塩素)の脱離した表面の数原子層
でTiC、もしくはTiCNの炭化層を形成する。Ti
CとTiNの熱膨張係数を比較すると、TiN膜の約9
×10-6/℃に対して、TiCは約8×10-6/℃と熱
膨張係数が小さいので、アニール後Si基板が冷却され
た際の膜収縮を緩和し、Si基板のそり量を低減し、膜
にクラックが入るのを抑制できる。また、TiCの比抵
抗は約130μΩ・cmと、十分に小さく、表面の数原
子層しか炭化しないため、アニール処理したTiN膜を
バリヤメタルとしても用いても、コンタクト抵抗、配線
抵抗の増加にはつながらない。従って、このアニール処
理によりTiN膜のクラックを抑制し、TiN膜中の残
留Cl(塩素)濃度も低減された低抵抗のTiN膜を形
成することができる。さらに、このアニール処理の効果
を高めるために、TiN膜の薄膜の成膜とアニールをお
こなう工程を複数回繰り返すことにより所望の膜厚のT
iN膜を形成することができる。
【0019】
【発明の実施の形態】以下に本発明の第1の実施の形態
を図1を参照して説明する。
を図1を参照して説明する。
【0020】まず図1(A)に示すように、シリコン基
板1上に層間絶縁膜2を膜厚1μm堆積し、レジスト塗
布と露光によるパターン形成とドライエッチングにより
シリコン基板の拡散層領域上に直径0.3μmのコンタ
クト孔3を形成する。
板1上に層間絶縁膜2を膜厚1μm堆積し、レジスト塗
布と露光によるパターン形成とドライエッチングにより
シリコン基板の拡散層領域上に直径0.3μmのコンタ
クト孔3を形成する。
【0021】レジストを剥離した後、CVD法によりコ
ンタクト孔の底部にTiSi2 (チタンシリサイド)層
7を10〜30nmの厚さに成膜する。スパッタ法の場
合は、Ti膜4を成膜後、700℃の熱処理によりTi
Si2 層7を形成する。
ンタクト孔の底部にTiSi2 (チタンシリサイド)層
7を10〜30nmの厚さに成膜する。スパッタ法の場
合は、Ti膜4を成膜後、700℃の熱処理によりTi
Si2 層7を形成する。
【0022】次に図1(B)に示すように、CVD法に
よりTiN(窒化チタン)膜8を膜厚50nm成膜す
る。成膜方法は、まず始めに成膜温度600℃、成膜圧
力10Torr、TiCl4 (四塩化チタン)ガス=1
0sccm、NH3 (アンモニア)ガス=20scc
m、N2 (窒素)ガス=1000sccmの条件でTi
N膜8を成膜する。
よりTiN(窒化チタン)膜8を膜厚50nm成膜す
る。成膜方法は、まず始めに成膜温度600℃、成膜圧
力10Torr、TiCl4 (四塩化チタン)ガス=1
0sccm、NH3 (アンモニア)ガス=20scc
m、N2 (窒素)ガス=1000sccmの条件でTi
N膜8を成膜する。
【0023】次に、アニール温度100℃、アニール圧
力10Torrで、CH4 (メタン)をAr(アルゴ
ン)で10%に希釈したガスを5sccm流し、アニー
ルをおこない、Cl(塩素)を脱離しTiN膜8の表面
の炭化層9、すなわちTiC,TiCNの混在層9を形
成する。
力10Torrで、CH4 (メタン)をAr(アルゴ
ン)で10%に希釈したガスを5sccm流し、アニー
ルをおこない、Cl(塩素)を脱離しTiN膜8の表面
の炭化層9、すなわちTiC,TiCNの混在層9を形
成する。
【0024】CH4 はCl(塩素)と常温で反応するこ
とが知られているので、高いアニール温度を必要としな
いため、アニール処理は、同一装置内の別のアニール室
でおこなってもよい。
とが知られているので、高いアニール温度を必要としな
いため、アニール処理は、同一装置内の別のアニール室
でおこなってもよい。
【0025】その後、図1(C)に示すように、CVD
法によりCVD−W(タングステン)6を成膜しコンタ
クト孔を埋め込む。
法によりCVD−W(タングステン)6を成膜しコンタ
クト孔を埋め込む。
【0026】第2の実施の形態として(CH3 )NH2
を用いて、すなわち構成元素として少なくともCおよび
Hを含むガスを用いてアニールする方法を示す。第1の
実施の形態と同様にしてコンタクト孔の底部にTiSi
2 層7を10〜30nmの厚さに成膜後、TiN膜を、
成膜温度400℃、成膜圧力10Torr、TiCl4
=10sccm、NH3 =20sccm、N2 =100
0sccmの条件で成膜する。
を用いて、すなわち構成元素として少なくともCおよび
Hを含むガスを用いてアニールする方法を示す。第1の
実施の形態と同様にしてコンタクト孔の底部にTiSi
2 層7を10〜30nmの厚さに成膜後、TiN膜を、
成膜温度400℃、成膜圧力10Torr、TiCl4
=10sccm、NH3 =20sccm、N2 =100
0sccmの条件で成膜する。
【0027】次に、同一成膜室内において、アニールガ
スとして(CH3 )NH2 を用いて、アニール温度60
0℃、アニール圧力ITorr、(CH3 )NH2 =1
00sccmの条件で15秒間アニールをおこない、C
l(塩素)を脱離し図1(B)に示すようにTiN膜の
表面の炭化層9を形成する。
スとして(CH3 )NH2 を用いて、アニール温度60
0℃、アニール圧力ITorr、(CH3 )NH2 =1
00sccmの条件で15秒間アニールをおこない、C
l(塩素)を脱離し図1(B)に示すようにTiN膜の
表面の炭化層9を形成する。
【0028】第3の実施の形態としてCF4 とH2 、A
rを用いてアニールする方法を示す。第1の実施の形態
と同様にしてコンタクト孔の底部にTiSi2 層7を1
0〜30nmの厚さに成膜後、成膜室内でSi基板表面
をプラズマ雰囲気中にさらすための平行平板型プラズマ
源を有するCVD成膜装置を用いて、第2の実施の形態
と同一の成膜条件でTiN膜を成膜する。
rを用いてアニールする方法を示す。第1の実施の形態
と同様にしてコンタクト孔の底部にTiSi2 層7を1
0〜30nmの厚さに成膜後、成膜室内でSi基板表面
をプラズマ雰囲気中にさらすための平行平板型プラズマ
源を有するCVD成膜装置を用いて、第2の実施の形態
と同一の成膜条件でTiN膜を成膜する。
【0029】次に、同一成膜室内において、アニールガ
スとしてCF4 とH2 を用いてアニール温度400℃、
アニール圧力1Toor、CF4 =5sccm,H2 =
3000sccm、Ar=500sccm、RFパワー
500Wの条件で30秒間アニールを行い、Cl(塩
素)を脱離し図1(B)に示すようにTiN表面の炭化
層9を形成する。
スとしてCF4 とH2 を用いてアニール温度400℃、
アニール圧力1Toor、CF4 =5sccm,H2 =
3000sccm、Ar=500sccm、RFパワー
500Wの条件で30秒間アニールを行い、Cl(塩
素)を脱離し図1(B)に示すようにTiN表面の炭化
層9を形成する。
【0030】次に図2を参照して第4の実施の形態を説
明する。この第4の実施の形態は、TiN成膜とCH4
を用いたアニール工程を交互に繰り返して所望の膜厚の
TiNバリヤ層を形成する方法である。
明する。この第4の実施の形態は、TiN成膜とCH4
を用いたアニール工程を交互に繰り返して所望の膜厚の
TiNバリヤ層を形成する方法である。
【0031】まず第1の実施の形態と同様に、図2
(A)に示すように、シリコン基板1上に層間絶縁膜2
を1μm堆積し、直径0.3μmのコンタクト孔3を形
成後、コンタクト孔の底部にTiSi2 層7を10〜3
0nmの厚さに成膜する。
(A)に示すように、シリコン基板1上に層間絶縁膜2
を1μm堆積し、直径0.3μmのコンタクト孔3を形
成後、コンタクト孔の底部にTiSi2 層7を10〜3
0nmの厚さに成膜する。
【0032】次に図2(B)に示すように、第1の実施
の形態と同じ成膜条件でTiN膜8Aを25nm成膜
後、アニール温度100℃、アニール圧力10Torr
で、CH4 をArで10%に希釈したガスを5sccm
流し、アニールを行い、Cl(塩素)を脱離してTiN
膜8Aの表面の炭化層9Aを形成する。
の形態と同じ成膜条件でTiN膜8Aを25nm成膜
後、アニール温度100℃、アニール圧力10Torr
で、CH4 をArで10%に希釈したガスを5sccm
流し、アニールを行い、Cl(塩素)を脱離してTiN
膜8Aの表面の炭化層9Aを形成する。
【0033】その後、TiN成膜とCH4 によるアニー
ル工程をもう1度繰り返し、図2(C)に示すように、
TiN膜8Bおよびその表面の炭化層9Bを形成し、全
部で4積層にする。
ル工程をもう1度繰り返し、図2(C)に示すように、
TiN膜8Bおよびその表面の炭化層9Bを形成し、全
部で4積層にする。
【0034】それから図2(D)に示すように、CVD
−W6を成膜してコンタクト孔を埋め込む。
−W6を成膜してコンタクト孔を埋め込む。
【0035】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、アスペクト比の大きいコンタクトあるいは溝配線に
おいて、400〜550℃という低い成膜温度において
も、LPCVD法で残留Cl(塩素)濃度が少なく低ス
トレスで低抵抗なステップカバレッジの優れたTiN膜
が成膜できる。
ば、アスペクト比の大きいコンタクトあるいは溝配線に
おいて、400〜550℃という低い成膜温度において
も、LPCVD法で残留Cl(塩素)濃度が少なく低ス
トレスで低抵抗なステップカバレッジの優れたTiN膜
が成膜できる。
【図1】本発明の第1の実施の形態の製造方法を工程順
に示す断面図である。
に示す断面図である。
【図2】本発明の第4の実施の形態の製造方法を工程順
に示す断面図である。
に示す断面図である。
【図3】従来技術を示す断面図である。
1 シリコン基板 2 絶縁膜層 3 コンタクト孔 4 Ti膜 5 スパッタTiN 6 W層 7 Tiシリサイド 8, 8A, 8B CVD−TiN膜 9, 9A, 9B TiC、TiCNの混在層
Claims (4)
- 【請求項1】 TiCl4 を用いたCVD法によってT
iN膜を成膜する工程の後、構成元素として少なくとも
CおよびHを含むガスを用いたアニール工程、もしくは
構成元素として少なくともCを含むガスとHを含むガス
が共に存在する雰囲気中におけるアニール工程を行うこ
とにより、前記TiN膜の表面を炭化することを特徴と
する半導体装置の製造方法。 - 【請求項2】 前記TiCl4 を用いた成膜工程におい
て、TiCl4 と反応させてTiN膜を成膜するガスと
して、構成元素として少なくともNを含むガスを用いる
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記アニール工程をプラズマ雰囲気中で
おこなうことを特徴とする請求項1記載の半導体装置の
製造方法。 - 【請求項4】 前記TiNの成膜工程と前記アニール工
程を複数回繰り返して所望の膜厚のTiN膜を形成する
ことを特徴とする請求項1記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33390996A JP2904165B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33390996A JP2904165B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10172924A JPH10172924A (ja) | 1998-06-26 |
JP2904165B2 true JP2904165B2 (ja) | 1999-06-14 |
Family
ID=18271319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33390996A Expired - Fee Related JP2904165B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2904165B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7067416B2 (en) * | 2001-08-29 | 2006-06-27 | Micron Technology, Inc. | Method of forming a conductive contact |
-
1996
- 1996-12-13 JP JP33390996A patent/JP2904165B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10172924A (ja) | 1998-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5103914B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3216345B2 (ja) | 半導体装置及びその作製方法 | |
US5874355A (en) | Method to prevent volcane effect in tungsten plug deposition | |
JPH0777206B2 (ja) | 選択的に(111) 結晶配向を有するTiN バリヤー層の形成方法 | |
US6344411B1 (en) | OHMIC contact plug having an improved crack free tin barrier metal in a contact hole and method of forming the same | |
US6048788A (en) | Method of fabricating metal plug | |
JPH0936228A (ja) | 配線形成方法 | |
JPH0936230A (ja) | 半導体装置の製造方法 | |
JPH09326436A (ja) | 配線形成方法 | |
JP2000306997A (ja) | バリアメタル層を有する半導体装置及びその製造方法 | |
JPH06349950A (ja) | 半導体装置及びその製造方法 | |
JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
JP3252397B2 (ja) | 配線形成方法 | |
JP2904165B2 (ja) | 半導体装置の製造方法 | |
JPH08181212A (ja) | 半導体装置およびその製造方法 | |
JP3102555B2 (ja) | 半導体装置の製造方法 | |
JPH10223563A (ja) | 半導体装置の製造方法 | |
JP4457884B2 (ja) | 半導体装置 | |
JP3070577B2 (ja) | 半導体装置の製造方法 | |
JPH05144951A (ja) | 配線形成方法 | |
JP3407516B2 (ja) | 半導体装置及びその製造方法 | |
JP2871943B2 (ja) | 半導体装置の製造方法 | |
JPH10144790A (ja) | 半導体装置における配線形成方法 | |
JPH10209280A (ja) | 半導体装置の製造方法 | |
JP3109687B2 (ja) | 半導体装置の導電層接続構造の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
|
LAPS | Cancellation because of no payment of annual fees |