JPH1187265A - 半導体集積回路装置の製造方法および製造装置 - Google Patents
半導体集積回路装置の製造方法および製造装置Info
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- JPH1187265A JPH1187265A JP9239590A JP23959097A JPH1187265A JP H1187265 A JPH1187265 A JP H1187265A JP 9239590 A JP9239590 A JP 9239590A JP 23959097 A JP23959097 A JP 23959097A JP H1187265 A JPH1187265 A JP H1187265A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置が有するメタル配線の信
頼度を向上する技術を提供する。 【解決手段】 第４のコンタクトホール３６ｃが形成さ
れた半導体基板９上にＴｉ膜を堆積した後、Ｎ2 雰囲気
中で半導体基板９に熱処理を施して第４のコンタクトホ
ール３６ｃの底にＴｉＳｉ2 膜３７を形成し、次いで、
半導体基板９上に第２のＴｉＮ膜３９およびＷ膜４０を
順次堆積するので、ＴｉＳｉ2 膜３７の形成に伴う堆積
膨張が起きても第２のＴｉＮ膜３９にクラックは発生せ
ず、Ｗ膜４０の形成に用いるＷＦ6 ガスと半導体基板９
を構成するＳｉとの反応が抑えられて、エンクローチメ
ントの発生を防ぐことができる。
頼度を向上する技術を提供する。 【解決手段】 第４のコンタクトホール３６ｃが形成さ
れた半導体基板９上にＴｉ膜を堆積した後、Ｎ2 雰囲気
中で半導体基板９に熱処理を施して第４のコンタクトホ
ール３６ｃの底にＴｉＳｉ2 膜３７を形成し、次いで、
半導体基板９上に第２のＴｉＮ膜３９およびＷ膜４０を
順次堆積するので、ＴｉＳｉ2 膜３７の形成に伴う堆積
膨張が起きても第２のＴｉＮ膜３９にクラックは発生せ
ず、Ｗ膜４０の形成に用いるＷＦ6 ガスと半導体基板９
を構成するＳｉとの反応が抑えられて、エンクローチメ
ントの発生を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、メタル配線を有する半導体
集積回路装置の製造に適用して有効な技術に関するもの
である。
置の製造技術に関し、特に、メタル配線を有する半導体
集積回路装置の製造に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体集積回路装置の配線層は低抵抗化
のために、通常、金属膜（例えば、タングステン（Ｗ）
膜、アルミニウム（Ａｌ）合金膜、銅（Ｃｕ）膜）によ
って構成されている。しかし、上記金属膜と半導体基板
との反応を防ぐために、金属膜と半導体基板との間には
バリアメタル膜（例えば、窒化チタン（ＴｉＮ）膜、チ
タンタングステン（ＴｉＷ）膜）が形成され、さらに、
配線層のコンタクト抵抗を低減させ、またオーミックコ
ンタクトをとるために、バリアメタル膜と半導体基板と
の間にはシリサイド膜（例えば、チタンシリサイド（Ｔ
ｉＳｉ2 ）膜、コバルトシリサイド（ＣｏＳｉ2 ）膜、
ニッケルシリサイド（ＮｉＳｉ）膜、白金シリサイド
（ＰｔＳｉ2 ）膜）が形成されている。すなわち、配線
層は、金属膜、バリアメタル膜およびシリサイド膜から
なる積層構造をなしている。
のために、通常、金属膜（例えば、タングステン（Ｗ）
膜、アルミニウム（Ａｌ）合金膜、銅（Ｃｕ）膜）によ
って構成されている。しかし、上記金属膜と半導体基板
との反応を防ぐために、金属膜と半導体基板との間には
バリアメタル膜（例えば、窒化チタン（ＴｉＮ）膜、チ
タンタングステン（ＴｉＷ）膜）が形成され、さらに、
配線層のコンタクト抵抗を低減させ、またオーミックコ
ンタクトをとるために、バリアメタル膜と半導体基板と
の間にはシリサイド膜（例えば、チタンシリサイド（Ｔ
ｉＳｉ2 ）膜、コバルトシリサイド（ＣｏＳｉ2 ）膜、
ニッケルシリサイド（ＮｉＳｉ）膜、白金シリサイド
（ＰｔＳｉ2 ）膜）が形成されている。すなわち、配線
層は、金属膜、バリアメタル膜およびシリサイド膜から
なる積層構造をなしている。
【０００３】なお、金属膜、バリアメタル膜およびシリ
サイド膜からなる積層構造の配線層については、例えば
プレスジャーナル発行「月刊セミコンダクターワール
ド」１９９５年１２月号、１９９５年１１月２０日発
行、ｐ１７０〜ｐ１７３に記載されている。
サイド膜からなる積層構造の配線層については、例えば
プレスジャーナル発行「月刊セミコンダクターワール
ド」１９９５年１２月号、１９９５年１１月２０日発
行、ｐ１７０〜ｐ１７３に記載されている。
【０００４】次に、積層構造の代表的な配線層であるＷ
膜、ＴｉＮ膜およびＴｉＳｉ2 膜を有する従来のメタル
配線の形成方法を簡単に説明する。
膜、ＴｉＮ膜およびＴｉＳｉ2 膜を有する従来のメタル
配線の形成方法を簡単に説明する。
【０００５】まず、シリコン単結晶（Ｓｉ）からなる半
導体基板上に、ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）などの半導体素子
を形成した後、これら半導体素子の上部を、例えば酸化
シリコン膜からなる層間絶縁膜によって覆う。次に、フ
ォトレジストマスクを用いて層間絶縁膜をエッチング
し、上記層間絶縁膜に半導体基板と接するコンタクトホ
ールを形成する。
導体基板上に、ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）などの半導体素子
を形成した後、これら半導体素子の上部を、例えば酸化
シリコン膜からなる層間絶縁膜によって覆う。次に、フ
ォトレジストマスクを用いて層間絶縁膜をエッチング
し、上記層間絶縁膜に半導体基板と接するコンタクトホ
ールを形成する。
【０００６】次に、半導体基板上にスパッタリング法に
よってチタン（Ｔｉ）膜およびＴｉＮ膜を順次堆積した
後、半導体基板に、例えば６５０℃の温度で約１０分間
窒素（Ｎ2 ）雰囲気中で熱処理を施すことによって、Ｔ
ｉ膜と半導体基板を構成するＳｉとを反応させ、ＴｉＳ
ｉ2 膜をＴｉＮ膜と半導体基板との間に自己整合法で形
成する。
よってチタン（Ｔｉ）膜およびＴｉＮ膜を順次堆積した
後、半導体基板に、例えば６５０℃の温度で約１０分間
窒素（Ｎ2 ）雰囲気中で熱処理を施すことによって、Ｔ
ｉ膜と半導体基板を構成するＳｉとを反応させ、ＴｉＳ
ｉ2 膜をＴｉＮ膜と半導体基板との間に自己整合法で形
成する。
【０００７】次いで、六フッ化タングステン（ＷＦ6 ）
ガスとモノシラン（ＳｉＨ4 ）ガスとの化学反応を用い
たＣＶＤ（Chemical Vapor Deposition ）法によって半
導体基板上にＷ膜を形成する。
ガスとモノシラン（ＳｉＨ4 ）ガスとの化学反応を用い
たＣＶＤ（Chemical Vapor Deposition ）法によって半
導体基板上にＷ膜を形成する。
【０００８】次に、フォトレジストマスクを用いてＷ
膜、ＴｉＮ膜および未反応のＴｉ膜を順次エッチングす
ることによって、半導体基板に接続されるＷ膜、ＴｉＮ
膜およびＴｉＳｉ2 膜を有する積層構造のメタル配線が
形成される。
膜、ＴｉＮ膜および未反応のＴｉ膜を順次エッチングす
ることによって、半導体基板に接続されるＷ膜、ＴｉＮ
膜およびＴｉＳｉ2 膜を有する積層構造のメタル配線が
形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、前記メ
タル配線の形成方法では、以下の問題が生ずることを本
発明者は見いだした。
タル配線の形成方法では、以下の問題が生ずることを本
発明者は見いだした。
【００１０】すなわち、ＴｉＮ膜と半導体基板との間
に、自己整合法によってＴｉＳｉ2 膜を形成する際、Ｔ
ｉ膜からＴｉＳｉ2 膜へ変わることによる体積膨張およ
びＴｉＮ膜のストレス変化によってＴｉＮ膜にクラック
が生じてしまう。続いて、ＴｉＮ膜の上にＣＶＤ法によ
ってＷ膜を形成すると、反応ガスであるＷＦ6 がＴｉＮ
膜のクラックの部分を通って半導体基板に達し、ＷＦ6
と半導体基板を構成するＳｉとが反応してエンクローチ
メントが発生し、この結果、メタル配線のコンタクト抵
抗が増加して導通不良が生じてしまう。
に、自己整合法によってＴｉＳｉ2 膜を形成する際、Ｔ
ｉ膜からＴｉＳｉ2 膜へ変わることによる体積膨張およ
びＴｉＮ膜のストレス変化によってＴｉＮ膜にクラック
が生じてしまう。続いて、ＴｉＮ膜の上にＣＶＤ法によ
ってＷ膜を形成すると、反応ガスであるＷＦ6 がＴｉＮ
膜のクラックの部分を通って半導体基板に達し、ＷＦ6
と半導体基板を構成するＳｉとが反応してエンクローチ
メントが発生し、この結果、メタル配線のコンタクト抵
抗が増加して導通不良が生じてしまう。
【００１１】本発明の目的は、半導体集積回路装置が有
するメタル配線の信頼度を向上し、メタル配線の低抵抗
化を実現することのできる技術を提供することにある。
するメタル配線の信頼度を向上し、メタル配線の低抵抗
化を実現することのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置の
製造方法は、Ｗ膜と、ＴｉＮ膜と、ＴｉＳｉ2 膜とから
なる積層構造のメタル配線をコンタクトホール内に形成
するものであり、まず、シリコン単結晶からなる半導体
基板上に形成された層間絶縁膜をレジストパターンをマ
スクにしてエッチングし、上記層間絶縁膜に半導体基板
と接するコンタクトホールを形成する。次に、成膜室
と、熱処理室と、真空に維持された搬送室とを有するマ
ルチチャンバ型の製造装置を用いて、成膜室で半導体基
板上にＴｉ膜をスパッタリング法によって堆積した後、
半導体基板を成膜室から熱処理室へ搬送室を通して搬送
し、次いで、熱処理室で半導体基板に熱処理を施すこと
により上記コンタクトホールの底の半導体基板の表面に
ＴｉＳｉ２膜を形成する。次に、半導体基板上にＴｉＮ
膜をスパッタリング法またはＣＶＤ法によって堆積した
後、反応ガスにＷＦ６ ガスとＳｉＨ4 ガスとを用いた
ＣＶＤ法によって半導体基板上にＷ膜を堆積するもので
ある。
製造方法は、Ｗ膜と、ＴｉＮ膜と、ＴｉＳｉ2 膜とから
なる積層構造のメタル配線をコンタクトホール内に形成
するものであり、まず、シリコン単結晶からなる半導体
基板上に形成された層間絶縁膜をレジストパターンをマ
スクにしてエッチングし、上記層間絶縁膜に半導体基板
と接するコンタクトホールを形成する。次に、成膜室
と、熱処理室と、真空に維持された搬送室とを有するマ
ルチチャンバ型の製造装置を用いて、成膜室で半導体基
板上にＴｉ膜をスパッタリング法によって堆積した後、
半導体基板を成膜室から熱処理室へ搬送室を通して搬送
し、次いで、熱処理室で半導体基板に熱処理を施すこと
により上記コンタクトホールの底の半導体基板の表面に
ＴｉＳｉ２膜を形成する。次に、半導体基板上にＴｉＮ
膜をスパッタリング法またはＣＶＤ法によって堆積した
後、反応ガスにＷＦ６ ガスとＳｉＨ4 ガスとを用いた
ＣＶＤ法によって半導体基板上にＷ膜を堆積するもので
ある。
【００１５】上記した手段によれば、半導体基板上にＴ
ｉ膜を堆積した後、半導体基板に熱処理を施すことによ
りＴｉ膜と半導体基板を構成するＳｉとを反応させて半
導体基板の表面にＴｉＳｉ2 膜を形成し、次いで、半導
体基板上にバリアメタル膜であるＴｉＮ膜を堆積してい
るので、ＴｉＳｉ2 膜の形成に伴う体積膨張が起きて
も、ＴｉＳｉ2 膜を形成した後に堆積されるＴｉＮ膜に
クラックは発生せず、Ｗ膜の形成に用いるＷＦ6 ガスと
半導体基板を構成するＳｉとの反応を防ぐことができ
る。この結果、エンクローチメントの発生を防ぐことが
できて、Ｗ膜と、ＴｉＮ膜と、ＴｉＳｉ2 膜とからなる
積層構造のメタル配線の導通不良を防ぐことができる。
ｉ膜を堆積した後、半導体基板に熱処理を施すことによ
りＴｉ膜と半導体基板を構成するＳｉとを反応させて半
導体基板の表面にＴｉＳｉ2 膜を形成し、次いで、半導
体基板上にバリアメタル膜であるＴｉＮ膜を堆積してい
るので、ＴｉＳｉ2 膜の形成に伴う体積膨張が起きて
も、ＴｉＳｉ2 膜を形成した後に堆積されるＴｉＮ膜に
クラックは発生せず、Ｗ膜の形成に用いるＷＦ6 ガスと
半導体基板を構成するＳｉとの反応を防ぐことができ
る。この結果、エンクローチメントの発生を防ぐことが
できて、Ｗ膜と、ＴｉＮ膜と、ＴｉＳｉ2 膜とからなる
積層構造のメタル配線の導通不良を防ぐことができる。
【００１６】さらに、成膜室で半導体基板上にＴｉ膜を
堆積した後、半導体基板を同一装置内の熱処理室へ真空
中で搬送し、次いで、熱処理室で半導体基板に熱処理を
施してＴｉ膜をシリサイド化させているので、Ｔｉ膜の
表面は酸化されにくく、均一で低抵抗のＴｉＳｉ2 膜を
形成することができる。
堆積した後、半導体基板を同一装置内の熱処理室へ真空
中で搬送し、次いで、熱処理室で半導体基板に熱処理を
施してＴｉ膜をシリサイド化させているので、Ｔｉ膜の
表面は酸化されにくく、均一で低抵抗のＴｉＳｉ2 膜を
形成することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１９】（実施の形態１）本発明の一実施の形態で
あるＷ膜、ＴｉＮ膜およびＴｉＳｉ2 膜からなるメタル
配線の一部を形成するマルチチャンバ型の製造装置を図
１を用いて説明する。
あるＷ膜、ＴｉＮ膜およびＴｉＳｉ2 膜からなるメタル
配線の一部を形成するマルチチャンバ型の製造装置を図
１を用いて説明する。
【００２０】マルチチャンバ型の製造装置１は、ロード
ロック室２、スパッタリング室３、熱処理室４、搬送室
５、搬送機構６およびゲートバルブ７ａ〜７ｃによって
構成されている。搬送室５内は常に真空に維持されてい
る。熱処理室４はバッチ処理型の抵抗加熱炉、または枚
葉処理型のランプアニール炉で構成されている。
ロック室２、スパッタリング室３、熱処理室４、搬送室
５、搬送機構６およびゲートバルブ７ａ〜７ｃによって
構成されている。搬送室５内は常に真空に維持されてい
る。熱処理室４はバッチ処理型の抵抗加熱炉、または枚
葉処理型のランプアニール炉で構成されている。
【００２１】まず、半導体ウエハ８をロードロック室２
に置いた後、ロードロック室２と搬送室５との間に位置
するゲートバブル７ａを通して半導体ウエハ８を搬送室
５へ送る。
に置いた後、ロードロック室２と搬送室５との間に位置
するゲートバブル７ａを通して半導体ウエハ８を搬送室
５へ送る。
【００２２】次に、スパッタリング室３と搬送室５との
間に位置するゲートバルブ７ｂを通して、半導体ウエハ
８をスパッタリング室３へ送る。ここで、半導体ウエハ
８上にＴｉ膜を堆積する。
間に位置するゲートバルブ７ｂを通して、半導体ウエハ
８をスパッタリング室３へ送る。ここで、半導体ウエハ
８上にＴｉ膜を堆積する。
【００２３】Ｔｉ膜が形成された半導体ウエハ８は、再
び、ゲートバルブ７ｂを通して搬送室５へ戻される。次
に、熱処理室４と搬送室５との間に位置するゲートバル
ブ７ｃを通して、半導体ウエハ８を熱処理室４へ送る。
ここでＮ2 雰囲気中で半導体ウエハ８に約６５０℃の熱
処理を施すことによって、半導体ウエハ８を構成するＳ
ｉと上記Ｔｉ膜とが反応して、ＴｉＳｉ2 膜が形成され
る。
び、ゲートバルブ７ｂを通して搬送室５へ戻される。次
に、熱処理室４と搬送室５との間に位置するゲートバル
ブ７ｃを通して、半導体ウエハ８を熱処理室４へ送る。
ここでＮ2 雰囲気中で半導体ウエハ８に約６５０℃の熱
処理を施すことによって、半導体ウエハ８を構成するＳ
ｉと上記Ｔｉ膜とが反応して、ＴｉＳｉ2 膜が形成され
る。
【００２４】ＴｉＳｉ2 膜が形成された半導体ウエハ８
は、再び、ゲートバルブ７ｃを通して搬送室５へ戻され
た後、ロードロック室２へ半導体ウエハ８を送り、さら
に、次の製造工程へと送られる。
は、再び、ゲートバルブ７ｃを通して搬送室５へ戻され
た後、ロードロック室２へ半導体ウエハ８を送り、さら
に、次の製造工程へと送られる。
【００２５】なお、マルチチャンバ型の製造装置１内で
の各室への半導体ウエハ８の受け渡しは、ゲートバルブ
７ａ〜７ｃの開閉と連動する搬送機構６によって行われ
る。
の各室への半導体ウエハ８の受け渡しは、ゲートバルブ
７ａ〜７ｃの開閉と連動する搬送機構６によって行われ
る。
【００２６】次に、前記マルチチャンバ型の製造装置１
を用いた本実施の形態であるＷ膜、ＴｉＮ膜およびＴｉ
Ｓｉ2 膜からなるメタル配線の製造方法をＤＲＡＭ（Dy
namic Random Access Memory）の多層配線に適用した場
合について図２〜図６を用いて説明する。なお、ＤＲＡ
Ｍの周辺回路部はｎチャネル型ＭＩＳＦＥＴＱｓの製造
方法のみを記載する。
を用いた本実施の形態であるＷ膜、ＴｉＮ膜およびＴｉ
Ｓｉ2 膜からなるメタル配線の製造方法をＤＲＡＭ（Dy
namic Random Access Memory）の多層配線に適用した場
合について図２〜図６を用いて説明する。なお、ＤＲＡ
Ｍの周辺回路部はｎチャネル型ＭＩＳＦＥＴＱｓの製造
方法のみを記載する。
【００２７】まず、図２に示すように、ｐ- 型シリコン
単結晶からなる半導体基板９の主面上に周知の方法でｐ
型ウエル１０、フィールド絶縁膜１１およびゲート絶縁
膜１２を順次形成する。
単結晶からなる半導体基板９の主面上に周知の方法でｐ
型ウエル１０、フィールド絶縁膜１１およびゲート絶縁
膜１２を順次形成する。
【００２８】次に、図示はしないが、半導体基板９上に
堆積された窒化シリコン膜、タングステンシリサイド
（ＷＳｉx ）膜および多結晶シリコン膜からなる積層膜
を順次エッチングすることにより、ＷＳｉx 膜および多
結晶シリコン膜からなるメモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極１３ａおよび周辺回路部のｎ
チャネル型ＭＩＳＦＥＴＱｓのゲート電極１３ｂを形成
する。
堆積された窒化シリコン膜、タングステンシリサイド
（ＷＳｉx ）膜および多結晶シリコン膜からなる積層膜
を順次エッチングすることにより、ＷＳｉx 膜および多
結晶シリコン膜からなるメモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極１３ａおよび周辺回路部のｎ
チャネル型ＭＩＳＦＥＴＱｓのゲート電極１３ｂを形成
する。
【００２９】なお、上記ゲート電極１３ａ，１３ｂを構
成するメタルシリサイド膜にＷＳｉx 膜を用いたが、そ
の他のメタルシリサイド膜、例えばモリブデンシリサイ
ド（ＭｏＳｉx ）膜、チタンシリサイド（ＴｉＳｉx ）
膜、タンタルシリサイド（ＴａＳｉx ）膜などを用いて
もよい。
成するメタルシリサイド膜にＷＳｉx 膜を用いたが、そ
の他のメタルシリサイド膜、例えばモリブデンシリサイ
ド（ＭｏＳｉx ）膜、チタンシリサイド（ＴｉＳｉx ）
膜、タンタルシリサイド（ＴａＳｉx ）膜などを用いて
もよい。
【００３０】次に、レジストパターンならびに上記窒化
シリコン膜、ＷＳｉx 膜および多結晶シリコン膜からな
る積層膜をマスクにして、周辺回路部のｐ型ウエル１０
にｎ型不純物、例えばリン（Ｐ）をイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソース領
域、ドレイン領域）１４を、ゲート電極１３ｂに対して
自己整合で形成する。
シリコン膜、ＷＳｉx 膜および多結晶シリコン膜からな
る積層膜をマスクにして、周辺回路部のｐ型ウエル１０
にｎ型不純物、例えばリン（Ｐ）をイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソース領
域、ドレイン領域）１４を、ゲート電極１３ｂに対して
自己整合で形成する。
【００３１】その後、半導体基板９上に堆積された窒化
シリコン膜をＲＩＥ（Reactive IonEtching）法などの
異方性エッチングで加工することによって、ゲート電極
１３ａ，１３ｂの側壁にサイドウォールスペーサを形成
し、ゲート電極１３ａ，１３ｂを窒化シリコン膜からな
る絶縁膜１５で覆う。
シリコン膜をＲＩＥ（Reactive IonEtching）法などの
異方性エッチングで加工することによって、ゲート電極
１３ａ，１３ｂの側壁にサイドウォールスペーサを形成
し、ゲート電極１３ａ，１３ｂを窒化シリコン膜からな
る絶縁膜１５で覆う。
【００３２】なお、上記サイドウォールスペーサを形成
した後、周辺回路部のｐ型ウエル１０に高濃度のｎ型不
純物、例えば砒素（Ａｓ）をイオン注入することによ
り、ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレ
イン領域をＬＤＤ（Lightly Doped Drain ）構造として
もよい。
した後、周辺回路部のｐ型ウエル１０に高濃度のｎ型不
純物、例えば砒素（Ａｓ）をイオン注入することによ
り、ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレ
イン領域をＬＤＤ（Lightly Doped Drain ）構造として
もよい。
【００３３】次に、半導体基板９上に酸化シリコン膜１
６および第１のＢＰＳＧ（Boron-doped Phospho Silica
te Glass）膜１７をＣＶＤ法によって堆積した後、９０
０〜９５０℃のリフロー処理により上記第１のＢＰＳＧ
膜１７の表面を平坦化する。
６および第１のＢＰＳＧ（Boron-doped Phospho Silica
te Glass）膜１７をＣＶＤ法によって堆積した後、９０
０〜９５０℃のリフロー処理により上記第１のＢＰＳＧ
膜１７の表面を平坦化する。
【００３４】その後、レジストパターンをマスクにして
第１のＢＰＳＧ膜１７、酸化シリコン膜１６およびゲー
ト絶縁膜１２と同一層の絶縁膜を順次エッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴの一方の後に
形成されるｎ型半導体領域１８上に第１のコンタクトホ
ール１９を形成する。
第１のＢＰＳＧ膜１７、酸化シリコン膜１６およびゲー
ト絶縁膜１２と同一層の絶縁膜を順次エッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴの一方の後に
形成されるｎ型半導体領域１８上に第１のコンタクトホ
ール１９を形成する。
【００３５】次いで、上記第１のコンタクトホール１９
内にＰが導入された多結晶シリコン膜２０からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜２
０に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域１８が形成される。
内にＰが導入された多結晶シリコン膜２０からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜２
０に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域１８が形成される。
【００３６】次に、半導体基板９上に酸化シリコン膜２
１をＣＶＤ法によって堆積する。次いで、図示はしない
が、レジストパターンをマスクにして酸化シリコン膜２
１、第１のＢＰＳＧ膜１７、酸化シリコン膜１６および
ゲート絶縁膜１２と同一層の絶縁膜を順次エッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴの他方の
後に形成されるｎ型半導体領域上に第２のコンタクトホ
ールを形成する。なお、この際、後に形成されるビット
線を周辺回路部に延在し、周辺回路部に第２のコンタク
トホール（周辺回路部）２２を形成してもよい。
１をＣＶＤ法によって堆積する。次いで、図示はしない
が、レジストパターンをマスクにして酸化シリコン膜２
１、第１のＢＰＳＧ膜１７、酸化シリコン膜１６および
ゲート絶縁膜１２と同一層の絶縁膜を順次エッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴの他方の
後に形成されるｎ型半導体領域上に第２のコンタクトホ
ールを形成する。なお、この際、後に形成されるビット
線を周辺回路部に延在し、周辺回路部に第２のコンタク
トホール（周辺回路部）２２を形成してもよい。
【００３７】次いで、半導体基板９上にＰが導入された
多結晶シリコン膜２３およびＷＳｉx 膜２４をＣＶＤ法
によって順次堆積した後、レジストパターンをマスクに
してＷＳｉx 膜２４および多結晶シリコン膜２３を順次
エッチングすることにより、ＷＳｉx 膜２４および多結
晶シリコン膜２３からなるビット線を形成する。
多結晶シリコン膜２３およびＷＳｉx 膜２４をＣＶＤ法
によって順次堆積した後、レジストパターンをマスクに
してＷＳｉx 膜２４および多結晶シリコン膜２３を順次
エッチングすることにより、ＷＳｉx 膜２４および多結
晶シリコン膜２３からなるビット線を形成する。
【００３８】また、多結晶シリコン膜２３に導入された
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域（図示せず）は形成され、ビット線は
第２のコンタクトホールを通して、このメモリセル選択
用ＭＩＳＦＥＴの他方のｎ型半導体領域に接続される。
なお、この際、多結晶シリコン膜２３に導入されたＰの
拡散によって周辺回路部のｐ型ウエル１０にもｎ型半導
体領域（周辺回路部）２５が形成され、第２のコンタク
トホール（周辺回路部）２２を通して、ビット線が上記
ｎ型半導体領域（周辺回路部）２５に接続される。
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域（図示せず）は形成され、ビット線は
第２のコンタクトホールを通して、このメモリセル選択
用ＭＩＳＦＥＴの他方のｎ型半導体領域に接続される。
なお、この際、多結晶シリコン膜２３に導入されたＰの
拡散によって周辺回路部のｐ型ウエル１０にもｎ型半導
体領域（周辺回路部）２５が形成され、第２のコンタク
トホール（周辺回路部）２２を通して、ビット線が上記
ｎ型半導体領域（周辺回路部）２５に接続される。
【００３９】次に、半導体基板９上に酸化シリコン膜２
６、窒化シリコン膜２７および第２のＢＰＳＧ膜（図示
せず）をＣＶＤ法によって順次堆積した後、９００〜９
５０℃のリフロー処理により上記第２のＢＰＳＧ膜の表
面を平坦化する。
６、窒化シリコン膜２７および第２のＢＰＳＧ膜（図示
せず）をＣＶＤ法によって順次堆積した後、９００〜９
５０℃のリフロー処理により上記第２のＢＰＳＧ膜の表
面を平坦化する。
【００４０】次に、半導体基板９上にＰが導入された多
結晶シリコン膜２８をＣＶＤ法によって堆積した後、レ
ジストパターンをマスクにして多結晶シリコン膜２８を
エッチングする。次いで、半導体基板９上にＣＶＤ法に
よって堆積されたＰが導入された多結晶シリコン膜２９
をＲＩＥ法などの異方性エッチングによって加工し、上
記多結晶シリコン膜２８の側壁に多結晶シリコン膜２９
からなるサイドウォールスペーサを形成する。
結晶シリコン膜２８をＣＶＤ法によって堆積した後、レ
ジストパターンをマスクにして多結晶シリコン膜２８を
エッチングする。次いで、半導体基板９上にＣＶＤ法に
よって堆積されたＰが導入された多結晶シリコン膜２９
をＲＩＥ法などの異方性エッチングによって加工し、上
記多結晶シリコン膜２８の側壁に多結晶シリコン膜２９
からなるサイドウォールスペーサを形成する。
【００４１】次いで、レジストパターンをマスクにして
メモリセルの第２のＢＰＳＧ膜、窒化シリコン膜２７、
酸化シリコン膜２６および酸化シリコン膜２１を順次エ
ッチングすることにより、第１のコンタクトホール１９
内に設けられた第１プラブ電極上に第３のコンタクトホ
ール３０を形成した後、半導体基板９上にＰが導入され
た多結晶シリコン膜３１および第３のＢＰＳＧ膜（図示
せず）をＣＶＤ法によって順次堆積する。
メモリセルの第２のＢＰＳＧ膜、窒化シリコン膜２７、
酸化シリコン膜２６および酸化シリコン膜２１を順次エ
ッチングすることにより、第１のコンタクトホール１９
内に設けられた第１プラブ電極上に第３のコンタクトホ
ール３０を形成した後、半導体基板９上にＰが導入され
た多結晶シリコン膜３１および第３のＢＰＳＧ膜（図示
せず）をＣＶＤ法によって順次堆積する。
【００４２】次に、レジストパターンをマスクにして上
記第３のＢＰＳＧ膜および多結晶シリコン膜３１，２８
を順次エッチングした後、半導体基板９上にＰが導入さ
れた多結晶シリコン膜３２をＣＶＤ法によって堆積す
る。次いで、この多結晶シリコン膜３２をＲＩＥ法など
の異方性エッチングによって加工し、メモリセルの第３
のＢＰＳＧ膜および多結晶シリコン膜３１，２８の側壁
に多結晶シリコン膜３２を残す。
記第３のＢＰＳＧ膜および多結晶シリコン膜３１，２８
を順次エッチングした後、半導体基板９上にＰが導入さ
れた多結晶シリコン膜３２をＣＶＤ法によって堆積す
る。次いで、この多結晶シリコン膜３２をＲＩＥ法など
の異方性エッチングによって加工し、メモリセルの第３
のＢＰＳＧ膜および多結晶シリコン膜３１，２８の側壁
に多結晶シリコン膜３２を残す。
【００４３】次に、例えば、フッ酸溶液を用いたウエッ
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに多結晶シリコン膜２
８，２９，３１，３２からなる円筒型の蓄積電極を形成
する。
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに多結晶シリコン膜２
８，２９，３１，３２からなる円筒型の蓄積電極を形成
する。
【００４４】次に、半導体基板９上に厚さ約２ｎｍの窒
化シリコン膜（図示せず）をＣＶＤ法によって堆積し、
続いて、厚さ約３０ｎｍの非晶質の酸化タンタル（Ｔａ
2 Ｏ5 ）膜（図示せず）をＣＶＤ法によって堆積した
後、半導体基板９に熱酸化処理を施すことによって、上
記Ｔａ2 Ｏ5 膜を結晶化する。その後、半導体基板９上
にＴｉＮ膜３３をＣＶＤ法によって堆積し、次いで、フ
ォトレジストをマスクにしてこのＴｉＮ膜３３をエッチ
ングすることにより、ＴｉＮ膜３３からなるプレート電
極を形成する。
化シリコン膜（図示せず）をＣＶＤ法によって堆積し、
続いて、厚さ約３０ｎｍの非晶質の酸化タンタル（Ｔａ
2 Ｏ5 ）膜（図示せず）をＣＶＤ法によって堆積した
後、半導体基板９に熱酸化処理を施すことによって、上
記Ｔａ2 Ｏ5 膜を結晶化する。その後、半導体基板９上
にＴｉＮ膜３３をＣＶＤ法によって堆積し、次いで、フ
ォトレジストをマスクにしてこのＴｉＮ膜３３をエッチ
ングすることにより、ＴｉＮ膜３３からなるプレート電
極を形成する。
【００４５】なお、容量絶縁膜にＴａ2 Ｏ5 膜を用いた
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
【００４６】次に、半導体基板９上に酸化シリコン膜３
４および第４のＢＰＳＧ膜３５をＣＶＤ法によって順次
堆積した後、９００〜９５０℃のリフロー処理により上
記第４のＢＰＳＧ膜３５の表面を平坦化する。なお、第
４のＢＰＳＧ膜３５の表面の平坦化には、ＣＭＰ（Chem
ical Mechanical Polishing ；化学的機械研磨）法を併
用してもよい。
４および第４のＢＰＳＧ膜３５をＣＶＤ法によって順次
堆積した後、９００〜９５０℃のリフロー処理により上
記第４のＢＰＳＧ膜３５の表面を平坦化する。なお、第
４のＢＰＳＧ膜３５の表面の平坦化には、ＣＭＰ（Chem
ical Mechanical Polishing ；化学的機械研磨）法を併
用してもよい。
【００４７】次いで、レジストパターンをマスクにして
第４のＢＰＳＧ膜３５および酸化シリコン膜３４を順次
エッチングすることにより、ＴｉＮ膜３３からなるプレ
ート電極上に第４のコンタクトホール３６ａを形成し、
同時に、第４のＢＰＳＧ膜３５、酸化シリコン膜３４お
よび酸化シリコン膜２６を順次エッチングすることによ
り、ＷＳｉX 膜２４および多結晶シリコン膜２３からな
るビット線上に第４のコンタクトホール３６ｂを形成す
る。
第４のＢＰＳＧ膜３５および酸化シリコン膜３４を順次
エッチングすることにより、ＴｉＮ膜３３からなるプレ
ート電極上に第４のコンタクトホール３６ａを形成し、
同時に、第４のＢＰＳＧ膜３５、酸化シリコン膜３４お
よび酸化シリコン膜２６を順次エッチングすることによ
り、ＷＳｉX 膜２４および多結晶シリコン膜２３からな
るビット線上に第４のコンタクトホール３６ｂを形成す
る。
【００４８】さらに、同時に、第４のＢＰＳＧ膜３５、
酸化シリコン膜３４、酸化シリコン膜２６、酸化シリコ
ン膜２１、第１のＢＰＳＧ膜１７、酸化シリコン膜１６
およびゲート絶縁膜１２と同一層の絶縁膜を順次エッチ
ングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１４上に第４のコンタクトホール３６ｃ
を形成する。
酸化シリコン膜３４、酸化シリコン膜２６、酸化シリコ
ン膜２１、第１のＢＰＳＧ膜１７、酸化シリコン膜１６
およびゲート絶縁膜１２と同一層の絶縁膜を順次エッチ
ングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１４上に第４のコンタクトホール３６ｃ
を形成する。
【００４９】次に、図３に示す工程１００〜工程１０４
に従って、第１層目のメタル配線Ｍ1 を形成する。ま
ず、半導体基板９にウエットエッチングまたはドライク
リーニングを施して、主に、ｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１４上に設けられた第４のコンタ
クトホール３６ｃの底の自然酸化膜を除去する（工程１
００）。
に従って、第１層目のメタル配線Ｍ1 を形成する。ま
ず、半導体基板９にウエットエッチングまたはドライク
リーニングを施して、主に、ｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１４上に設けられた第４のコンタ
クトホール３６ｃの底の自然酸化膜を除去する（工程１
００）。
【００５０】次に、前記図１に示したマルチチャンバ型
の製造装置１のロードロック室２に半導体基板９を置
く。次いで、マルチチャンバ型の製造装置１のスパッタ
リング室３へ半導体基板９を搬送した後、図示はしない
が、アルゴン（Ａｒ）雰囲気中でのスパッタリングによ
り半導体基板９上にＴｉ膜を堆積する（工程１０１）。
平坦部のＴｉ膜の厚さは約５０ｎｍ、第４のコンタクト
ホール３６ａ〜３６ｃの底のＴｉ膜の厚さは約７ｎｍで
ある。この際、Ｔｉ膜はコリメーティッドスパッタリン
グなどの指向性スパッタ法によって形成してもよく、こ
の方法を用いることにより第４のコンタクトホール３６
ａ〜３６ｃの底に充分な厚さのＴｉ膜を堆積することが
できる。
の製造装置１のロードロック室２に半導体基板９を置
く。次いで、マルチチャンバ型の製造装置１のスパッタ
リング室３へ半導体基板９を搬送した後、図示はしない
が、アルゴン（Ａｒ）雰囲気中でのスパッタリングによ
り半導体基板９上にＴｉ膜を堆積する（工程１０１）。
平坦部のＴｉ膜の厚さは約５０ｎｍ、第４のコンタクト
ホール３６ａ〜３６ｃの底のＴｉ膜の厚さは約７ｎｍで
ある。この際、Ｔｉ膜はコリメーティッドスパッタリン
グなどの指向性スパッタ法によって形成してもよく、こ
の方法を用いることにより第４のコンタクトホール３６
ａ〜３６ｃの底に充分な厚さのＴｉ膜を堆積することが
できる。
【００５１】次に、半導体基板９をマルチチャンバ型の
製造装置１のスパッタリング室３から熱処理室４へ真空
中で搬送し、Ｎ2 雰囲気中で、例えば６００〜７００℃
の熱処理を半導体基板９に施す（工程１０２）。これに
よって、図４に示すように、第４のコンタクトホール３
６ｃの底の半導体基板９を構成するＳｉと接しているＴ
ｉ膜は約１４ｎｍの厚さの低抵抗のＴｉＳｉ2 膜３７に
変わり、半導体基板９を構成するＳｉと接していないＴ
ｉ膜は雰囲気の窒素と反応して第１のＴｉＮ膜３８に変
わる。
製造装置１のスパッタリング室３から熱処理室４へ真空
中で搬送し、Ｎ2 雰囲気中で、例えば６００〜７００℃
の熱処理を半導体基板９に施す（工程１０２）。これに
よって、図４に示すように、第４のコンタクトホール３
６ｃの底の半導体基板９を構成するＳｉと接しているＴ
ｉ膜は約１４ｎｍの厚さの低抵抗のＴｉＳｉ2 膜３７に
変わり、半導体基板９を構成するＳｉと接していないＴ
ｉ膜は雰囲気の窒素と反応して第１のＴｉＮ膜３８に変
わる。
【００５２】次に、半導体基板９を再びロードロック窒
２に戻した後、半導体基板９をマルチチャンバ型の製造
装置１から搬出し、次いで、半導体基板９上にバリアメ
タル膜である第２のＴｉＮ膜３９をスパッタリング法ま
たはＣＶＤ法によって堆積する（工程１０３）。次い
で、ＷＦ6 ガスとＳｉＨ4 ガスとの化学反応を用いたＣ
ＶＤ法によってＷ膜４０を形成した後（工程１０４）、
レジストパターンをマスクにしてＷ膜４０、第２のＴｉ
Ｎ膜３９および第１のＴｉＮ膜３８を順次エッチングす
ることにより、第１層目のメタル配線Ｍ1 を形成する。
２に戻した後、半導体基板９をマルチチャンバ型の製造
装置１から搬出し、次いで、半導体基板９上にバリアメ
タル膜である第２のＴｉＮ膜３９をスパッタリング法ま
たはＣＶＤ法によって堆積する（工程１０３）。次い
で、ＷＦ6 ガスとＳｉＨ4 ガスとの化学反応を用いたＣ
ＶＤ法によってＷ膜４０を形成した後（工程１０４）、
レジストパターンをマスクにしてＷ膜４０、第２のＴｉ
Ｎ膜３９および第１のＴｉＮ膜３８を順次エッチングす
ることにより、第１層目のメタル配線Ｍ1 を形成する。
【００５３】図５に、図４に示した周辺回路部のｎ型半
導体領域１４上の第４のコンタクトホール３６ｃ内に形
成された第１層目のメタル配線Ｍ1 の拡大図を示す。
導体領域１４上の第４のコンタクトホール３６ｃ内に形
成された第１層目のメタル配線Ｍ1 の拡大図を示す。
【００５４】次に、図６に示すように、半導体基板９上
にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）をソースとしたプラズマＣＶＤ法によって
酸化シリコン膜を堆積し、続いて、半導体基板９上にＳ
ＯＧ（Spin On Glass ）膜を塗布する。その後、このＳ
ＯＧ膜をＲＩＥ法によってエッチバックして平坦化処理
を施し、次いで、再度ＴＥＯＳをソースとしたプラズマ
ＣＶＤ法によって酸化シリコン膜を堆積することによ
り、３層構造の第１の層間絶縁膜４１を設ける。
にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）をソースとしたプラズマＣＶＤ法によって
酸化シリコン膜を堆積し、続いて、半導体基板９上にＳ
ＯＧ（Spin On Glass ）膜を塗布する。その後、このＳ
ＯＧ膜をＲＩＥ法によってエッチバックして平坦化処理
を施し、次いで、再度ＴＥＯＳをソースとしたプラズマ
ＣＶＤ法によって酸化シリコン膜を堆積することによ
り、３層構造の第１の層間絶縁膜４１を設ける。
【００５５】次に、レジストパターンをマスクにして上
記第１の層間絶縁膜４１をエッチングすることにより第
１のスルーホール４２を形成した後、半導体基板９上に
金属膜を形成し、次いで、この金属膜をレジストパター
ンをマスクにしてエッチングすることにより、第２層目
のメタル配線Ｍ2 を形成する。
記第１の層間絶縁膜４１をエッチングすることにより第
１のスルーホール４２を形成した後、半導体基板９上に
金属膜を形成し、次いで、この金属膜をレジストパター
ンをマスクにしてエッチングすることにより、第２層目
のメタル配線Ｍ2 を形成する。
【００５６】さらに、上記第１の層間絶縁膜４１と同様
な製造方法で、３層構造の第２の層間絶縁膜４３を設け
る。次に、レジストパターンをマスクにして上記第２の
層間絶縁膜４３をエッチングすることにより第２のスル
ーホール４４を形成した後、半導体基板９上に金属膜を
形成し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第３層目のメタル
配線Ｍ3 を形成する。
な製造方法で、３層構造の第２の層間絶縁膜４３を設け
る。次に、レジストパターンをマスクにして上記第２の
層間絶縁膜４３をエッチングすることにより第２のスル
ーホール４４を形成した後、半導体基板９上に金属膜を
形成し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第３層目のメタル
配線Ｍ3 を形成する。
【００５７】最後に、半導体基板９の表面をパッシベー
ション膜（図示せず）で被覆することにより、本実施の
形態１のＤＲＡＭが完成する。
ション膜（図示せず）で被覆することにより、本実施の
形態１のＤＲＡＭが完成する。
【００５８】このように、本実施の形態１によれば、半
導体基板９上にＴｉ膜を堆積した後、半導体基板９に熱
処理を施して半導体基板９と接しているＴｉ膜をシリサ
イド化させてＴｉＳｉ2 膜を形成し、次いで、バリアメ
タル膜である第２のＴｉＮ膜３９を堆積している。従っ
て、ＴｉＳｉ2 膜３７の形成に伴う体積膨張が起きて
も、ＴｉＳｉ2 膜３７を形成した後に堆積される第２の
ＴｉＮ膜３９にクラックは発生せず、Ｗ膜４０の形成に
用いるＷＦ6 ガスと半導体基板９を構成するＳｉとの反
応を防ぐことができるので、エンクローチメントの発生
を防ぐことができて、第１層目のメタル配線Ｍ1 の導通
不良を防ぐことができる。
導体基板９上にＴｉ膜を堆積した後、半導体基板９に熱
処理を施して半導体基板９と接しているＴｉ膜をシリサ
イド化させてＴｉＳｉ2 膜を形成し、次いで、バリアメ
タル膜である第２のＴｉＮ膜３９を堆積している。従っ
て、ＴｉＳｉ2 膜３７の形成に伴う体積膨張が起きて
も、ＴｉＳｉ2 膜３７を形成した後に堆積される第２の
ＴｉＮ膜３９にクラックは発生せず、Ｗ膜４０の形成に
用いるＷＦ6 ガスと半導体基板９を構成するＳｉとの反
応を防ぐことができるので、エンクローチメントの発生
を防ぐことができて、第１層目のメタル配線Ｍ1 の導通
不良を防ぐことができる。
【００５９】さらに、半導体基板９上のＴｉ膜を堆積し
た後、半導体基板を真空中で搬送し、次いで、半導体基
板９に熱処理を施してＴｉ膜をシリサイド化させている
ので、Ｔｉ膜の表面は酸化されにくく、均一で低抵抗の
ＴｉＳｉ2 膜３７を形成することができる。
た後、半導体基板を真空中で搬送し、次いで、半導体基
板９に熱処理を施してＴｉ膜をシリサイド化させている
ので、Ｔｉ膜の表面は酸化されにくく、均一で低抵抗の
ＴｉＳｉ2 膜３７を形成することができる。
【００６０】（実施の形態２）本発明の他の実施の形態
であるＷ膜、ＴｉＮ膜およびＴｉＳｉ2 膜からなるメタ
ル配線の製造方法をＤＲＡＭの第１層目のメタル配線Ｍ
1 に適用した場合について図７を用いて説明する。
であるＷ膜、ＴｉＮ膜およびＴｉＳｉ2 膜からなるメタ
ル配線の製造方法をＤＲＡＭの第１層目のメタル配線Ｍ
1 に適用した場合について図７を用いて説明する。
【００６１】まず、前記実施の形態１と同様に、メモリ
セル部にメモリセル選択用ＭＩＳＦＥＴおよび情報蓄積
用容量素子を形成した後、半導体基板９上に第４のコン
タクトホール３６ａ〜３６ｃを形成する。
セル部にメモリセル選択用ＭＩＳＦＥＴおよび情報蓄積
用容量素子を形成した後、半導体基板９上に第４のコン
タクトホール３６ａ〜３６ｃを形成する。
【００６２】次に、図７（ａ）に示すように、半導体基
板９にウエットエッチングまたはドライクリーニングを
施して、主に、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半
導体領域１４上に設けられた第４のコンタクトホール３
６ｃの底の自然酸化膜を除去する。
板９にウエットエッチングまたはドライクリーニングを
施して、主に、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半
導体領域１４上に設けられた第４のコンタクトホール３
６ｃの底の自然酸化膜を除去する。
【００６３】次に、前記図１に示したマルチチャンバ型
の製造装置１のロードロック室２に半導体基板９を置
く。次いで、マルチチャンバ型の製造装置１のスパッタ
リング室３へ半導体基板９を搬送した後、Ａｒ＋Ｎ2 雰
囲気中での反応性スパッタリングにより半導体基板９上
にＴｉＮx （０＜ｘ＜１）膜４５を堆積する。ＴｉＮx
膜は、（Ａｒ＋Ｎ2 ）混合ガスに対するＮ2 ガスの流量
比が１０〜４０％で形成される。
の製造装置１のロードロック室２に半導体基板９を置
く。次いで、マルチチャンバ型の製造装置１のスパッタ
リング室３へ半導体基板９を搬送した後、Ａｒ＋Ｎ2 雰
囲気中での反応性スパッタリングにより半導体基板９上
にＴｉＮx （０＜ｘ＜１）膜４５を堆積する。ＴｉＮx
膜は、（Ａｒ＋Ｎ2 ）混合ガスに対するＮ2 ガスの流量
比が１０〜４０％で形成される。
【００６４】次に、半導体基板９をマルチチャンバ型の
製造装置１のスパッタリング室３から熱処理室４へ真空
中で搬送し、Ｎ2 雰囲気中で、例えば６００〜７００℃
の熱処理を半導体基板９に施す。これによって、図７
（ｂ）に示すように、第４のコンタクトホール３６ｃの
底の半導体基板９を構成するＳｉと接しているＴｉＮx
膜４５は低抵抗のＴｉＳｉ2 膜３７に変わり、半導体基
板９を構成するＳｉと接していないＴｉＮx 膜４５は雰
囲気の窒素と反応して第１のＴｉＮ膜３８に変わる。
製造装置１のスパッタリング室３から熱処理室４へ真空
中で搬送し、Ｎ2 雰囲気中で、例えば６００〜７００℃
の熱処理を半導体基板９に施す。これによって、図７
（ｂ）に示すように、第４のコンタクトホール３６ｃの
底の半導体基板９を構成するＳｉと接しているＴｉＮx
膜４５は低抵抗のＴｉＳｉ2 膜３７に変わり、半導体基
板９を構成するＳｉと接していないＴｉＮx 膜４５は雰
囲気の窒素と反応して第１のＴｉＮ膜３８に変わる。
【００６５】次に、前記実施の形態１と同様に、半導体
基板９をマルチチャンバ型の製造装置１から搬出した
後、半導体基板９上にバリアメタル膜である第２のＴｉ
Ｎ膜をスパッタリング法またはＣＶＤ法によって堆積す
る。次いで、ＷＦ6 ガスとＳｉＨ4 ガスとの化学反応を
用いたＣＶＤ法によってＷ膜を形成した後、レジストパ
ターンをマスクにしてＷ膜、第２のＴｉＮ膜および第１
のＴｉＮ膜３８を順次エッチングすることにより、第１
層目のメタル配線を形成する。
基板９をマルチチャンバ型の製造装置１から搬出した
後、半導体基板９上にバリアメタル膜である第２のＴｉ
Ｎ膜をスパッタリング法またはＣＶＤ法によって堆積す
る。次いで、ＷＦ6 ガスとＳｉＨ4 ガスとの化学反応を
用いたＣＶＤ法によってＷ膜を形成した後、レジストパ
ターンをマスクにしてＷ膜、第２のＴｉＮ膜および第１
のＴｉＮ膜３８を順次エッチングすることにより、第１
層目のメタル配線を形成する。
【００６６】このように、本実施の形態２によれば、前
記実施の形態１と同様に、ＴｉＳｉ2 膜３７の形成に伴
う体積膨張が起きても、ＴｉＳｉ2 膜３７を形成した後
に堆積される第２のＴｉＮ膜にクラックは発生せず、Ｗ
膜の形成に用いるＷＦ6 ガスと半導体基板９を構成する
Ｓｉとの反応を防ぐことができるので、エンクローチメ
ントの発生を防ぐことができて、第１層目のメタル配線
の導通不良を防ぐことができる。また、Ｔｉ膜よりも酸
化されにくいＴｉＮx 膜４５を用いることによって、酸
化による不均一なシリサイド化反応に起因したＴｉＳｉ
2 膜３７の高抵抗化を防ぐことができる。
記実施の形態１と同様に、ＴｉＳｉ2 膜３７の形成に伴
う体積膨張が起きても、ＴｉＳｉ2 膜３７を形成した後
に堆積される第２のＴｉＮ膜にクラックは発生せず、Ｗ
膜の形成に用いるＷＦ6 ガスと半導体基板９を構成する
Ｓｉとの反応を防ぐことができるので、エンクローチメ
ントの発生を防ぐことができて、第１層目のメタル配線
の導通不良を防ぐことができる。また、Ｔｉ膜よりも酸
化されにくいＴｉＮx 膜４５を用いることによって、酸
化による不均一なシリサイド化反応に起因したＴｉＳｉ
2 膜３７の高抵抗化を防ぐことができる。
【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６８】たとえば、前記実施の形態では、シリサイ
ド材料にＴｉＳｉ2 膜を用いた場合について説明した
が、ＣｏＳｉ2 膜、ＮｉＳｉ膜、ＰｔＳｉ2 膜を用いた
場合にも適用可能であり、同様な効果が得られる。
ド材料にＴｉＳｉ2 膜を用いた場合について説明した
が、ＣｏＳｉ2 膜、ＮｉＳｉ膜、ＰｔＳｉ2 膜を用いた
場合にも適用可能であり、同様な効果が得られる。
【００６９】また、前記実施の形態では、スパッタリン
グ室および熱処理室が設けられ、真空に維持された共通
の搬送室を有するマルチチャンバ型の製造装置を用いた
が、さらに、バリアメタル膜を半導体基板上に堆積する
スパッタリング室またはＣＶＤ室を備えたマルチチャン
バ型の製造装置を用いてもよい。この製造装置を用いる
ことによって、熱処理室で熱処理を施してＴｉＳｉ2 膜
が形成された半導体基板を真空に維持された搬送室を通
して同一装置内の上記スパッタリング室またはＣＶＤ室
へ搬送し、半導体基板上にバリアメタル膜を構成するＴ
ｉＮ膜を堆積することができるので、熱処理を施した後
のＴｉ膜またはＴｉＮx 膜の表面の窒化が不十分であっ
てもＴｉ膜またはＴｉＮx 膜は酸化されにくく、メタル
配線の抵抗の増加を防ぐことができる。
グ室および熱処理室が設けられ、真空に維持された共通
の搬送室を有するマルチチャンバ型の製造装置を用いた
が、さらに、バリアメタル膜を半導体基板上に堆積する
スパッタリング室またはＣＶＤ室を備えたマルチチャン
バ型の製造装置を用いてもよい。この製造装置を用いる
ことによって、熱処理室で熱処理を施してＴｉＳｉ2 膜
が形成された半導体基板を真空に維持された搬送室を通
して同一装置内の上記スパッタリング室またはＣＶＤ室
へ搬送し、半導体基板上にバリアメタル膜を構成するＴ
ｉＮ膜を堆積することができるので、熱処理を施した後
のＴｉ膜またはＴｉＮx 膜の表面の窒化が不十分であっ
てもＴｉ膜またはＴｉＮx 膜は酸化されにくく、メタル
配線の抵抗の増加を防ぐことができる。
【００７０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７１】本発明によれば、コンタクトホールの底に
おいて高融点金属膜の自己整合のシリサイド化反応によ
って生じるエンクローチメント、およびメタル配線の抵
抗の増加を防ぐことが可能となり、メタル配線の信頼度
を向上し、さらに、メタル配線の低抵抗化を実現するこ
とができる。
おいて高融点金属膜の自己整合のシリサイド化反応によ
って生じるエンクローチメント、およびメタル配線の抵
抗の増加を防ぐことが可能となり、メタル配線の信頼度
を向上し、さらに、メタル配線の低抵抗化を実現するこ
とができる。
【図１】本発明の一実施の形態であるマルチチャンバ型
の製造装置の模式図を示す要部断面図である。
の製造装置の模式図を示す要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるメタル配線の製造
工程を説明する工程図である。
工程を説明する工程図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】図４のコンタクトホールの部分を拡大して示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるＤＲＡＭのコン
タクトホールの部分を拡大して示す半導体基板の要部断
面図である。
タクトホールの部分を拡大して示す半導体基板の要部断
面図である。
１ マルチチャンバ型の製造装置 ２ ロードロック室 ３ スパッタリング室 ４ 熱処理室 ５ 搬送室 ６ 搬送機構 ７ａ ゲートバルブ ７ｂ ゲートバルブ ７ｃ ゲートバルブ ８ 半導体ウエハ ９ 半導体基板 １０ ｐ型ウエル １１ フィールド絶縁膜 １２ ゲート絶縁膜 １３ａ ゲート電極 １３ｂ ゲート電極 １４ ｎ型半導体領域 １５ 絶縁膜 １６ 酸化シリコン膜 １７ 第１のＢＰＳＧ膜 １８ ｎ型半導体領域 １９ 第１のコンタクトホール ２０ 多結晶シリコン膜 ２１ 酸化シリコン膜 ２２ 第２のコンタクトホール（周辺回路部） ２３ 多結晶シリコン膜 ２４ タングステンシリサイド膜 ２５ ｎ型半導体領域（周辺回路部） ２６ 酸化シリコン膜 ２７ 窒化シリコン膜 ２８ 多結晶シリコン膜 ２９ 多結晶シリコン膜 ３０ 第３のコンタクトホール ３１ 多結晶シリコン膜 ３２ 多結晶シリコン膜 ３３ 窒化チタン膜 ３４ 酸化シリコン膜 ３５ 第４のＢＰＳＧ膜 ３６ａ 第４のコンタクトホール ３６ｂ 第４のコンタクトホール ３６ｃ 第４のコンタクトホール ３７ チタンシリサイド膜 ３８ 第１の窒化チタン膜（ＴｉＮ膜） ３９ 第２の窒化チタン膜（ＴｉＮ膜） ４０ タングステン膜 ４１ 第１の層間絶縁膜 ４２ 第１のスルーホール ４３ 第２の層間絶縁膜 ４４ 第２のスルーホール ４５ 窒化チタン膜（ＴｉＮx （０＜ｘ＜１）膜） Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線
Claims (9)
- 【請求項１】 タングステン膜と、バリアメタル膜と、
シリサイド膜とを含む積層構造のメタル配線をコンタク
トホール内に形成する半導体集積回路装置の製造方法で
あって、(a).シリコン単結晶からなる半導体基板上に形
成された層間絶縁膜をレジストパターンをマスクにして
エッチングし、前記層間絶縁膜に前記半導体基板と接す
る前記コンタクトホールを形成する工程と、(b).少なく
とも成膜室と、熱処理室と、真空に維持された搬送室と
を有するマルチチャンバ型の製造装置で、まず、前記成
膜室において前記半導体基板上に高融点金属膜をスパッ
タリング法またはＣＶＤ法によって形成した後、前記半
導体基板を前記成膜室から前記熱処理室へ前記搬送室を
通して搬送し、次いで、前記熱処理室において前記半導
体基板に熱処理を施すことにより前記コンタクトホール
の底の前記半導体基板の表面に前記シリサイド膜を形成
する工程と、(c).前記半導体基板上に前記バリアメタル
膜をスパッタリング法またはＣＶＤ法によって形成する
工程と、(d).前記半導体基板上に前記タングステン膜を
ＣＶＤ法によって形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 タングステン膜と、バリアメタル膜と、
シリサイド膜とを含む積層構造のメタル配線をコンタク
トホール内に形成する半導体集積回路装置の製造方法で
あって、(a).シリコン単結晶からなる半導体基板上に形
成された層間絶縁膜をレジストパターンをマスクにして
エッチングし、前記層間絶縁膜に前記半導体基板と接す
る前記コンタクトホールを形成する工程と、(b).少なく
とも第１の成膜室と、第２の成膜室と、熱処理室と、真
空に維持された搬送室とを有するマルチチャンバ型の製
造装置で、まず、前記第１の成膜室において前記半導体
基板上に高融点金属膜をスパッタリング法またはＣＶＤ
法によって形成した後、前記半導体基板を前記第１の成
膜室から前記熱処理室へ前記搬送室を通して搬送し、次
いで、前記熱処理室において前記半導体基板に熱処理を
施すことにより前記コンタクトホールの底の前記半導体
基板の表面に前記シリサイド膜を形成する工程と、(c).
前記マルチチャンバ型の製造装置で、前記半導体基板を
前記熱処理室から前記第２の成膜室へ前記搬送室を通し
て搬送した後、前記第２の成膜室において前記半導体基
板上に前記バリアメタル膜をスパッタリング法またはＣ
ＶＤ法によって形成する工程と、(d).前記半導体基板上
に前記タングステン膜をＣＶＤ法によって形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記高融点金属膜は、チタン
膜、コバルト膜、ニッケル膜、白金膜または窒化チタン
膜であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記シリサイド膜は、チタン
シリサイド膜、コバルトシリサイド膜、ニッケルシリサ
イド膜または白金シリサイド膜であることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記バリアメタル膜は、窒化
チタン膜であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記タングステン膜は、六フ
ッ化タングステンガスとモノシランガスとを反応させて
形成されること特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項３記載の半導体集積回路装置の製
造方法において、前記窒化チタン膜は、アルゴンと窒素
との混合ガスに対する窒素ガスの流量比が１０〜４０％
に設定された反応性スパッタリング法によって形成され
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 積層構造のメタル配線の一部を構成する
シリサイド膜を形成する半導体集積回路装置の製造装置
であって、半導体基板上に高融点金属膜を形成する成膜
室と、前記半導体基板に熱処理を施す熱処理室と、前記
半導体基板を搬入、搬出するロードロック室とが備わっ
た搬送系を有し、前記搬送系は真空に維持された搬送室
に設けられていることを特徴とする半導体集積回路装置
の製造装置。 - 【請求項９】 積層構造のメタル配線の一部を構成する
バリアメタル膜およびシリサイド膜を形成する半導体集
積回路装置の製造装置であって、半導体基板上に高融点
金属膜を形成する第１の成膜室と、前記半導体基板に熱
処理を施す熱処理室と、前記半導体基板上にバリアメタ
ル膜を形成する第２の成膜室と、前記半導体基板を搬
入、搬出するロードロック室とが備わった搬送系を有
し、前記搬送系は真空に維持された搬送室に設けられて
いることを特徴とする半導体集積回路装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239590A JPH1187265A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法および製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9239590A JPH1187265A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法および製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187265A true JPH1187265A (ja) | 1999-03-30 |
Family
ID=17047044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9239590A Pending JPH1187265A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法および製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008192650A (ja) * | 2007-01-31 | 2008-08-21 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の製造方法 |
-
1997
- 1997-09-04 JP JP9239590A patent/JPH1187265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192650A (ja) * | 2007-01-31 | 2008-08-21 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の製造方法 |
| US7781820B2 (en) | 2007-01-31 | 2010-08-24 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
| JP2007294994A (ja) * | 2007-06-25 | 2007-11-08 | Renesas Technology Corp | 半導体装置の製造方法 |
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