JPH08172608A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH08172608A JPH08172608A JP6313215A JP31321594A JPH08172608A JP H08172608 A JPH08172608 A JP H08172608A JP 6313215 A JP6313215 A JP 6313215A JP 31321594 A JP31321594 A JP 31321594A JP H08172608 A JPH08172608 A JP H08172608A
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- Japan
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- clock
- reference signal
- circuit
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Abstract
(57)【要約】
【目的】 入力映像信号に大きな変動があっても、画像
メモリへのデータの書き込み、画像メモリからのデータ
の読み出しが安定してでき、以後の処理を確実に効率よ
く行え、また記録媒体への記録を正確に行う。 【構成】 入力映像信号中の水平同期信号に同期したク
ロックを高速応答PLL回路13で作成し、このクロッ
クにしたがってA/D変換器5でディジタル信号に変換
し、同クロックで画像メモリ6に書き込む。入力映像信
号中の垂直同期信号に同期したクロックを低速応答PL
L回路15で作成し、このクロックに従って画像メモリ
6からデータを読み出す。
メモリへのデータの書き込み、画像メモリからのデータ
の読み出しが安定してでき、以後の処理を確実に効率よ
く行え、また記録媒体への記録を正確に行う。 【構成】 入力映像信号中の水平同期信号に同期したク
ロックを高速応答PLL回路13で作成し、このクロッ
クにしたがってA/D変換器5でディジタル信号に変換
し、同クロックで画像メモリ6に書き込む。入力映像信
号中の垂直同期信号に同期したクロックを低速応答PL
L回路15で作成し、このクロックに従って画像メモリ
6からデータを読み出す。
Description
【0001】
【産業上の利用分野】この発明は、画像情報を高能率符
号化して記録等を行う装置でジッターを持った入力映像
信号にも対応できる映像信号処理装置に関するものであ
る。
号化して記録等を行う装置でジッターを持った入力映像
信号にも対応できる映像信号処理装置に関するものであ
る。
【0002】
【従来の技術】従来の映像信号処理装置は、ジッターを
持った入力映像信号に対して、A/D変換器および画像
メモリで処理を行っていた。図4は、従来の映像信号処
理装置のブロック図を示している。同図において、1は
映像信号の入力端子である。2は入力映像信号から垂直
同期信号と水平同期信号を分離する同期分離回路であ
る。3は同期分離回路3で分離された垂直同期信号と水
平同期信号を基準にして基準信号(垂直基準信号、水平
基準信号)を生成する制御信号生成回路である。
持った入力映像信号に対して、A/D変換器および画像
メモリで処理を行っていた。図4は、従来の映像信号処
理装置のブロック図を示している。同図において、1は
映像信号の入力端子である。2は入力映像信号から垂直
同期信号と水平同期信号を分離する同期分離回路であ
る。3は同期分離回路3で分離された垂直同期信号と水
平同期信号を基準にして基準信号(垂直基準信号、水平
基準信号)を生成する制御信号生成回路である。
【0003】4は制御信号生成回路3で生成された基準
信号(水平基準信号)を入力とし、その変動に追従して
入力映像信号に位相同期したクロックを生成するPLL
回路であり、クロックを発生する電圧制御発振器、クロ
ックを分周する分周器、基準信号と分周器出力の位相比
較を行う位相比較器、位相比較器の出力の低域成分を抽
出して電圧制御発振器に供給するローパスフィルタ等を
内蔵している。5は入力映像信号をアナログ−ディジタ
ル変換するA/D変換器である。
信号(水平基準信号)を入力とし、その変動に追従して
入力映像信号に位相同期したクロックを生成するPLL
回路であり、クロックを発生する電圧制御発振器、クロ
ックを分周する分周器、基準信号と分周器出力の位相比
較を行う位相比較器、位相比較器の出力の低域成分を抽
出して電圧制御発振器に供給するローパスフィルタ等を
内蔵している。5は入力映像信号をアナログ−ディジタ
ル変換するA/D変換器である。
【0004】6は少なくとも1フィールド以上のデータ
が蓄積できる画像メモリである。7はクロックと基準信
号を基準にしてA/D変換器5の出力データ信号の画像
メモリ6への書き込みを制御する書き込み制御回路であ
る。8はクロックと基準信号を基準にして画像メモリ6
に蓄積されたデータの読み出しを制御する読み出し制御
回路である。9は画像メモリ6から出力されたデータに
対して任意の処理を行う処理ブロックである。10は処
理ブロック9から出力されたデータの出力端子である。
11は画像情報を高能率符号化して記録等を行う装置の
記録ヘッドと記録媒体の相対位置を制御するサーボ回路
等の制御回路の基準信号の出力端子である。
が蓄積できる画像メモリである。7はクロックと基準信
号を基準にしてA/D変換器5の出力データ信号の画像
メモリ6への書き込みを制御する書き込み制御回路であ
る。8はクロックと基準信号を基準にして画像メモリ6
に蓄積されたデータの読み出しを制御する読み出し制御
回路である。9は画像メモリ6から出力されたデータに
対して任意の処理を行う処理ブロックである。10は処
理ブロック9から出力されたデータの出力端子である。
11は画像情報を高能率符号化して記録等を行う装置の
記録ヘッドと記録媒体の相対位置を制御するサーボ回路
等の制御回路の基準信号の出力端子である。
【0005】以上のように構成された映像信号処理装置
について、以下その動作を図4を用いて説明する。入力
端子1に加えられた入力映像信号から同期分離回路2で
垂直同期信号と水平同期信号が分離され、制御信号生成
回路3で基準信号(垂直基準信号、水平基準信号)が生
成される。この基準信号のうちの水平基準信号はPLL
回路4に入力され、入力映像信号に同期したクロックが
生成される。また、入力映像信号はA/D変換器5でア
ナログ−ディジタル変換され、画像データとして画像メ
モリ6に入力される。さらに、基準信号とクロックは書
き込み制御回路7に入力され、書き込み制御回路7で画
像メモリ6の書き込みを制御する制御信号が作成され、
画像メモリ6に入力され、これによって画像データの書
き込みが制御される。
について、以下その動作を図4を用いて説明する。入力
端子1に加えられた入力映像信号から同期分離回路2で
垂直同期信号と水平同期信号が分離され、制御信号生成
回路3で基準信号(垂直基準信号、水平基準信号)が生
成される。この基準信号のうちの水平基準信号はPLL
回路4に入力され、入力映像信号に同期したクロックが
生成される。また、入力映像信号はA/D変換器5でア
ナログ−ディジタル変換され、画像データとして画像メ
モリ6に入力される。さらに、基準信号とクロックは書
き込み制御回路7に入力され、書き込み制御回路7で画
像メモリ6の書き込みを制御する制御信号が作成され、
画像メモリ6に入力され、これによって画像データの書
き込みが制御される。
【0006】画像メモリ6からのデータの読み出しに関
しては、制御信号生成回路3の基準信号を元に読み出し
の制御信号を読み出し制御回路8で作成し、画像メモリ
6からデータを順次処理ブロック9に供給し、処理ブロ
ック9で処理を行った後、出力端子10から出力され
る。また、制御信号生成回路3から入力映像信号中の垂
直同期信号から作られたサーボ回路の基準信号が出力さ
れる。画像情報を高能率符号化して記録等を行う装置
は、サーボ回路により記録ヘッドと記録媒体の相対位置
が制御され、端子10から出力された画像データ等は磁
気テープやディスク等の記録媒体のあらかじめ決められ
た位置に記録される。
しては、制御信号生成回路3の基準信号を元に読み出し
の制御信号を読み出し制御回路8で作成し、画像メモリ
6からデータを順次処理ブロック9に供給し、処理ブロ
ック9で処理を行った後、出力端子10から出力され
る。また、制御信号生成回路3から入力映像信号中の垂
直同期信号から作られたサーボ回路の基準信号が出力さ
れる。画像情報を高能率符号化して記録等を行う装置
は、サーボ回路により記録ヘッドと記録媒体の相対位置
が制御され、端子10から出力された画像データ等は磁
気テープやディスク等の記録媒体のあらかじめ決められ
た位置に記録される。
【0007】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、大きなジッターを持った映像信号、水
平周波数と垂直周波数が正規の関係にない映像信号、家
庭用VTRを再生した信号の様に水平同期信号に不連続
(スキュー)を持った信号、家庭用ムービーVTRで撮
影中時々起こる大きな振動が加えられ同期乱れが発生し
た状態で記録したテープを再生した信号が入力された時
に、水平周波数と垂直周波数とクロック周波数の3者の
同期がとれないため、画像メモリからの読み出しにおい
て、入力映像信号に対するデータの相対変動が大きくな
り、安定した信号処理を行うことができなくなるという
問題を有していた。
従来の構成では、大きなジッターを持った映像信号、水
平周波数と垂直周波数が正規の関係にない映像信号、家
庭用VTRを再生した信号の様に水平同期信号に不連続
(スキュー)を持った信号、家庭用ムービーVTRで撮
影中時々起こる大きな振動が加えられ同期乱れが発生し
た状態で記録したテープを再生した信号が入力された時
に、水平周波数と垂直周波数とクロック周波数の3者の
同期がとれないため、画像メモリからの読み出しにおい
て、入力映像信号に対するデータの相対変動が大きくな
り、安定した信号処理を行うことができなくなるという
問題を有していた。
【0008】この発明は上記従来の問題点を解決するも
ので、入力映像信号に大きな変動があっても、画像メモ
リへのデータの書き込み、画像メモリからのデータの読
み出しが安定してでき、以後の処理を確実に効率よく行
え、また記録媒体への記録を正確に行うことができる映
像信号処理装置を提供することを目的とする。
ので、入力映像信号に大きな変動があっても、画像メモ
リへのデータの書き込み、画像メモリからのデータの読
み出しが安定してでき、以後の処理を確実に効率よく行
え、また記録媒体への記録を正確に行うことができる映
像信号処理装置を提供することを目的とする。
【0009】
【課題を解決するための手段】この目的を達成するため
に、請求項1記載の映像信号処理装置は、入力映像信号
中の垂直同期信号と水平同期信号を基準にして第1の垂
直基準信号A1と水平基準信号A2を生成する第1の制
御信号生成回路と、水平基準信号A2を入力とし入力映
像信号中の水平同期信号に位相同期した第1のクロック
A3を生成する高速応答PLL回路と、入力映像信号を
第1のクロックA3でサンプリングしてアナログ−ディ
ジタル変換するA/D変換器と、少なくとも1フィール
ドのデータが蓄積できる画像メモリと、第1のクロック
A3と第1の垂直基準信号A1と水平基準信号A2を基
準にしてA/D変換器の出力信号であるデータ信号の画
像メモリへの書き込みを制御する書き込み制御回路と、
第2のクロックB3を分周して第2の垂直基準信号B1
と読み出し用基準信号B4を生成する第2の制御信号生
成回路Bと、第1の垂直基準信号A1と第2の垂直基準
信号B1とを位相比較し位相比較信号の帯域を十分狭く
することによって誤差変動に対する応答が十分に遅い位
相ロックドループを構成して第2のクロックB3を発生
する低速応答PLL回路と、第2のクロックB3と読み
出し用基準信号B4を基準として画像メモリに蓄積され
たデータの読み出しを制御する読み出し制御回路と、画
像メモリから出力されたデータを処理する処理ブロック
とを備えている。
に、請求項1記載の映像信号処理装置は、入力映像信号
中の垂直同期信号と水平同期信号を基準にして第1の垂
直基準信号A1と水平基準信号A2を生成する第1の制
御信号生成回路と、水平基準信号A2を入力とし入力映
像信号中の水平同期信号に位相同期した第1のクロック
A3を生成する高速応答PLL回路と、入力映像信号を
第1のクロックA3でサンプリングしてアナログ−ディ
ジタル変換するA/D変換器と、少なくとも1フィール
ドのデータが蓄積できる画像メモリと、第1のクロック
A3と第1の垂直基準信号A1と水平基準信号A2を基
準にしてA/D変換器の出力信号であるデータ信号の画
像メモリへの書き込みを制御する書き込み制御回路と、
第2のクロックB3を分周して第2の垂直基準信号B1
と読み出し用基準信号B4を生成する第2の制御信号生
成回路Bと、第1の垂直基準信号A1と第2の垂直基準
信号B1とを位相比較し位相比較信号の帯域を十分狭く
することによって誤差変動に対する応答が十分に遅い位
相ロックドループを構成して第2のクロックB3を発生
する低速応答PLL回路と、第2のクロックB3と読み
出し用基準信号B4を基準として画像メモリに蓄積され
たデータの読み出しを制御する読み出し制御回路と、画
像メモリから出力されたデータを処理する処理ブロック
とを備えている。
【0010】請求項2記載の映像信号処理装置は、請求
項1記載の映像信号処理装置において、高速応答PLL
回路が所定の周波数を有する信号を発生するクロック発
振回路と、クロック発振回路の出力信号を位相シフトし
て水平同期信号の変動に追従したクロックを生成するク
ロック位相シフト回路とを備えている。請求項3記載の
映像信号処理装置は、請求項1記載の映像信号処理装置
において、画像メモリはデータの並べ替え処理機能を備
えている。
項1記載の映像信号処理装置において、高速応答PLL
回路が所定の周波数を有する信号を発生するクロック発
振回路と、クロック発振回路の出力信号を位相シフトし
て水平同期信号の変動に追従したクロックを生成するク
ロック位相シフト回路とを備えている。請求項3記載の
映像信号処理装置は、請求項1記載の映像信号処理装置
において、画像メモリはデータの並べ替え処理機能を備
えている。
【0011】請求項4記載の映像信号処理装置は、入力
映像信号中の垂直同期信号と水平同期信号を基準にして
第1の垂直基準信号A1と第1の水平基準信号A2を生
成する第1の制御信号生成回路と、一定周波数の安定な
第1のクロックC3を発生するクロック発振回路と、第
1の水平基準信号A2と第1のクロックC3を入力とし
第1の水平基準信号A2の変動に追従して第1のクロッ
クC3を位相シフトして入力映像信号中の水平同期信号
に位相同期した第2のクロックA3を生成するクロック
位相シフト回路と、入力映像信号を第2のクロックA3
でサンプリングしてアナログ−ディジタル変換するA/
D変換器と、第1の垂直基準信号A1と第1の水平基準
信号A2とA/D変換器の出力信号である第1のデータ
信号A5の相対タイミングを一定に保ちながら第2のク
ロックA3から第1のクロックC3にクロック位相変換
して第2の垂直基準信号C1と第2の水平基準信号C2
と第2のデータ信号C5を生成するクロック位相変換回
路と、クロック位相変換回路から出力された第2のデー
タ信号C5を処理する第1の処理ブロックと、少なくと
も1フィールドのデータが蓄積できデータの並べ変え機
能を有する画像メモリと、第1のクロックC3と第2の
垂直基準信号C1と第2の水平基準信号C2を基準にし
て第2のデータ信号C5の画像メモリへの書き込みを制
御する書き込み制御回路と、第3のクロックB3を入力
とし第3の垂直基準信号B1と読み出し用基準信号B4
を生成する第2の制御信号生成回路と、第1の垂直基準
信号A1と第3の垂直基準信号B1とを位相比較し位相
比較信号の帯域を十分狭くすることによって誤差変動に
対する応答が十分に遅い位相ロックドループを構成して
第3のクロックB3を発生する低速応答PLL回路と、
第3のクロックB3と読み出し用基準信号B4を基準と
して画像メモリに蓄積されたデータの読み出しを制御す
る読み出し制御回路と、画像メモリから出力されたデー
タを処理する第2の処理ブロックとを備えている。
映像信号中の垂直同期信号と水平同期信号を基準にして
第1の垂直基準信号A1と第1の水平基準信号A2を生
成する第1の制御信号生成回路と、一定周波数の安定な
第1のクロックC3を発生するクロック発振回路と、第
1の水平基準信号A2と第1のクロックC3を入力とし
第1の水平基準信号A2の変動に追従して第1のクロッ
クC3を位相シフトして入力映像信号中の水平同期信号
に位相同期した第2のクロックA3を生成するクロック
位相シフト回路と、入力映像信号を第2のクロックA3
でサンプリングしてアナログ−ディジタル変換するA/
D変換器と、第1の垂直基準信号A1と第1の水平基準
信号A2とA/D変換器の出力信号である第1のデータ
信号A5の相対タイミングを一定に保ちながら第2のク
ロックA3から第1のクロックC3にクロック位相変換
して第2の垂直基準信号C1と第2の水平基準信号C2
と第2のデータ信号C5を生成するクロック位相変換回
路と、クロック位相変換回路から出力された第2のデー
タ信号C5を処理する第1の処理ブロックと、少なくと
も1フィールドのデータが蓄積できデータの並べ変え機
能を有する画像メモリと、第1のクロックC3と第2の
垂直基準信号C1と第2の水平基準信号C2を基準にし
て第2のデータ信号C5の画像メモリへの書き込みを制
御する書き込み制御回路と、第3のクロックB3を入力
とし第3の垂直基準信号B1と読み出し用基準信号B4
を生成する第2の制御信号生成回路と、第1の垂直基準
信号A1と第3の垂直基準信号B1とを位相比較し位相
比較信号の帯域を十分狭くすることによって誤差変動に
対する応答が十分に遅い位相ロックドループを構成して
第3のクロックB3を発生する低速応答PLL回路と、
第3のクロックB3と読み出し用基準信号B4を基準と
して画像メモリに蓄積されたデータの読み出しを制御す
る読み出し制御回路と、画像メモリから出力されたデー
タを処理する第2の処理ブロックとを備えている。
【0012】請求項5記載の映像信号処理装置は、請求
項1または請求項4記載の映像信号処理装置において、
記録ヘッドと記録媒体の相対関係を制御する制御回路の
基準信号を第2の制御信号生成回路から出力することを
特徴とする。
項1または請求項4記載の映像信号処理装置において、
記録ヘッドと記録媒体の相対関係を制御する制御回路の
基準信号を第2の制御信号生成回路から出力することを
特徴とする。
【0013】
【作用】請求項1記載の構成によれば、入力映像信号に
大きな変動があっても、入力映像信号を高速応答PLL
回路で作成され水平同期信号に同期した第1のクロック
A3でディジタル信号に変換して画像メモリへ書き込
み、低速PLL回路で作成され垂直同期信号に同期しか
つ安定した第2のクロックB3で読み出す。
大きな変動があっても、入力映像信号を高速応答PLL
回路で作成され水平同期信号に同期した第1のクロック
A3でディジタル信号に変換して画像メモリへ書き込
み、低速PLL回路で作成され垂直同期信号に同期しか
つ安定した第2のクロックB3で読み出す。
【0014】請求項2記載の構成によれば、入力映像信
号中の水平同期信号の変動の影響がその水平期間に限ら
れることになる。請求項3記載の構成によれば、同一の
画像メモリでデータの並べ替えも合わせて行える。請求
項4記載の構成によれば、入力映像信号に大きな変動が
あっても、入力映像信号をクロック発振回路およびクロ
ック位相シフト回路で構成される高速応答PLL回路で
一定周波数の安定な第1のクロックC3を位相シフトし
て入力映像信号中の水平同期信号に位相同期した第2の
クロックA3でディジタル信号に変換し、上記のディジ
タル信号をクロック位相変換後、第1のクロックC3で
画像メモリへ書き込み、低速PLL回路で作成され垂直
同期信号に同期しかつ安定した第3のクロックB3で読
み出す。
号中の水平同期信号の変動の影響がその水平期間に限ら
れることになる。請求項3記載の構成によれば、同一の
画像メモリでデータの並べ替えも合わせて行える。請求
項4記載の構成によれば、入力映像信号に大きな変動が
あっても、入力映像信号をクロック発振回路およびクロ
ック位相シフト回路で構成される高速応答PLL回路で
一定周波数の安定な第1のクロックC3を位相シフトし
て入力映像信号中の水平同期信号に位相同期した第2の
クロックA3でディジタル信号に変換し、上記のディジ
タル信号をクロック位相変換後、第1のクロックC3で
画像メモリへ書き込み、低速PLL回路で作成され垂直
同期信号に同期しかつ安定した第3のクロックB3で読
み出す。
【0015】請求項5記載の構成によれば、第2の制御
信号生成回路の基準信号に従って記録ヘッドと記録媒体
の相対関係を制御する制御回路が動作することになり、
処理後のデータが記録媒体の正確な位置に記録されるこ
とになる。
信号生成回路の基準信号に従って記録ヘッドと記録媒体
の相対関係を制御する制御回路が動作することになり、
処理後のデータが記録媒体の正確な位置に記録されるこ
とになる。
【0016】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図1は、この発明の第1の実施例における
映像信号処理装置のブロック図を示すものである。同図
において、1は映像信号の入力端子である。2は入力映
像信号から垂直同期信号と水平同期信号を分離する同期
分離回路である。12は垂直同期信号と水平同期信号を
基準にして垂直基準信号A1と水平基準信号A2を生成
する第1の制御信号生成回路である。
ら説明する。図1は、この発明の第1の実施例における
映像信号処理装置のブロック図を示すものである。同図
において、1は映像信号の入力端子である。2は入力映
像信号から垂直同期信号と水平同期信号を分離する同期
分離回路である。12は垂直同期信号と水平同期信号を
基準にして垂直基準信号A1と水平基準信号A2を生成
する第1の制御信号生成回路である。
【0017】13は水平基準信号A2を入力としその変
動に高速に追従して入力映像信号中の水平同期信号に位
相同期したクロックA3を生成する高速応答PLL回路
であり、クロックを発生する電圧制御発振器、クロック
を分周する分周器、基準信号と分周器出力の位相比較を
行う位相比較器、位相比較器の出力の低域成分を抽出し
て電圧制御発振器に供給するローパスフィルタ等を内蔵
している。5は入力映像信号をクロックA3でサンプリ
ングしてアナログ−ディジタル変換するA/D変換器で
ある。
動に高速に追従して入力映像信号中の水平同期信号に位
相同期したクロックA3を生成する高速応答PLL回路
であり、クロックを発生する電圧制御発振器、クロック
を分周する分周器、基準信号と分周器出力の位相比較を
行う位相比較器、位相比較器の出力の低域成分を抽出し
て電圧制御発振器に供給するローパスフィルタ等を内蔵
している。5は入力映像信号をクロックA3でサンプリ
ングしてアナログ−ディジタル変換するA/D変換器で
ある。
【0018】6は少なくとも1フィールド以上のデータ
が蓄積できる画像メモリである。7はクロックA3と垂
直基準信号A1と水平基準信号A2を基準にしてA/D
変換器5の出力データ信号の画像メモリ6への書き込み
を制御する書き込み制御回路である。14はクロックB
3を入力としクロックB3を分周して垂直基準信号B1
および読み出し用基準信号B4を生成する第2の制御信
号生成回路Bである。15は第1の制御信号生成回路1
2からの垂直基準信号A1と第2の制御信号生成回路1
4からの垂直基準信号B1とを位相比較し位相比較信号
の帯域を十分狭くすることによって誤差変動に対する応
答が十分に遅い位相ロックドループを構成してクロック
B3を発生する低速応答PLL回路であり、クロックを
発生する電圧制御発振器、垂直基準信号A1と垂直基準
信号B1の位相比較を行う位相比較器、位相比較器の出
力の低域成分を抽出して電圧制御発振器に供給するロー
パスフィルタ等を内蔵している。8はクロックB3と読
み出し用基準信号B4を基準にして画像メモリ6に蓄積
されたデータの読み出しを制御する読み出し制御回路で
ある。9は画像メモリ6から出力されたデータを処理す
る処理ブロックである。10は処理ブロック9から出力
されたデータの出力端子である。11は画像情報を高能
率符号化して記録等を行う装置の記録ヘッドと記録媒体
の相対位置を制御するサーボ回路等の制御回路の基準信
号の出力端子である。
が蓄積できる画像メモリである。7はクロックA3と垂
直基準信号A1と水平基準信号A2を基準にしてA/D
変換器5の出力データ信号の画像メモリ6への書き込み
を制御する書き込み制御回路である。14はクロックB
3を入力としクロックB3を分周して垂直基準信号B1
および読み出し用基準信号B4を生成する第2の制御信
号生成回路Bである。15は第1の制御信号生成回路1
2からの垂直基準信号A1と第2の制御信号生成回路1
4からの垂直基準信号B1とを位相比較し位相比較信号
の帯域を十分狭くすることによって誤差変動に対する応
答が十分に遅い位相ロックドループを構成してクロック
B3を発生する低速応答PLL回路であり、クロックを
発生する電圧制御発振器、垂直基準信号A1と垂直基準
信号B1の位相比較を行う位相比較器、位相比較器の出
力の低域成分を抽出して電圧制御発振器に供給するロー
パスフィルタ等を内蔵している。8はクロックB3と読
み出し用基準信号B4を基準にして画像メモリ6に蓄積
されたデータの読み出しを制御する読み出し制御回路で
ある。9は画像メモリ6から出力されたデータを処理す
る処理ブロックである。10は処理ブロック9から出力
されたデータの出力端子である。11は画像情報を高能
率符号化して記録等を行う装置の記録ヘッドと記録媒体
の相対位置を制御するサーボ回路等の制御回路の基準信
号の出力端子である。
【0019】以上のように構成された第1の実施例の映
像信号処理装置について、以下その動作を図1を用いて
説明する。入力端子1に供給された入力映像信号から、
同期分離回路2で垂直同期信号と水平同期信号が分離さ
れ、第1の制御信号生成回路12でノイズ除去やタイミ
ング調節等の処理が行われ、垂直基準信号A1と水平基
準信号A2が生成される。この水平基準信号A2は高速
応答PLL回路13に入力され、入力映像信号中の水平
同期信号の変動に追従したクロックA3が生成される。
像信号処理装置について、以下その動作を図1を用いて
説明する。入力端子1に供給された入力映像信号から、
同期分離回路2で垂直同期信号と水平同期信号が分離さ
れ、第1の制御信号生成回路12でノイズ除去やタイミ
ング調節等の処理が行われ、垂直基準信号A1と水平基
準信号A2が生成される。この水平基準信号A2は高速
応答PLL回路13に入力され、入力映像信号中の水平
同期信号の変動に追従したクロックA3が生成される。
【0020】入力映像信号はA/D変換器5でクロック
A3を用いてディジタル信号に変換され、画像データと
して画像メモリ6に入力される。また、垂直基準信号A
1と水平基準信号A2とクロックA3は書き込み制御回
路7に入力され、書き込み制御回路7で画像メモリ6の
書き込みを制御する制御信号が作成され、画像メモリ6
に入力され、これによってA/D変換器5の出力データ
の画像メモリ6への書き込みが制御される。
A3を用いてディジタル信号に変換され、画像データと
して画像メモリ6に入力される。また、垂直基準信号A
1と水平基準信号A2とクロックA3は書き込み制御回
路7に入力され、書き込み制御回路7で画像メモリ6の
書き込みを制御する制御信号が作成され、画像メモリ6
に入力され、これによってA/D変換器5の出力データ
の画像メモリ6への書き込みが制御される。
【0021】つぎに、第2の制御信号生成回路14と低
速応答PLL回路15は位相ロックドループを構成す
る。第1の制御信号生成回路12から出力された垂直基
準信号A1と第2の制御信号生成回路14で低速応答P
LL回路15の出力であるクロックB3を分周して生成
した垂直基準信号B1とは、低速応答PLL回路15で
位相比較し、位相比較信号を通過させるローパスフィル
タの帯域を十分狭く制限することによって誤差変動に対
する応答の遅い位相ロックドループを構成しており、低
速応答PLL回路15から入力映像信号中の垂直同期信
号に同期はしているものの十分安定したクロックB3が
出力され、このクロックB3が第2の制御信号生成回路
14へ供給される。
速応答PLL回路15は位相ロックドループを構成す
る。第1の制御信号生成回路12から出力された垂直基
準信号A1と第2の制御信号生成回路14で低速応答P
LL回路15の出力であるクロックB3を分周して生成
した垂直基準信号B1とは、低速応答PLL回路15で
位相比較し、位相比較信号を通過させるローパスフィル
タの帯域を十分狭く制限することによって誤差変動に対
する応答の遅い位相ロックドループを構成しており、低
速応答PLL回路15から入力映像信号中の垂直同期信
号に同期はしているものの十分安定したクロックB3が
出力され、このクロックB3が第2の制御信号生成回路
14へ供給される。
【0022】つぎに、読み出し制御回路8では、第2の
制御信号生成回路B14から出力された読み出し用基準
信号B4を元に画像メモリ6の読み出しが制御される。
画像メモリ6から出力されたデータは、処理ブロック9
で処理を行った後、出力端子10からデータとして出力
される。ここで、読み出し用基準信号B4は画像メモリ
から読み出す基準で、周期は1フィールド、1フレーム
または他の任意の周期であり、また垂直基準信号A1ま
たは垂直基準信号B1に対して必要な位相差を持ったも
のである。
制御信号生成回路B14から出力された読み出し用基準
信号B4を元に画像メモリ6の読み出しが制御される。
画像メモリ6から出力されたデータは、処理ブロック9
で処理を行った後、出力端子10からデータとして出力
される。ここで、読み出し用基準信号B4は画像メモリ
から読み出す基準で、周期は1フィールド、1フレーム
または他の任意の周期であり、また垂直基準信号A1ま
たは垂直基準信号B1に対して必要な位相差を持ったも
のである。
【0023】また、出力端子11から第1の制御信号生
成回路12で作られたサーボ回路の基準信号が出力され
る。画像情報を高能率符号化して記録等を行う装置たと
えばVTRやディスク装置はサーボ回路により記録ヘッ
ドと記録媒体の相対位置が制御され、記録ヘッドには処
理ブロック9から記録ヘッドの位置情報に基づいて記録
信号が出力され、端子10から出力された画像データ等
は磁気テープやディスク等の記録媒体の予め決められた
位置に決められた信号が記録される。
成回路12で作られたサーボ回路の基準信号が出力され
る。画像情報を高能率符号化して記録等を行う装置たと
えばVTRやディスク装置はサーボ回路により記録ヘッ
ドと記録媒体の相対位置が制御され、記録ヘッドには処
理ブロック9から記録ヘッドの位置情報に基づいて記録
信号が出力され、端子10から出力された画像データ等
は磁気テープやディスク等の記録媒体の予め決められた
位置に決められた信号が記録される。
【0024】以上のように、この実施例によれば、入力
映像信号中の水平同期信号に同期したクロックA3を発
生する応答の早い高速応答PLL回路13と、垂直同期
信号に同期したクロックB3を発生する応答の遅い低速
応答PLL回路15を設け、クロックA3で入力映像信
号をディジタル信号に変換して画像メモリ6へ書き込
み、クロックB3で画像メモリ6からデータを読み出す
ことにより、入力映像信号に大きな変動があっても、以
後の処理を確実かつ効率よく行うことができる。すなわ
ち、処理ブロック9のクロックが垂直同期信号に同期す
るので、入力映像信号(通常1水平走査期間、1垂直走
査期間内のデータ数が一定である)の1フィールドまた
は1フレームに対するクロック数が一定となり、特に、
フィールド処理またはフレーム処理または何フレームか
をまとめて処理する場合において、処理ブロック9の信
号処理すなわちデータ圧縮、誤り訂正符号付加、変調等
の処理にブランキング期間等の余裕を設ける必要はな
く、回路を時分割処理で有効に利用することができる。
映像信号中の水平同期信号に同期したクロックA3を発
生する応答の早い高速応答PLL回路13と、垂直同期
信号に同期したクロックB3を発生する応答の遅い低速
応答PLL回路15を設け、クロックA3で入力映像信
号をディジタル信号に変換して画像メモリ6へ書き込
み、クロックB3で画像メモリ6からデータを読み出す
ことにより、入力映像信号に大きな変動があっても、以
後の処理を確実かつ効率よく行うことができる。すなわ
ち、処理ブロック9のクロックが垂直同期信号に同期す
るので、入力映像信号(通常1水平走査期間、1垂直走
査期間内のデータ数が一定である)の1フィールドまた
は1フレームに対するクロック数が一定となり、特に、
フィールド処理またはフレーム処理または何フレームか
をまとめて処理する場合において、処理ブロック9の信
号処理すなわちデータ圧縮、誤り訂正符号付加、変調等
の処理にブランキング期間等の余裕を設ける必要はな
く、回路を時分割処理で有効に利用することができる。
【0025】また、非標準信号、例えば垂直同期信号と
水平同期信号の比が正規の値にない信号、垂直同期信号
の周波数、位相変動が大きな信号であっても、その変動
成分は、ほとんど画像メモリ6で吸収することができ、
データを画像メモリ6から安定して出力し、以後の処理
を確実に行うことができる。しかも、この画像メモリ6
はデータの並べ変え、いわゆるシャフリング機能等と共
用できる。
水平同期信号の比が正規の値にない信号、垂直同期信号
の周波数、位相変動が大きな信号であっても、その変動
成分は、ほとんど画像メモリ6で吸収することができ、
データを画像メモリ6から安定して出力し、以後の処理
を確実に行うことができる。しかも、この画像メモリ6
はデータの並べ変え、いわゆるシャフリング機能等と共
用できる。
【0026】ここで、シャフリング機能とは、画像情報
を高能率符号化して記録再生する際、圧縮後の画面内の
画質を均等にするため、およびドロップアウトや特殊再
生(スロー、スチル、早送り、巻き戻し再生)時の符号
誤りの影響を分散させるため、データの順序を入れ替え
る機能である。シャフリング機能には、1フィールド単
位、1フレーム単位が考えられる。しかし、1フィール
ド単位、1フレーム単位のものであっても、必ずしも1
フィールド、1フレーム分の記憶容量を必要とはしな
い。画像メモリとして、汎用メモリを使用した場合、容
量は1Mビット、4Mビット等と容量値が予め決まって
いるので、100%有効利用できることはまれで、必ず
かなり大きな無駄な分が生じる。このジッタ吸収に利用
できる量は実際の実現例では数10水平走査期間に達す
る。
を高能率符号化して記録再生する際、圧縮後の画面内の
画質を均等にするため、およびドロップアウトや特殊再
生(スロー、スチル、早送り、巻き戻し再生)時の符号
誤りの影響を分散させるため、データの順序を入れ替え
る機能である。シャフリング機能には、1フィールド単
位、1フレーム単位が考えられる。しかし、1フィール
ド単位、1フレーム単位のものであっても、必ずしも1
フィールド、1フレーム分の記憶容量を必要とはしな
い。画像メモリとして、汎用メモリを使用した場合、容
量は1Mビット、4Mビット等と容量値が予め決まって
いるので、100%有効利用できることはまれで、必ず
かなり大きな無駄な分が生じる。このジッタ吸収に利用
できる量は実際の実現例では数10水平走査期間に達す
る。
【0027】この発明によると、この余った分をジッタ
吸収のため有効に利用できる。数10水平走査期間あれ
ば、一般の時間軸補正装置のメモリ容量としては十分な
量である。ジッタ吸収との関係について説明する。本発
明の映像信号処理装置は一種の時間軸補正装置である。
高速応答PLLは入力信号のジッタに応答し、画像メモ
リからジッタが除去された信号が取り出される。アナロ
グ記録のビデオテープレコーダでは再生時に時間軸補正
されるが、ディジタル信号の状態で記録等を行う装置で
は、アナログ/ディジタル変換するときにジッタを吸収
する必要がある。なぜなら、高能率符号化に際し、ジッ
タ検出の基準となる水平同期信号等の位相情報が捨てら
れるので、再生時には、ジッタを検出する手段がないか
らである。
吸収のため有効に利用できる。数10水平走査期間あれ
ば、一般の時間軸補正装置のメモリ容量としては十分な
量である。ジッタ吸収との関係について説明する。本発
明の映像信号処理装置は一種の時間軸補正装置である。
高速応答PLLは入力信号のジッタに応答し、画像メモ
リからジッタが除去された信号が取り出される。アナロ
グ記録のビデオテープレコーダでは再生時に時間軸補正
されるが、ディジタル信号の状態で記録等を行う装置で
は、アナログ/ディジタル変換するときにジッタを吸収
する必要がある。なぜなら、高能率符号化に際し、ジッ
タ検出の基準となる水平同期信号等の位相情報が捨てら
れるので、再生時には、ジッタを検出する手段がないか
らである。
【0028】さらに、画像メモリの読み出しタイミング
とサーボ回路を同期させるので、画像メモリの読み出し
タイミングと記録ヘッドへ送り出す信号のタイミングの
変動は記録ヘッドの変動だけであるので、バッファメモ
リの余裕を少なくすることができる。さらに、入力信号
を切り換えた時、入力映像信号の垂直映像信号の位相に
不連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロック9からの信号が正しく記録媒体に記録できない
ことがある。低速応答PLL回路15の応答をサーボ回
路の応答にあまり影響を与えない程度に遅くしておく
と、サーボ回路の乱れを防止することができる。
とサーボ回路を同期させるので、画像メモリの読み出し
タイミングと記録ヘッドへ送り出す信号のタイミングの
変動は記録ヘッドの変動だけであるので、バッファメモ
リの余裕を少なくすることができる。さらに、入力信号
を切り換えた時、入力映像信号の垂直映像信号の位相に
不連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロック9からの信号が正しく記録媒体に記録できない
ことがある。低速応答PLL回路15の応答をサーボ回
路の応答にあまり影響を与えない程度に遅くしておく
と、サーボ回路の乱れを防止することができる。
【0029】図2は図1の高速応答PLL回路13の構
成を一般的なPLL回路とは異ならせたこの発明の第2
の実施例であり、高速応答PLL回路13以外は、第1
の実施例と同様である。前記した第1の実施例における
高速応答PLL回路13は、一般的には電圧制御発振
器、分周器、位相比較器、ローパスフィルタ等からな
り、水平基準信号A2を入力とし、クロックA3の周波
数、位相が水平基準信号A2の周波数に比例し、位相が
同期する応答の早いPLLである。
成を一般的なPLL回路とは異ならせたこの発明の第2
の実施例であり、高速応答PLL回路13以外は、第1
の実施例と同様である。前記した第1の実施例における
高速応答PLL回路13は、一般的には電圧制御発振
器、分周器、位相比較器、ローパスフィルタ等からな
り、水平基準信号A2を入力とし、クロックA3の周波
数、位相が水平基準信号A2の周波数に比例し、位相が
同期する応答の早いPLLである。
【0030】これに対して、図2は周波数は水平同期信
号とは関係なく一定で、位相のみが水平同期信号に同期
するという構成を採用した高速応答PLL回路を用いた
ものである。同図において、16は水平基準信号A2の
入力端子である。17は周波数が一定で安定なクロック
C3を発振するクロック発振回路である。18はクロッ
クC3を水平基準信号A2の位相に同期させて位相シフ
トしたクロックA3を出力するクロック位相シフト回路
である。19はクロックA3の出力端子である。20は
クロックC3の出力端子である。
号とは関係なく一定で、位相のみが水平同期信号に同期
するという構成を採用した高速応答PLL回路を用いた
ものである。同図において、16は水平基準信号A2の
入力端子である。17は周波数が一定で安定なクロック
C3を発振するクロック発振回路である。18はクロッ
クC3を水平基準信号A2の位相に同期させて位相シフ
トしたクロックA3を出力するクロック位相シフト回路
である。19はクロックA3の出力端子である。20は
クロックC3の出力端子である。
【0031】周波数と位相が変化するPLLの場合、水
平基準信号A2が安定な場合は問題ないが、ノイズの混
入や欠落、スキュー等大きな位相ずれがあった場合、位
相乱れが一定時間続くが、このクロックC3を用いた方
式では1つの水平同期信号の乱れは1水平走査期間だけ
に限定され、画像メモリへの書き込みのタイミング乱れ
を最小限にとどめることができる。
平基準信号A2が安定な場合は問題ないが、ノイズの混
入や欠落、スキュー等大きな位相ずれがあった場合、位
相乱れが一定時間続くが、このクロックC3を用いた方
式では1つの水平同期信号の乱れは1水平走査期間だけ
に限定され、画像メモリへの書き込みのタイミング乱れ
を最小限にとどめることができる。
【0032】図3はこの発明の第3の実施例を示す映像
信号処理装置のブロック図である。同図において、1は
映像信号の入力端子である。2は同期分離回路である。
12は第1の制御信号生成回路である。5はA/D変換
器である。6は画像メモリである。7は書き込み制御回
路である。14は第2の制御信号生成回路である。15
は低速応答PLL回路である。8は読み出し制御回路で
ある。9は処理ブロックである。10はデータの出力端
子である。以上は図1の構成と同様なものである。
信号処理装置のブロック図である。同図において、1は
映像信号の入力端子である。2は同期分離回路である。
12は第1の制御信号生成回路である。5はA/D変換
器である。6は画像メモリである。7は書き込み制御回
路である。14は第2の制御信号生成回路である。15
は低速応答PLL回路である。8は読み出し制御回路で
ある。9は処理ブロックである。10はデータの出力端
子である。以上は図1の構成と同様なものである。
【0033】図1と異なるのは、図1の高速応答PLL
回路13に代えて、図2で説明した固定クロックを発振
するクロック発振回路17とクロック位相シフト回路1
8を高速応答PLL回路として用い、A/D変換器5の
後にクロック位相変換回路21、処理ブロック22、画
像データの出力端子23を設けた点である。上記のよう
に構成された映像信号処理装置について、以下その動作
を説明する。入力端子1に供給された入力映像信号か
ら、同期分離回路2で垂直同期信号と水平同期信号が分
離され、第1の制御信号生成回路12でノイズ除去やタ
イミング調節等の処理が行われ、垂直基準信号A1と水
平基準信号A2が生成される。
回路13に代えて、図2で説明した固定クロックを発振
するクロック発振回路17とクロック位相シフト回路1
8を高速応答PLL回路として用い、A/D変換器5の
後にクロック位相変換回路21、処理ブロック22、画
像データの出力端子23を設けた点である。上記のよう
に構成された映像信号処理装置について、以下その動作
を説明する。入力端子1に供給された入力映像信号か
ら、同期分離回路2で垂直同期信号と水平同期信号が分
離され、第1の制御信号生成回路12でノイズ除去やタ
イミング調節等の処理が行われ、垂直基準信号A1と水
平基準信号A2が生成される。
【0034】クロック発振回路17は周波数が一定の安
定なクロックC3を出力する。クロック位相シフト回路
18には第1の制御信号生成回路12から水平基準信号
A2が入力され、水平基準信号A2の位相に同期してク
ロックC3を位相シフトして、入力映像信号中の水平同
期信号の変動に追従したクロックA3が生成される。こ
こで、クロックA3は1水平走査期間の間は連続である
が、水平基準信号A2が入力される毎に位相シフト量が
変わり不連続が発生する信号である。
定なクロックC3を出力する。クロック位相シフト回路
18には第1の制御信号生成回路12から水平基準信号
A2が入力され、水平基準信号A2の位相に同期してク
ロックC3を位相シフトして、入力映像信号中の水平同
期信号の変動に追従したクロックA3が生成される。こ
こで、クロックA3は1水平走査期間の間は連続である
が、水平基準信号A2が入力される毎に位相シフト量が
変わり不連続が発生する信号である。
【0035】入力映像信号はA/D変換器5でクロック
A3を用いてディジタル信号に変換される。クロック位
相変換回路21は、不連続が発生するクロックA3で動
作するA/D変換器5の出力信号のクロックを、連続信
号であるクロックC3にクロック位相変換するもので、
垂直基準信号A1と水平基準信号A2とA/D変換器5
の出力信号であるデータ信号Aの相対タイミングを一定
に保ちながらクロックA3からクロックC3にクロック
位相変換して、垂直基準信号C1と水平基準信号C2と
データ信号Cを生成する。
A3を用いてディジタル信号に変換される。クロック位
相変換回路21は、不連続が発生するクロックA3で動
作するA/D変換器5の出力信号のクロックを、連続信
号であるクロックC3にクロック位相変換するもので、
垂直基準信号A1と水平基準信号A2とA/D変換器5
の出力信号であるデータ信号Aの相対タイミングを一定
に保ちながらクロックA3からクロックC3にクロック
位相変換して、垂直基準信号C1と水平基準信号C2と
データ信号Cを生成する。
【0036】つぎに、垂直基準信号C1と水平基準信号
C2とクロックC3は書き込み制御回路7に入力され、
書き込み制御回路7で画像メモリ6の書き込みを制御す
る制御信号が作成され、画像メモリ6に入力され、これ
によってクロック位相変換回路21の出力信号の画像メ
モリ6への書き込みが制御される。画像メモリ6から読
み出す部分の動作は図1と同様である。
C2とクロックC3は書き込み制御回路7に入力され、
書き込み制御回路7で画像メモリ6の書き込みを制御す
る制御信号が作成され、画像メモリ6に入力され、これ
によってクロック位相変換回路21の出力信号の画像メ
モリ6への書き込みが制御される。画像メモリ6から読
み出す部分の動作は図1と同様である。
【0037】一方、クロック位相変換回路21から出力
されたデータは、処理ブロック22で処理を行った後、
出力端子23から画像データとして出力される。以上の
ように、この実施例によればクロック発振回路17、ク
ロック位相シフト回路18、クロック位相変換回路21
を設けることによりつぎのような効果がある。
されたデータは、処理ブロック22で処理を行った後、
出力端子23から画像データとして出力される。以上の
ように、この実施例によればクロック発振回路17、ク
ロック位相シフト回路18、クロック位相変換回路21
を設けることによりつぎのような効果がある。
【0038】A/D変換器5と画像メモリ6の間に信号
処理が必要な場合、遅延が発生する。画像データの遅延
が映像信号のブランキング期間より大きくて、有効な画
像データがクロックA3の不連続点に位置すると、デー
タの伝送ができなくなることがあるが、これは、クロッ
クを連続したクロックC3に変換することにより解決す
る。また、書き込み制御回路7のクロックが連続とな
り、動作が安定する。
処理が必要な場合、遅延が発生する。画像データの遅延
が映像信号のブランキング期間より大きくて、有効な画
像データがクロックA3の不連続点に位置すると、デー
タの伝送ができなくなることがあるが、これは、クロッ
クを連続したクロックC3に変換することにより解決す
る。また、書き込み制御回路7のクロックが連続とな
り、動作が安定する。
【0039】さらに、入力映像信号が輝度信号(Y信
号)と色差信号(R−Y,B−Y信号)またはR,G,
B信号の場合、この入力信号をエンコードしたコンポジ
ット信号としてモニターしたい場合がある。色信号をエ
ンコードする場合に必要なサブキャリア信号には周波数
の精度と安定性が要求されるが、クロック発振回路17
を水晶発振回路とすることでサブキャリアを発生するた
めの基準信号とすることができ、かつエンコーダ回路の
クロックが連続信号となるので、エンコード処理をすべ
て処理ブロック22で行うことが可能になり、出力端子
18に直接D/A変換器を直接接続し、アナログ映像信
号を得ることができる。
号)と色差信号(R−Y,B−Y信号)またはR,G,
B信号の場合、この入力信号をエンコードしたコンポジ
ット信号としてモニターしたい場合がある。色信号をエ
ンコードする場合に必要なサブキャリア信号には周波数
の精度と安定性が要求されるが、クロック発振回路17
を水晶発振回路とすることでサブキャリアを発生するた
めの基準信号とすることができ、かつエンコーダ回路の
クロックが連続信号となるので、エンコード処理をすべ
て処理ブロック22で行うことが可能になり、出力端子
18に直接D/A変換器を直接接続し、アナログ映像信
号を得ることができる。
【0040】その他の効果は、前記実施例と同様であ
る。
る。
【0041】
【発明の効果】この発明の映像信号処理装置によれば、
高速応答PLL回路と低速応答PLL回路を設けること
により、非標準信号、例えば垂直同期信号と水平同期信
号の比が正規の値にない信号、垂直同期信号の周波数、
位相変動が大きな信号であっても、その変動成分は、ほ
とんど画像メモリで吸収することができ、データを画像
メモリから安定して出力し、以後の処理を確実に行うこ
とができる。しかも、この画像メモリはデータの並べ変
え、いわゆるシャフリング機能と共用できる。
高速応答PLL回路と低速応答PLL回路を設けること
により、非標準信号、例えば垂直同期信号と水平同期信
号の比が正規の値にない信号、垂直同期信号の周波数、
位相変動が大きな信号であっても、その変動成分は、ほ
とんど画像メモリで吸収することができ、データを画像
メモリから安定して出力し、以後の処理を確実に行うこ
とができる。しかも、この画像メモリはデータの並べ変
え、いわゆるシャフリング機能と共用できる。
【0042】1フィールド、1フレーム単位のシャフリ
ング機能であっても、必ずしも1フィールド、1フレー
ム分の記憶容量を必要とはしない。画像メモリとして、
汎用メモリを使用した場合、容量は予め決まっているの
で、100%有効利用できることはまれで、かなり大き
な無駄な分が生じる。この発明によると、この余った分
をジッタ吸収のため有効に利用できる。
ング機能であっても、必ずしも1フィールド、1フレー
ム分の記憶容量を必要とはしない。画像メモリとして、
汎用メモリを使用した場合、容量は予め決まっているの
で、100%有効利用できることはまれで、かなり大き
な無駄な分が生じる。この発明によると、この余った分
をジッタ吸収のため有効に利用できる。
【0043】また、低速応答PLL回路を垂直同期信号
に同期させることにより、処理ブロックのクロックが垂
直同期信号に同期するので、入力映像信号の1フィール
ドまたは1フレームに対するクロック数が一定となり、
特に、フィールド処理またはフレーム処理を行う処理ブ
ロックにおいて、データ圧縮、誤り訂正符号付加、変調
等の信号処理にブランキング期間等の余裕を設ける必要
はなく、回路を時分割処理で有効に利用することができ
る。
に同期させることにより、処理ブロックのクロックが垂
直同期信号に同期するので、入力映像信号の1フィール
ドまたは1フレームに対するクロック数が一定となり、
特に、フィールド処理またはフレーム処理を行う処理ブ
ロックにおいて、データ圧縮、誤り訂正符号付加、変調
等の信号処理にブランキング期間等の余裕を設ける必要
はなく、回路を時分割処理で有効に利用することができ
る。
【0044】また、画像メモリの読み出しタイミングと
サーボ回路を同期させるので、画像メモリの読み出しタ
イミングと記録ヘッドへ送り出す信号のタイミングの変
動は記録ヘッドの変動だけであるので、バッファメモリ
の余裕を少なくすることができる。さらに、入力信号を
切り換えた時、入力映像信号の垂直映像信号の位相に不
連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロックからの信号が正しく記録媒体に記録できないこ
とがある。低速応答PLL回路の応答を記録ヘッドと記
録媒体の相対関係を制御する制御回路の応答にあまり影
響を与えない程度に遅くしておくと、制御回路の乱れを
防止することができる。
サーボ回路を同期させるので、画像メモリの読み出しタ
イミングと記録ヘッドへ送り出す信号のタイミングの変
動は記録ヘッドの変動だけであるので、バッファメモリ
の余裕を少なくすることができる。さらに、入力信号を
切り換えた時、入力映像信号の垂直映像信号の位相に不
連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロックからの信号が正しく記録媒体に記録できないこ
とがある。低速応答PLL回路の応答を記録ヘッドと記
録媒体の相対関係を制御する制御回路の応答にあまり影
響を与えない程度に遅くしておくと、制御回路の乱れを
防止することができる。
【0045】さらに、高速応答PLL回路の出力のクロ
ックは水平同期信号と位相比較する付近で位相不連続と
なったり、水平同期信号にノイズの混入や欠落、スキュ
ー等大きな位相ずれがあった場合、位相乱れが一定時間
続く欠点があるが、高速応答PLL回路として一定のク
ロックを入力映像信号の水平同期信号に同期して位相シ
フトする構成を選択した場合、1つの水平同期信号の乱
れは1水平走査期間だけに限定され、画像メモリへの書
き込みのタイミング乱れを最小限にとどめることができ
る。
ックは水平同期信号と位相比較する付近で位相不連続と
なったり、水平同期信号にノイズの混入や欠落、スキュ
ー等大きな位相ずれがあった場合、位相乱れが一定時間
続く欠点があるが、高速応答PLL回路として一定のク
ロックを入力映像信号の水平同期信号に同期して位相シ
フトする構成を選択した場合、1つの水平同期信号の乱
れは1水平走査期間だけに限定され、画像メモリへの書
き込みのタイミング乱れを最小限にとどめることができ
る。
【0046】加えて、クロック位相変換回路を設けるこ
とにより、A/D変換器から出力されるデータ信号のク
ロックを一定のクロックに変換することができ、書き込
み制御回路のクロックが連続信号となり、クロックの不
連続による誤動作を避けることができる。また、クロッ
ク周波数が一定で、かつ位相が連続であるので、エンコ
ード処理等の信号処理をして、ディジタル信号の状態で
NTSC方式やPAL方式のカラー映像信号に変換し、
D/A変換して出力することができる。
とにより、A/D変換器から出力されるデータ信号のク
ロックを一定のクロックに変換することができ、書き込
み制御回路のクロックが連続信号となり、クロックの不
連続による誤動作を避けることができる。また、クロッ
ク周波数が一定で、かつ位相が連続であるので、エンコ
ード処理等の信号処理をして、ディジタル信号の状態で
NTSC方式やPAL方式のカラー映像信号に変換し、
D/A変換して出力することができる。
【図1】この発明の第1の実施例における映像信号処理
装置のブロック図である。
装置のブロック図である。
【図2】この発明の高速応答PLL回路の構成が図1と
は異なる第2の実施例の要部のブロック図である。
は異なる第2の実施例の要部のブロック図である。
【図3】この発明の第3の実施例における映像信号処理
装置のブロック図である。
装置のブロック図である。
【図4】従来の映像信号処理装置のブロック図である。
1 入力端子 2 同期分離回路 3 制御信号生成回路 4 PLL回路 5 A/D変換器 6 画像メモリ 7 書き込み制御回路 8 読み出し制御回路 9 処理ブロック(第1) 10 出力端子 11 出力端子 12 制御信号生成回路(第1) 13 高速応答PLL回路 14 制御信号生成回路(第2) 15 低速応答PLL回路 16 入力端子 17 クロック発振回路 18 クロック位相シフト回路 19 出力端子 20 出力端子 21 クロック位相変換回路 22 処理ブロック(第1) 23 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04N 9/89 Z
Claims (5)
- 【請求項1】 入力映像信号中の垂直同期信号と水平同
期信号を基準にして第1の垂直基準信号(A1)と水平
基準信号(A2)を生成する第1の制御信号生成回路
と、前記水平基準信号(A2)を入力とし前記入力映像
信号中の水平同期信号に位相同期した第1のクロック
(A3)を生成する高速応答PLL回路と、前記入力映
像信号を前記第1のクロック(A3)でサンプリングし
てアナログ−ディジタル変換するA/D変換器と、少な
くとも1フィールドのデータが蓄積できる画像メモリ
と、前記第1のクロック(A3)と前記第1の垂直基準
信号(A1)と前記水平基準信号(A2)を基準にして
前記A/D変換器の出力信号であるデータ信号の前記画
像メモリへの書き込みを制御する書き込み制御回路と、
第2のクロック(B3)を分周して第2の垂直基準信号
(B1)と読み出し用基準信号(B4)を生成する第2
の制御信号生成回路と、前記第1の垂直基準信号(A
1)と前記第2の垂直基準信号(B1)とを位相比較し
位相比較信号の帯域を十分狭くすることによって誤差変
動に対する応答が十分に遅い位相ロックドループを構成
して前記第2のクロック(B3)を発生する低速応答P
LL回路と、前記第2のクロック(B3)と前記読み出
し用基準信号(B4)を基準として前記画像メモリに蓄
積されたデータの読み出しを制御する読み出し制御回路
と、前記画像メモリから出力されたデータを処理する処
理ブロックとを備えた映像信号処理装置。 - 【請求項2】 高速応答PLL回路が所定の周波数を有
する信号を発生するクロック発振回路と、前記発振回路
の出力信号を位相シフトして水平同期信号の変動に追従
したクロックを生成するクロック位相シフト回路とを備
えた請求項1記載の映像信号処理装置。 - 【請求項3】 画像メモリはデータの並べ替え処理機能
を備えている請求項1記載の映像信号処理装置。 - 【請求項4】 入力映像信号中の垂直同期信号と水平同
期信号を基準にして第1の垂直基準信号(A1)と第1
の水平基準信号(A2)を生成する第1の制御信号生成
回路と、一定周波数の安定な第1のクロック(C3)を
発生するクロック発振回路と、前記第1の水平基準信号
(A2)と前記第1のクロック(C3)を入力とし前記
第1の水平基準信号(A2)の変動に追従して前記第1
のクロック(C3)を位相シフトして前記入力映像信号
中の水平同期信号に位相同期した第2のクロック(A
3)を生成するクロック位相シフト回路と、前記入力映
像信号を前記第2のクロック(A3)でサンプリングし
てアナログ−ディジタル変換するA/D変換器と、前記
第1の垂直基準信号(A1)と前記第1の水平基準信号
(A2)と前記A/D変換器の出力信号である第1のデ
ータ信号(A5)の相対タイミングを一定に保ちながら
前記第2のクロック(A3)から前記第1のクロック
(C3)にクロック位相変換して第2の垂直基準信号
(C1)と第2の水平基準信号(C2)と第2のデータ
信号(C5)を生成するクロック位相変換回路と、前記
クロック位相変換回路から出力された第2のデータ信号
(C5)を処理する第1の処理ブロックと、少なくとも
1フィールドのデータが蓄積できデータの並べ変え機能
を有する画像メモリと、前記第1のクロック(C3)と
前記第2の垂直基準信号(C1)と前記第2の水平基準
信号(C2)を基準にして前記第2のデータ信号(C
5)の前記画像メモリへの書き込みを制御する書き込み
制御回路と、第3のクロック(B3)を入力とし第3の
垂直基準信号(B1)と読み出し用基準信号(B4)を
生成する第2の制御信号生成回路と、前記第1の垂直基
準信号(A1)と前記第3の垂直基準信号(B1)とを
位相比較し位相比較信号の帯域を十分狭くすることによ
って誤差変動に対する応答が十分に遅い位相ロックドル
ープを構成して前記第3のクロック(B3)を発生する
低速応答PLL回路と、前記第3のクロック(B3)と
前記読み出し用基準信号(B4)を基準として前記画像
メモリに蓄積されたデータの読み出しを制御する読み出
し制御回路と、前記画像メモリから出力されたデータを
処理する第2の処理ブロックとを備えた映像信号処理装
置。 - 【請求項5】 記録ヘッドと記録媒体の相対関係を制御
する制御回路の基準信号を第2の制御信号生成回路から
出力することを特徴とする請求項1または請求項4記載
の映像信号処理装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31321594A JP3151114B2 (ja) | 1994-12-16 | 1994-12-16 | 映像信号処理装置 |
DE69520919T DE69520919T2 (de) | 1994-09-28 | 1995-09-26 | Digitale Verabeitung geeignet für ein analoges vom Standard abweichendes Videosignal |
EP95306767A EP0705034B1 (en) | 1994-09-28 | 1995-09-26 | Digital signal processing suitable for a non-standard analogue video signal |
US08/534,512 US5671260A (en) | 1994-09-28 | 1995-09-27 | Digital processing apparatus using two synchronization signals |
KR1019950032423A KR960011945A (ko) | 1994-09-28 | 1995-09-28 | 디지탈 처리장치 |
CN95119127A CN1080064C (zh) | 1994-09-28 | 1995-09-28 | 数字处理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31321594A JP3151114B2 (ja) | 1994-12-16 | 1994-12-16 | 映像信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08172608A true JPH08172608A (ja) | 1996-07-02 |
JP3151114B2 JP3151114B2 (ja) | 2001-04-03 |
Family
ID=18038501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31321594A Expired - Fee Related JP3151114B2 (ja) | 1994-09-28 | 1994-12-16 | 映像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3151114B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001001683A1 (fr) * | 1999-06-30 | 2001-01-04 | Sharp Kabushiki Kaisha | Appareil d'enregistrement et de reproduction |
JP2002223417A (ja) * | 2001-01-24 | 2002-08-09 | Asahi Kasei Corp | アナログ・ビデオ信号のa/d変換装置および方法 |
-
1994
- 1994-12-16 JP JP31321594A patent/JP3151114B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001001683A1 (fr) * | 1999-06-30 | 2001-01-04 | Sharp Kabushiki Kaisha | Appareil d'enregistrement et de reproduction |
US7127157B1 (en) | 1999-06-30 | 2006-10-24 | Sharp Kabushiki Kaisha | Recording and reproducing apparatus |
JP2002223417A (ja) * | 2001-01-24 | 2002-08-09 | Asahi Kasei Corp | アナログ・ビデオ信号のa/d変換装置および方法 |
JP4663134B2 (ja) * | 2001-01-24 | 2011-03-30 | 旭化成エレクトロニクス株式会社 | アナログ・ビデオ信号のa/d変換装置および方法 |
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Publication number | Publication date |
---|---|
JP3151114B2 (ja) | 2001-04-03 |
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