JPH08265798A - タイムベースコレクタ回路 - Google Patents
タイムベースコレクタ回路Info
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- JPH08265798A JPH08265798A JP7064319A JP6431995A JPH08265798A JP H08265798 A JPH08265798 A JP H08265798A JP 7064319 A JP7064319 A JP 7064319A JP 6431995 A JP6431995 A JP 6431995A JP H08265798 A JPH08265798 A JP H08265798A
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- Japan
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- clock
- signal
- circuit
- horizontal
- time base
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Abstract
(57)【要約】
【目的】 回路を簡略化し、Ａ／Ｄ，Ｄ／Ａ変換による
ＳＮ比劣化を無くすことができるタイムベースコレクタ
回路を提供すること。 【構成】ＮＣＯのディジタル技術を用いた水平同期ロッ
ククロック発生回路１３で、入力映像信号の水平同期信
号に同期した、例えばＶＴＲ再生信号のジッタ等にも素
早く追従する第１のクロックを発生し、この第１のクロ
ックを用いてＡ／Ｄ変換を行った後、Ａ／Ｄ変換された
ディジタル映像信号をＹ／Ｃ分離・色復調回路１６に入
力し、ここで前記第１のクロックに基づいて色復調処理
を行い、その後前記第１のクロックを用いてメモリ２１
に書き込み、固定周波数発振器２２からの安定度の高い
一定周波数の第２のクロックを用いて読み出し、Ｄ／Ａ
変換するようにした。ＮＣＯの技術により、入力映像信
号のサンプリング用の第１のクロックに基づいて容易に
色復調用のクロックを生成することができる。
ＳＮ比劣化を無くすことができるタイムベースコレクタ
回路を提供すること。 【構成】ＮＣＯのディジタル技術を用いた水平同期ロッ
ククロック発生回路１３で、入力映像信号の水平同期信
号に同期した、例えばＶＴＲ再生信号のジッタ等にも素
早く追従する第１のクロックを発生し、この第１のクロ
ックを用いてＡ／Ｄ変換を行った後、Ａ／Ｄ変換された
ディジタル映像信号をＹ／Ｃ分離・色復調回路１６に入
力し、ここで前記第１のクロックに基づいて色復調処理
を行い、その後前記第１のクロックを用いてメモリ２１
に書き込み、固定周波数発振器２２からの安定度の高い
一定周波数の第２のクロックを用いて読み出し、Ｄ／Ａ
変換するようにした。ＮＣＯの技術により、入力映像信
号のサンプリング用の第１のクロックに基づいて容易に
色復調用のクロックを生成することができる。
Description
【０００１】
【産業上の利用分野】本発明はタイムベースコレクタ回
路に係り、特に数値制御発振器（以下、ＮＣＯという。
ＮＣＯ：Numerical Control Oscillatorの略）のディジ
タル技術を利用したタイムベースコレクタ回路に関す
る。
路に係り、特に数値制御発振器（以下、ＮＣＯという。
ＮＣＯ：Numerical Control Oscillatorの略）のディジ
タル技術を利用したタイムベースコレクタ回路に関す
る。
【０００２】
【従来の技術】従来、タイムベースコレクタ回路は、ビ
デオテープレコーダ（以下、ＶＴＲという）の時間軸誤
差（以下、ジッタという）を抑圧するために開発された
ものである。ＶＴＲでは、磁気テープはキャプスタン軸
の回転によって送られ、記録再生を行うヘッドは回転ド
ラム上に取り付けられており、テープ上に映像信号を記
録、またはテープ上の信号を再生するときモータを含む
機構系を必要としている。
デオテープレコーダ（以下、ＶＴＲという）の時間軸誤
差（以下、ジッタという）を抑圧するために開発された
ものである。ＶＴＲでは、磁気テープはキャプスタン軸
の回転によって送られ、記録再生を行うヘッドは回転ド
ラム上に取り付けられており、テープ上に映像信号を記
録、またはテープ上の信号を再生するときモータを含む
機構系を必要としている。
【０００３】したがって、記録時のテープ速度や記録ヘ
ッドの回転速度と再生時の速度に誤差を生じる。これら
機械的な誤差が再生信号のジッタとして現れてくるもの
であり、映像信号の時間軸が長く又は短く変化する。タ
イムベースコレクタ回路は、このようなジッタの補正を
行い、標準的な位相状態に戻すことによって、例えばＶ
ＴＲの再生信号とビデオカメラの信号とを切り替えて使
用する場合などに、２つの信号を位相同期させることを
可能とする。
ッドの回転速度と再生時の速度に誤差を生じる。これら
機械的な誤差が再生信号のジッタとして現れてくるもの
であり、映像信号の時間軸が長く又は短く変化する。タ
イムベースコレクタ回路は、このようなジッタの補正を
行い、標準的な位相状態に戻すことによって、例えばＶ
ＴＲの再生信号とビデオカメラの信号とを切り替えて使
用する場合などに、２つの信号を位相同期させることを
可能とする。
【０００４】図３に、従来のタイムベースコレクタ回路
と映像処理回路のブロック図を示す。
と映像処理回路のブロック図を示す。
【０００５】図３において、入力端子３１にはＶＴＲ等
からの水平ジッタを持った映像信号が入力されており、
この映像信号はＡ／Ｄ変換器３２に供給されると共に水
平同期ロッククロック発生回路３３に供給される。水平
同期ロッククロック発生回路３３は、位相比較器，低域
フィルタ及び電圧制御発振器から成るＰＬＬ（位相同期
ループ、Phase Locked Loop の略）回路を備え、電圧制
御発振器の周波数を正確に入力映像信号の水平同期信号
の平均周波数（ロックされている時）に一致させること
により、入力映像信号の水平同期信号に同期化したクロ
ックを発生する。Ａ／Ｄ変換器３２では、この発生クロ
ックで入力映像信号をサンプリングし、ディジタル信号
としてメモリ３４へ出力する。メモリ３４では、Ａ／Ｄ
変換器３２と同じクロックタイミングでディジタル信号
を記憶し、これとは別の固定周波数発振器３５からの一
定周期のクロックを用いて、記憶されている値を順次読
み出し、Ｄ／Ａ変換器３６に供給する。Ｄ／Ａ変換器３
６では、読み出されたディジタル信号を固定周波数発振
器３５からの同じクロックを用いてアナログ信号に変換
する。このようにメモリ３４に対して、水平同期信号に
同期したクロックで書き込み、一定周波数のクロックで
読み出すことにより、ジッタ補正された映像信号を得、
次段の映像処理回路４０に供給する。
からの水平ジッタを持った映像信号が入力されており、
この映像信号はＡ／Ｄ変換器３２に供給されると共に水
平同期ロッククロック発生回路３３に供給される。水平
同期ロッククロック発生回路３３は、位相比較器，低域
フィルタ及び電圧制御発振器から成るＰＬＬ（位相同期
ループ、Phase Locked Loop の略）回路を備え、電圧制
御発振器の周波数を正確に入力映像信号の水平同期信号
の平均周波数（ロックされている時）に一致させること
により、入力映像信号の水平同期信号に同期化したクロ
ックを発生する。Ａ／Ｄ変換器３２では、この発生クロ
ックで入力映像信号をサンプリングし、ディジタル信号
としてメモリ３４へ出力する。メモリ３４では、Ａ／Ｄ
変換器３２と同じクロックタイミングでディジタル信号
を記憶し、これとは別の固定周波数発振器３５からの一
定周期のクロックを用いて、記憶されている値を順次読
み出し、Ｄ／Ａ変換器３６に供給する。Ｄ／Ａ変換器３
６では、読み出されたディジタル信号を固定周波数発振
器３５からの同じクロックを用いてアナログ信号に変換
する。このようにメモリ３４に対して、水平同期信号に
同期したクロックで書き込み、一定周波数のクロックで
読み出すことにより、ジッタ補正された映像信号を得、
次段の映像処理回路４０に供給する。
【０００６】映像処理回路４０では、色復調のためのデ
ィジタル処理を行うために、前記タイムベースコレクタ
回路３０からのジッタ補正された映像信号をＡ／Ｄ変換
器４１に供給し、バーストロッククロック発生回路４２
からのクロックでＡ／Ｄ変換した後、Ｙ／Ｃ分離・色復
調回路４３に入力する。バーストロッククロック発生回
路４２は、位相比較器，低域フィルタ及び電圧制御発振
器から成るＰＬＬ回路を備え、電圧制御発振器の周波数
をジッタ補正された映像信号のバースト信号の平均周波
数（ロックされている時）に正確に一致させることによ
り、バースト信号に同期化したクロックを発生する。Ａ
／Ｄ変換器４１では、この発生クロックに基づいて映像
信号をディジタル信号に変換して出力する。ディジタル
映像信号は、前記バーストクロック発生回路４２からの
バースト信号に同期したクロックを用いてＹ／Ｃ分離・
色復調回路４３でＹ／Ｃ分離及び色復調処理された後、
Ｄ／Ａ変換器４４でＡ／Ｄ変換器４１と同じクロックを
用いてアナログ信号への変換がなされる。Ｄ／Ａ変換器
４４からのアナログの輝度信号Ｙ及び色差信号Ｒ−Ｙ，
Ｂ−Ｙは、出力端子４５，４６，４７から出力され、図
示しないディスプレイ装置へ供給される。
ィジタル処理を行うために、前記タイムベースコレクタ
回路３０からのジッタ補正された映像信号をＡ／Ｄ変換
器４１に供給し、バーストロッククロック発生回路４２
からのクロックでＡ／Ｄ変換した後、Ｙ／Ｃ分離・色復
調回路４３に入力する。バーストロッククロック発生回
路４２は、位相比較器，低域フィルタ及び電圧制御発振
器から成るＰＬＬ回路を備え、電圧制御発振器の周波数
をジッタ補正された映像信号のバースト信号の平均周波
数（ロックされている時）に正確に一致させることによ
り、バースト信号に同期化したクロックを発生する。Ａ
／Ｄ変換器４１では、この発生クロックに基づいて映像
信号をディジタル信号に変換して出力する。ディジタル
映像信号は、前記バーストクロック発生回路４２からの
バースト信号に同期したクロックを用いてＹ／Ｃ分離・
色復調回路４３でＹ／Ｃ分離及び色復調処理された後、
Ｄ／Ａ変換器４４でＡ／Ｄ変換器４１と同じクロックを
用いてアナログ信号への変換がなされる。Ｄ／Ａ変換器
４４からのアナログの輝度信号Ｙ及び色差信号Ｒ−Ｙ，
Ｂ−Ｙは、出力端子４５，４６，４７から出力され、図
示しないディスプレイ装置へ供給される。
【０００７】ところで、上記の従来の回路では、時間軸
補正動作と色復調動作の両方の動作を行うのに、水平同
期信号に同期化したクロックと、バースト信号に同期化
したクロックの２つのクロックが必要であり、回路が複
雑化していた。これを解決するために水平同期信号に同
期化したクロックだけを用いて前記２つの動作を行おう
としても、水平同期のクロックと色復調用クロックとの
対応が正確に把握できないため、色復調処理は不可能で
あった。従って、従来の回路では、３つのクロック発生
手段と、２組のＡ／Ｄ、Ｄ／Ａ変換器が必要となり、回
路構成が複雑化する一方、Ａ／Ｄ、Ｄ／Ａ変換を繰り返
すことになり、サンプリングによる量子化ノイズが発生
し、ＳＮ比の低下を招いていた。
補正動作と色復調動作の両方の動作を行うのに、水平同
期信号に同期化したクロックと、バースト信号に同期化
したクロックの２つのクロックが必要であり、回路が複
雑化していた。これを解決するために水平同期信号に同
期化したクロックだけを用いて前記２つの動作を行おう
としても、水平同期のクロックと色復調用クロックとの
対応が正確に把握できないため、色復調処理は不可能で
あった。従って、従来の回路では、３つのクロック発生
手段と、２組のＡ／Ｄ、Ｄ／Ａ変換器が必要となり、回
路構成が複雑化する一方、Ａ／Ｄ、Ｄ／Ａ変換を繰り返
すことになり、サンプリングによる量子化ノイズが発生
し、ＳＮ比の低下を招いていた。
【０００８】
【発明が解決しようとする課題】上記の如く、従来の時
間軸補正動作と色復調動作の両方を行う処理回路では異
なる処理クロックが必要となり、回路が複雑化すると共
に、Ａ／Ｄ，Ｄ／Ａ変換の繰り返しによるＳＮ比劣化を
生じていた。
間軸補正動作と色復調動作の両方を行う処理回路では異
なる処理クロックが必要となり、回路が複雑化すると共
に、Ａ／Ｄ，Ｄ／Ａ変換の繰り返しによるＳＮ比劣化を
生じていた。
【０００９】そこで、本発明は上記の問題に鑑み、回路
を簡略化し、Ａ／Ｄ，Ｄ／Ａ変換によるＳＮ比劣化をな
くすことができるタイムベースコレクタ回路を提供する
ことを目的とするものである。
を簡略化し、Ａ／Ｄ，Ｄ／Ａ変換によるＳＮ比劣化をな
くすことができるタイムベースコレクタ回路を提供する
ことを目的とするものである。
【００１０】
【課題を解決するための手段】請求項１記載の発明によ
るタイムベースコレクタ回路は、入力映像信号をディジ
タル信号に変換するＡ／Ｄ変換器と、ＮＣＯのディジタ
ル技術を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器か
らのＡ／Ｄ変換された映像信号を入力し、入力映像信号
の水平同期信号に同期した前記Ａ／Ｄ変換用の第１のク
ロック及び水平・垂直基準信号を発生する第１のクロッ
ク発生回路と、この第１のクロック発生回路からの第１
のクロックを用いて、前記Ａ／Ｄ変換器からの映像信号
をディジタル的にＹ／Ｃ分離及び色復調し、ディジタル
の輝度信号及び色差信号を出力するＹ／Ｃ分離・色復調
回路と、前記水平・垂直基準信号を参照して前記第１の
クロックとは別の周波数安定度の高い第２のクロックを
発生する第２のクロック発生回路と、前記Ｙ／Ｃ分離・
色復調回路からの輝度信号及び色差信号を入力し、前記
第１のクロック発生回路からの水平同期信号に同期した
第１のクロック及び水平・垂直基準信号を用いて書き込
みを行い、前記第２のクロック発生回路からの周波数安
定度の高い第２のクロックを用いて読み出しを行い、時
間軸補正されたディジタルの輝度信号及び色差信号を出
力するメモリと、このメモリから読み出された輝度信号
及び色差信号を前記第２のクロックを用いてアナログ信
号に変換するＤ／Ａ変換器とを具備したことを特徴とす
る。
るタイムベースコレクタ回路は、入力映像信号をディジ
タル信号に変換するＡ／Ｄ変換器と、ＮＣＯのディジタ
ル技術を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器か
らのＡ／Ｄ変換された映像信号を入力し、入力映像信号
の水平同期信号に同期した前記Ａ／Ｄ変換用の第１のク
ロック及び水平・垂直基準信号を発生する第１のクロッ
ク発生回路と、この第１のクロック発生回路からの第１
のクロックを用いて、前記Ａ／Ｄ変換器からの映像信号
をディジタル的にＹ／Ｃ分離及び色復調し、ディジタル
の輝度信号及び色差信号を出力するＹ／Ｃ分離・色復調
回路と、前記水平・垂直基準信号を参照して前記第１の
クロックとは別の周波数安定度の高い第２のクロックを
発生する第２のクロック発生回路と、前記Ｙ／Ｃ分離・
色復調回路からの輝度信号及び色差信号を入力し、前記
第１のクロック発生回路からの水平同期信号に同期した
第１のクロック及び水平・垂直基準信号を用いて書き込
みを行い、前記第２のクロック発生回路からの周波数安
定度の高い第２のクロックを用いて読み出しを行い、時
間軸補正されたディジタルの輝度信号及び色差信号を出
力するメモリと、このメモリから読み出された輝度信号
及び色差信号を前記第２のクロックを用いてアナログ信
号に変換するＤ／Ａ変換器とを具備したことを特徴とす
る。
【００１１】請求項２記載の発明は、請求項１記載の発
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照して前記第１のクロック
とは別の周波数安定度の高いクロックを発生する固定周
波数発振器で構成されることを特徴とする。
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照して前記第１のクロック
とは別の周波数安定度の高いクロックを発生する固定周
波数発振器で構成されることを特徴とする。
【００１２】請求項３記載の発明は、請求項１記載の発
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照し入力映像信号から得ら
れるバースト信号に基づいて、水平同期に対して十分周
波数安定度の高い、前記バースト信号に同期したクロッ
クを発生するクロック発生回路で構成されることを特徴
とする。
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照し入力映像信号から得ら
れるバースト信号に基づいて、水平同期に対して十分周
波数安定度の高い、前記バースト信号に同期したクロッ
クを発生するクロック発生回路で構成されることを特徴
とする。
【００１３】請求項４記載の発明は、請求項１記載の発
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照し入力映像信号から得ら
れる垂直同期信号に基づいて、水平同期に対して十分周
波数安定度の高い、前記垂直同期信号に同期したクロッ
クを発生するクロック発生回路で構成されることを特徴
とする。
明によるタイムベースコレクタ回路において、前記第２
のクロック発生回路は、前記第１のクロック発生回路か
らの水平・垂直基準信号を参照し入力映像信号から得ら
れる垂直同期信号に基づいて、水平同期に対して十分周
波数安定度の高い、前記垂直同期信号に同期したクロッ
クを発生するクロック発生回路で構成されることを特徴
とする。
【００１４】
【作用】本発明によれば、ＮＣＯのディジタル技術を用
いた第１のクロック発生回路で、入力映像信号の水平同
期信号に同期した、例えばＶＴＲ再生信号のジッタ等に
も素早く追従する第１のクロックを発生し、この第１の
クロックを用いてＡ／Ｄ変換を行い、Ａ／Ｄ変換された
ディジタル映像信号をＹ／Ｃ分離・色復調回路に入力
し、ここで前記第１のクロックに基づいて色復調処理を
行った後、前記第１のクロックを用いてメモリに書き込
み、第２のクロック発生回路からの安定度の高い一定周
波数の第２のクロックを用いて読み出し、Ｄ／Ａ変換す
るようにした。第１のクロック発生回路をＮＣＯを用い
た回路構成としたので、入力映像信号のサンプリング用
クロックに基づいて容易に色復調用のクロックを生成す
ることができ、クロック発生回路を１つ削除することが
でき、しかもＡ／Ｄ，Ｄ／Ａ変換器が１組削除でき、回
路構成を簡略化することができると共に、Ａ／Ｄ，Ｄ／
Ａ変換によるＳＮ比劣化を減少させることができる。
いた第１のクロック発生回路で、入力映像信号の水平同
期信号に同期した、例えばＶＴＲ再生信号のジッタ等に
も素早く追従する第１のクロックを発生し、この第１の
クロックを用いてＡ／Ｄ変換を行い、Ａ／Ｄ変換された
ディジタル映像信号をＹ／Ｃ分離・色復調回路に入力
し、ここで前記第１のクロックに基づいて色復調処理を
行った後、前記第１のクロックを用いてメモリに書き込
み、第２のクロック発生回路からの安定度の高い一定周
波数の第２のクロックを用いて読み出し、Ｄ／Ａ変換す
るようにした。第１のクロック発生回路をＮＣＯを用い
た回路構成としたので、入力映像信号のサンプリング用
クロックに基づいて容易に色復調用のクロックを生成す
ることができ、クロック発生回路を１つ削除することが
でき、しかもＡ／Ｄ，Ｄ／Ａ変換器が１組削除でき、回
路構成を簡略化することができると共に、Ａ／Ｄ，Ｄ／
Ａ変換によるＳＮ比劣化を減少させることができる。
【００１５】
【実施例】実施例について図面を参照して説明する。図
１は本発明の一実施例のタイムベースコレクタ回路を示
すブロック図である。
１は本発明の一実施例のタイムベースコレクタ回路を示
すブロック図である。
【００１６】図１に示す実施例のタイムベースコレクタ
回路は、ジッタを含んだ入力映像信号をディジタル信号
に変換し、このディジタル映像信号を、入力映像信号の
水平同期信号に同期したクロックに基づいてディジタル
的にＹ／Ｃ分離及び色復調を行う映像処理部１０と、こ
の映像処理部１０からのディジタル輝度信号Ｙとディジ
タル色差信号Ｒ−Ｙ，Ｂ−Ｙを、入力映像信号の水平同
期信号に同期したクロックを用いてメモリに書き込み、
前記クロックとは別の安定度の高いクロックを用いて読
み出し、出力として安定した同期の映像信号を取り出す
タイムベースコレクタ動作部２０とで構成されている。
回路は、ジッタを含んだ入力映像信号をディジタル信号
に変換し、このディジタル映像信号を、入力映像信号の
水平同期信号に同期したクロックに基づいてディジタル
的にＹ／Ｃ分離及び色復調を行う映像処理部１０と、こ
の映像処理部１０からのディジタル輝度信号Ｙとディジ
タル色差信号Ｒ−Ｙ，Ｂ−Ｙを、入力映像信号の水平同
期信号に同期したクロックを用いてメモリに書き込み、
前記クロックとは別の安定度の高いクロックを用いて読
み出し、出力として安定した同期の映像信号を取り出す
タイムベースコレクタ動作部２０とで構成されている。
【００１７】映像処理部１０は、入力端子１１からのジ
ッタを含んだ入力映像信号をディジタル信号に変換する
Ａ／Ｄ変換器１２と、後述するＮＣＯのディジタル技術
を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器１からの
Ａ／Ｄ変換された映像信号を入力し、入力映像信号の水
平同期信号に同期したクロック（１水平期間内について
一定数のクロック）及び水平・垂直基準信号を発生する
水平同期ロッククロック発生回路１３と、この水平同期
のクロックを用いて、前記Ａ／Ｄ変換器１２からの映像
信号をディジタル的にＹ／Ｃ分離及び色復調し、ディジ
タルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力す
るＹ／Ｃ分離・色復調回路１６とで構成されている。
ッタを含んだ入力映像信号をディジタル信号に変換する
Ａ／Ｄ変換器１２と、後述するＮＣＯのディジタル技術
を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器１からの
Ａ／Ｄ変換された映像信号を入力し、入力映像信号の水
平同期信号に同期したクロック（１水平期間内について
一定数のクロック）及び水平・垂直基準信号を発生する
水平同期ロッククロック発生回路１３と、この水平同期
のクロックを用いて、前記Ａ／Ｄ変換器１２からの映像
信号をディジタル的にＹ／Ｃ分離及び色復調し、ディジ
タルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力す
るＹ／Ｃ分離・色復調回路１６とで構成されている。
【００１８】タイムベースコレクタ動作部２０は、例え
ば水晶発振器で構成され、前記映像処理部１０からの水
平・垂直基準信号を参照して前記映像処理部１０からの
クロックとは別の周波数安定度の高いクロックを発生す
る固定周波数発振器２２と、前記映像処理部１０からの
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、前記
映像処理部１０からの水平同期信号に同期したクロック
及び水平・垂直基準信号を用いて書き込みを行い、前記
固定周波数発振器２２からの安定度の高い一定周波数の
クロックを用いて読み出しを行い、時間軸補正されたデ
ィジタルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出
力するメモリ２１と、このメモリ２１から読み出された
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙをアナログ信号
に変換し、出力端子２４，２５及び２６から出力するＤ
／Ａ変換器２３とで構成されている。
ば水晶発振器で構成され、前記映像処理部１０からの水
平・垂直基準信号を参照して前記映像処理部１０からの
クロックとは別の周波数安定度の高いクロックを発生す
る固定周波数発振器２２と、前記映像処理部１０からの
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、前記
映像処理部１０からの水平同期信号に同期したクロック
及び水平・垂直基準信号を用いて書き込みを行い、前記
固定周波数発振器２２からの安定度の高い一定周波数の
クロックを用いて読み出しを行い、時間軸補正されたデ
ィジタルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出
力するメモリ２１と、このメモリ２１から読み出された
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙをアナログ信号
に変換し、出力端子２４，２５及び２６から出力するＤ
／Ａ変換器２３とで構成されている。
【００１９】上記のように構成された回路において、入
力端子１１からはジッタを持った映像信号が入力され、
この映像信号はＡ／Ｄ変換器１２によってディジタル映
像信号に変換され、水平同期ロッククロック発生回路１
３に供給されると共にＹ／Ｃ分離・色復調回路１６に供
給される。水平同期ロッククロック発生回路１３は、位
相比較器，低域フィルタ及び電圧制御発振器から成るＰ
ＬＬ（Phase Locked Loop の略）回路を備え、電圧制御
発振器の周波数を正確に入力映像信号の水平同期信号の
平均周波数（ロックされている時）に一致させることに
より、入力映像信号の水平同期信号に同期化したクロッ
ク１４を発生すると共に水平・垂直基準信号１５を発生
する。ここで、水平同期ロッククロック発生回路１３
は、東芝レビュー1993 Vol.48 No.11（11月号）の第853
頁に示されているような、ＮＣＯのディジタル技術を利
用したもので、発振制御信号から発振周波数を一意的に
知ることができる特徴を備えている。即ち、ＮＣＯは、
累積加算器とオーバーフロー処理回路を用いて、安定に
発振周波数をディジタル制御し得るものである。これに
より、ジッタを持った水平同期信号に同期化したクロッ
クでも、正確にディジタル値で表現することができるの
で、入力映像信号のサンプリング周波数を絶対値的に
（ディジタル値的に）正確に把握できる。
力端子１１からはジッタを持った映像信号が入力され、
この映像信号はＡ／Ｄ変換器１２によってディジタル映
像信号に変換され、水平同期ロッククロック発生回路１
３に供給されると共にＹ／Ｃ分離・色復調回路１６に供
給される。水平同期ロッククロック発生回路１３は、位
相比較器，低域フィルタ及び電圧制御発振器から成るＰ
ＬＬ（Phase Locked Loop の略）回路を備え、電圧制御
発振器の周波数を正確に入力映像信号の水平同期信号の
平均周波数（ロックされている時）に一致させることに
より、入力映像信号の水平同期信号に同期化したクロッ
ク１４を発生すると共に水平・垂直基準信号１５を発生
する。ここで、水平同期ロッククロック発生回路１３
は、東芝レビュー1993 Vol.48 No.11（11月号）の第853
頁に示されているような、ＮＣＯのディジタル技術を利
用したもので、発振制御信号から発振周波数を一意的に
知ることができる特徴を備えている。即ち、ＮＣＯは、
累積加算器とオーバーフロー処理回路を用いて、安定に
発振周波数をディジタル制御し得るものである。これに
より、ジッタを持った水平同期信号に同期化したクロッ
クでも、正確にディジタル値で表現することができるの
で、入力映像信号のサンプリング周波数を絶対値的に
（ディジタル値的に）正確に把握できる。
【００２０】Ａ／Ｄ変換器１２からのディジタル映像信
号は水平同期ロッククロック発生回路１３からのクロッ
クに基づいて得られる周期のクロックを用いてＹ／Ｃ分
離・色復調回路１６で色復調を行い、輝度信号Ｙと色差
信号Ｒ−Ｙ，Ｂ−Ｙを出力する。Ｙ／Ｃ分離・色復調回
路１６でディジタル技術を用いてＹ／Ｃ分離及び色復調
された後の輝度信号Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙは、水
平同期ロッククロック発生回路からの水平同期期間を一
定値で分割したサンプリング数のクロックで、タイムベ
ースコレクタ動作部２０のメモリ２１に書き込まれる。
なお、ＶＴＲ等のジッタを持った映像信号についてもそ
のサンプリング数は、例えば１フィールド周期では一定
のサンプリング数となっている。そこで、フィールド周
波数にその１フィールド周期のサンプリング数を乗じた
周波数の固定周波数発振器２２を設け、その発振クロッ
クでメモリ２１の読み出しを行い、同じクロックを用い
てＤ／Ａ変換器２３でアナログ信号に変換し、出力端子
２４，２５及び２６よりジッタ補正された輝度信号Ｙ，
色差信号Ｒ−Ｙ，Ｂ−Ｙを出力し、図示しないディスプ
レイ装置へ供給する。
号は水平同期ロッククロック発生回路１３からのクロッ
クに基づいて得られる周期のクロックを用いてＹ／Ｃ分
離・色復調回路１６で色復調を行い、輝度信号Ｙと色差
信号Ｒ−Ｙ，Ｂ−Ｙを出力する。Ｙ／Ｃ分離・色復調回
路１６でディジタル技術を用いてＹ／Ｃ分離及び色復調
された後の輝度信号Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙは、水
平同期ロッククロック発生回路からの水平同期期間を一
定値で分割したサンプリング数のクロックで、タイムベ
ースコレクタ動作部２０のメモリ２１に書き込まれる。
なお、ＶＴＲ等のジッタを持った映像信号についてもそ
のサンプリング数は、例えば１フィールド周期では一定
のサンプリング数となっている。そこで、フィールド周
波数にその１フィールド周期のサンプリング数を乗じた
周波数の固定周波数発振器２２を設け、その発振クロッ
クでメモリ２１の読み出しを行い、同じクロックを用い
てＤ／Ａ変換器２３でアナログ信号に変換し、出力端子
２４，２５及び２６よりジッタ補正された輝度信号Ｙ，
色差信号Ｒ−Ｙ，Ｂ−Ｙを出力し、図示しないディスプ
レイ装置へ供給する。
【００２１】水平同期ロッククロック発生回路１３の水
平同期信号に同期したクロックでメモリ２１への書込み
を行い、固定周波数発振器２２からの周波数安定度の高
いクロックを用いてメモリ２１からの読み出しを行うこ
とにより、時間軸補正動作が行われ、ジッタ補正がなさ
れる。
平同期信号に同期したクロックでメモリ２１への書込み
を行い、固定周波数発振器２２からの周波数安定度の高
いクロックを用いてメモリ２１からの読み出しを行うこ
とにより、時間軸補正動作が行われ、ジッタ補正がなさ
れる。
【００２２】固定周波数発振器２２は、例えば水晶発振
器でよいが、素子ばらつき、温度ドリフト等により発生
するクロックに周波数ばらつきが考えられるが、ディス
プレイ装置へ供給される水平同期信号が、Ｄ／Ａ変換器
２３にてＤ／Ａ変換された輝度信号Ｙ及び色差信号Ｒ−
Ｙ，Ｂ−Ｙの各信号に同期して処理されていれば、実用
上ほとんど問題ない。
器でよいが、素子ばらつき、温度ドリフト等により発生
するクロックに周波数ばらつきが考えられるが、ディス
プレイ装置へ供給される水平同期信号が、Ｄ／Ａ変換器
２３にてＤ／Ａ変換された輝度信号Ｙ及び色差信号Ｒ−
Ｙ，Ｂ−Ｙの各信号に同期して処理されていれば、実用
上ほとんど問題ない。
【００２３】なお、メモリ２１において、その書き込み
に対する読み出しのタイミングについては、メモリ２１
で、入力端子１１からのジッタを含んだ映像信号の時間
的な遅延量を、水平・垂直基準信号によって最小値とな
るように管理することによって、メモリ２１からの読み
出しタイミングはＶＴＲのスキューの最大値に相当する
遅延量をもって行えばよい。しかし、これは、広範囲の
ＶＴＲに適応させる場合であって、適応範囲つまり許容
されるＶＴＲスキューの上限を決め、メモリ２１の遅延
量を減らすことも可能である。
に対する読み出しのタイミングについては、メモリ２１
で、入力端子１１からのジッタを含んだ映像信号の時間
的な遅延量を、水平・垂直基準信号によって最小値とな
るように管理することによって、メモリ２１からの読み
出しタイミングはＶＴＲのスキューの最大値に相当する
遅延量をもって行えばよい。しかし、これは、広範囲の
ＶＴＲに適応させる場合であって、適応範囲つまり許容
されるＶＴＲスキューの上限を決め、メモリ２１の遅延
量を減らすことも可能である。
【００２４】図２は本発明の他の実施例のタイムベース
コレクタ回路を示すブロック図である。図１と同一の構
成要素には同一符号を付して説明する。
コレクタ回路を示すブロック図である。図１と同一の構
成要素には同一符号を付して説明する。
【００２５】図１において、図２と異なる点は、メモリ
２１の読み出し及びＤ／Ａ変換器２３のサンプリングに
使用するクロックの発生手段にある。
２１の読み出し及びＤ／Ａ変換器２３のサンプリングに
使用するクロックの発生手段にある。
【００２６】図２に示す実施例のタイムベースコレクタ
回路は、ジッタを含んだ入力映像信号をディジタル信号
に変換し、このディジタル映像信号を、入力映像信号の
水平同期信号に同期したクロックに基づいてディジタル
的にＹ／Ｃ分離及び色復調を行いディジタルの輝度信号
Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力する一方、入力映
像信号から得られる水平・垂直基準信号と前記色復調時
の取り出されるバースト信号に同期した周波数安定度の
高いクロックを発生することが可能な映像処理部１０Ａ
と、この映像処理部１０Ａからのディジタルの輝度信号
Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙを、入力映像信号の水平同
期信号に同期したクロックを用いてメモリ２１に書き込
み、前記水平同期クロックとは別の水平同期に対して十
分周波数安定度の高いバースト信号に同期したクロック
を用いて読み出し、出力として安定した周期のアナログ
の輝度信号Ｙ及びディジタル色差信号Ｒ−Ｙ，Ｂ−Ｙを
取り出すタイムベースコレクタ動作部２０Ａとで構成さ
れている。
回路は、ジッタを含んだ入力映像信号をディジタル信号
に変換し、このディジタル映像信号を、入力映像信号の
水平同期信号に同期したクロックに基づいてディジタル
的にＹ／Ｃ分離及び色復調を行いディジタルの輝度信号
Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力する一方、入力映
像信号から得られる水平・垂直基準信号と前記色復調時
の取り出されるバースト信号に同期した周波数安定度の
高いクロックを発生することが可能な映像処理部１０Ａ
と、この映像処理部１０Ａからのディジタルの輝度信号
Ｙと色差信号Ｒ−Ｙ，Ｂ−Ｙを、入力映像信号の水平同
期信号に同期したクロックを用いてメモリ２１に書き込
み、前記水平同期クロックとは別の水平同期に対して十
分周波数安定度の高いバースト信号に同期したクロック
を用いて読み出し、出力として安定した周期のアナログ
の輝度信号Ｙ及びディジタル色差信号Ｒ−Ｙ，Ｂ−Ｙを
取り出すタイムベースコレクタ動作部２０Ａとで構成さ
れている。
【００２７】映像処理部１０Ａは、入力端子１１からの
ジッタを含んだ入力映像信号をディジタル信号に変換す
るＡ／Ｄ変換器１２と、後述するＮＣＯのディジタル技
術を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器１２か
らのＡ／Ｄ変換された映像信号を入力し、入力映像信号
の水平同期信号に同期したクロック（１水平期間内につ
いて一定数のクロック）及び水平・垂直基準信号を発生
する水平同期ロッククロック発生回路１３と、この水平
同期のクロックを用いて、前記Ａ／Ｄ変換器１２からの
映像信号をディジタル的にＹ／Ｃ分離及び色復調し、デ
ィジタルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出
力するＹ／Ｃ分離・色復調回路１６と、前記水平・垂直
基準信号１５を参照して前記色復調時に再生されるバー
スト信号に基づいて、水平同期に対して十分周波数安定
度の高いバースト信号に同期したクロックを発生するバ
ーストロッククロック発生回路１８とで構成されてい
る。
ジッタを含んだ入力映像信号をディジタル信号に変換す
るＡ／Ｄ変換器１２と、後述するＮＣＯのディジタル技
術を用いたＰＬＬ回路を含み、前記Ａ／Ｄ変換器１２か
らのＡ／Ｄ変換された映像信号を入力し、入力映像信号
の水平同期信号に同期したクロック（１水平期間内につ
いて一定数のクロック）及び水平・垂直基準信号を発生
する水平同期ロッククロック発生回路１３と、この水平
同期のクロックを用いて、前記Ａ／Ｄ変換器１２からの
映像信号をディジタル的にＹ／Ｃ分離及び色復調し、デ
ィジタルの輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出
力するＹ／Ｃ分離・色復調回路１６と、前記水平・垂直
基準信号１５を参照して前記色復調時に再生されるバー
スト信号に基づいて、水平同期に対して十分周波数安定
度の高いバースト信号に同期したクロックを発生するバ
ーストロッククロック発生回路１８とで構成されてい
る。
【００２８】タイムベースコレクタ動作部２０Ａは、前
記Ｙ／Ｃ分離・色復調回路１６からの輝度信号Ｙ及び色
差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、前記水平同期ロックク
ロック発生回路１３からの水平同期信号に同期したクロ
ックを用いて書き込みを行い、前記バーストロッククロ
ック発生回路１８からの周波数安定度の高いクロックを
用いて読み出しを行い、ジッタ補正されたディジタルの
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力するメモ
リ２１と、このメモリ２１から読み出された輝度信号Ｙ
及び色差信号Ｒ−Ｙ，Ｂ−Ｙをアナログ信号に変換し、
出力端子２４，２５及び２６から出力するＤ／Ａ変換器
２３とで構成されている。
記Ｙ／Ｃ分離・色復調回路１６からの輝度信号Ｙ及び色
差信号Ｒ−Ｙ，Ｂ−Ｙを入力し、前記水平同期ロックク
ロック発生回路１３からの水平同期信号に同期したクロ
ックを用いて書き込みを行い、前記バーストロッククロ
ック発生回路１８からの周波数安定度の高いクロックを
用いて読み出しを行い、ジッタ補正されたディジタルの
輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを出力するメモ
リ２１と、このメモリ２１から読み出された輝度信号Ｙ
及び色差信号Ｒ−Ｙ，Ｂ−Ｙをアナログ信号に変換し、
出力端子２４，２５及び２６から出力するＤ／Ａ変換器
２３とで構成されている。
【００２９】前述の図１の実施例では、メモリ２１の読
み出し及びＤ／Ａ変換器２３のＤ／Ａ変換を、入力映像
信号とは独立した固定周波数発振器２２からのクロック
を利用して行ったのに対し、図２の実施例では、水平同
期に対して十分周波数安定度の高いバースト信号に同期
したクロックを用いてメモリ２１の読み出し及びＤ／Ａ
変換器２３のＤ／Ａ変換を行う。バーストロッククロッ
ク発生回路１８に、ＮＣＯのディジタル技術を用いれ
ば、バースト信号（即ち色副搬送波）に同期したディジ
タルデータを正確に表現可能となり、Ｙ／Ｃ分離・色復
調回路１６内の色復調のところでバースト信号にロック
した色副搬送波は再現されているので、これを入力とし
て必要な周波数に変換した後、Ｄ／Ａ変換し２値化する
だけで目的のクロックを発生できる。つまり、簡単なデ
ィジタル回路とアナログ回路を追加するだけで実現可能
である。
み出し及びＤ／Ａ変換器２３のＤ／Ａ変換を、入力映像
信号とは独立した固定周波数発振器２２からのクロック
を利用して行ったのに対し、図２の実施例では、水平同
期に対して十分周波数安定度の高いバースト信号に同期
したクロックを用いてメモリ２１の読み出し及びＤ／Ａ
変換器２３のＤ／Ａ変換を行う。バーストロッククロッ
ク発生回路１８に、ＮＣＯのディジタル技術を用いれ
ば、バースト信号（即ち色副搬送波）に同期したディジ
タルデータを正確に表現可能となり、Ｙ／Ｃ分離・色復
調回路１６内の色復調のところでバースト信号にロック
した色副搬送波は再現されているので、これを入力とし
て必要な周波数に変換した後、Ｄ／Ａ変換し２値化する
だけで目的のクロックを発生できる。つまり、簡単なデ
ィジタル回路とアナログ回路を追加するだけで実現可能
である。
【００３０】このようにして、図１の実施例と同様に、
水平同期ロッククロック発生回路１３からの水平同期信
号に同期したクロックを用いてメモリ２１への書込みを
行い、バーストロッククロック発生回路１８からのバー
スト信号に同期したクロックを用いてメモリ２１からの
読み出しを行うことにより、時間軸補正動作が行われ、
ジッタ補正がなされる。
水平同期ロッククロック発生回路１３からの水平同期信
号に同期したクロックを用いてメモリ２１への書込みを
行い、バーストロッククロック発生回路１８からのバー
スト信号に同期したクロックを用いてメモリ２１からの
読み出しを行うことにより、時間軸補正動作が行われ、
ジッタ補正がなされる。
【００３１】尚、以上述べた実施例では、メモリ２１の
読み出し用クロックの発生手段として、一定周波数のク
ロックを発生する固定発振器２２或いはバースト信号に
同期したクロックを発生するバーストロッククロック発
生回路１８を用いたが、本発明ではこれに代えて、垂直
同期信号に同期したクロックを発生するクロック発生回
路を使用した構成としてもよく、これによっても図２と
ほぼ同等の性能が得られる。これは、垂直同期信号は水
平同期に対して十分周波数が低く、水平ジッタが生じて
も、周波数的に比較的安定しているためである。
読み出し用クロックの発生手段として、一定周波数のク
ロックを発生する固定発振器２２或いはバースト信号に
同期したクロックを発生するバーストロッククロック発
生回路１８を用いたが、本発明ではこれに代えて、垂直
同期信号に同期したクロックを発生するクロック発生回
路を使用した構成としてもよく、これによっても図２と
ほぼ同等の性能が得られる。これは、垂直同期信号は水
平同期に対して十分周波数が低く、水平ジッタが生じて
も、周波数的に比較的安定しているためである。
【００３２】
【発明の効果】以上述べたように本発明によれば、ＮＣ
Ｏのディジタル技術を用いて、入力映像信号のサンプリ
ング用クロックに基づいて色復調を行うので、クロック
発生回路を１つ削除することができる一方、１組のＡ／
Ｄ，Ｄ／Ａ変換器を削除でき、回路構成を簡略化するこ
とができる。また、Ａ／Ｄ，Ｄ／Ａ変換器が減少するの
で、Ａ／Ｄ，Ｄ／Ａ変換によるＳＮ比劣化を減少させる
ことができる。
Ｏのディジタル技術を用いて、入力映像信号のサンプリ
ング用クロックに基づいて色復調を行うので、クロック
発生回路を１つ削除することができる一方、１組のＡ／
Ｄ，Ｄ／Ａ変換器を削除でき、回路構成を簡略化するこ
とができる。また、Ａ／Ｄ，Ｄ／Ａ変換器が減少するの
で、Ａ／Ｄ，Ｄ／Ａ変換によるＳＮ比劣化を減少させる
ことができる。
【図１】本発明の一実施例のタイムベースコレクタ回路
を示すブロック図。
を示すブロック図。
【図２】本発明の他の実施例のタイムベースコレクタ回
路を示すブロック図。
路を示すブロック図。
【図３】従来のタイムベースコレクタ回路を示すブロッ
ク図。
ク図。
１０，１０Ａ…映像処理部 １２…Ａ／Ｄ変換器 １３…水平同期ロッククロック発生回路 １６…Ｙ／Ｃ分離・色復調回路 １８…バーストクロック発生回路 ２０，２０Ａ…タイムベースコレクタ回路 ２１…メモリ ２２…固定周波数発振器 ２３…Ｄ／Ａ変換器
Claims (4)
- 【請求項１】入力映像信号をディジタル信号に変換する
Ａ／Ｄ変換器と、 ＮＣＯのディジタル技術を用いたＰＬＬ回路を含み、前
記Ａ／Ｄ変換器からのＡ／Ｄ変換された映像信号を入力
し、入力映像信号の水平同期信号に同期した前記Ａ／Ｄ
変換用の第１のクロック及び水平・垂直基準信号を発生
する第１のクロック発生回路と、 この第１のクロック発生回路からの第１のクロックを用
いて、前記Ａ／Ｄ変換器からの映像信号をディジタル的
にＹ／Ｃ分離及び色復調し、ディジタルの輝度信号及び
色差信号を出力するＹ／Ｃ分離・色復調回路と、 前記水平・垂直基準信号を参照して前記第１のクロック
とは別の周波数安定度の高い第２のクロックを発生する
第２のクロック発生回路と、 前記Ｙ／Ｃ分離・色復調回路からの輝度信号及び色差信
号を入力し、前記第１のクロック発生回路からの水平同
期信号に同期した第１のクロック及び水平・垂直基準信
号を用いて書き込みを行い、前記第２のクロック発生回
路からの周波数安定度の高い第２のクロックを用いて読
み出しを行い、時間軸補正されたディジタルの輝度信号
及び色差信号を出力するメモリと、 このメモリから読み出された輝度信号及び色差信号を前
記第２のクロックを用いアナログ信号に変換するＤ／Ａ
変換器とを具備したことを特徴とするタイムベースコレ
クタ回路。 - 【請求項２】前記第２のクロック発生回路は、前記第１
のクロック発生回路からの水平・垂直基準信号を参照し
て前記第１のクロックとは別の周波数安定度の高いクロ
ックを発生する固定周波数発振器で構成されることを特
徴とする請求項１記載のタイムベースコレクタ回路。 - 【請求項３】前記第２のクロック発生回路は、前記第１
のクロック発生回路からの水平・垂直基準信号を参照し
入力映像信号から得られるバースト信号に基づいて、水
平同期に対して十分周波数安定度の高い、前記バースト
信号に同期したクロックを発生するクロック発生回路で
構成されることを特徴とする請求項１記載のタイムベー
スコレクタ回路。 - 【請求項４】前記第２のクロック発生回路は、前記第１
のクロック発生回路からの水平・垂直基準信号を参照し
入力映像信号から得られる垂直同期信号に基づいて、水
平同期に対して十分周波数安定度の高い、前記垂直同期
信号に同期したクロックを発生するクロック発生回路で
構成されることを特徴とする請求項１記載のタイムベー
スコレクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064319A JPH08265798A (ja) | 1995-03-23 | 1995-03-23 | タイムベースコレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064319A JPH08265798A (ja) | 1995-03-23 | 1995-03-23 | タイムベースコレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265798A true JPH08265798A (ja) | 1996-10-11 |
Family
ID=13254806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064319A Pending JPH08265798A (ja) | 1995-03-23 | 1995-03-23 | タイムベースコレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002060188A1 (fr) * | 2001-01-24 | 2002-08-01 | Asahi Kasei Kabushiki Kaisha | Procede et circuit de separations de signaux y-c |
| US6483550B1 (en) | 1998-05-29 | 2002-11-19 | Matsushita Electric Industrial Co., Ltd. | Video signal level converting device and video signal analog-to-digital converter |
-
1995
- 1995-03-23 JP JP7064319A patent/JPH08265798A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483550B1 (en) | 1998-05-29 | 2002-11-19 | Matsushita Electric Industrial Co., Ltd. | Video signal level converting device and video signal analog-to-digital converter |
| WO2002060188A1 (fr) * | 2001-01-24 | 2002-08-01 | Asahi Kasei Kabushiki Kaisha | Procede et circuit de separations de signaux y-c |
| US7110045B2 (en) | 2001-01-24 | 2006-09-19 | Asahi Kasei Kabushiki Kaisha | Y/C separator and Y/C separating method |
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