JPH08167890A - クロック信号発生回路及び半導体装置 - Google Patents
クロック信号発生回路及び半導体装置Info
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- JPH08167890A JPH08167890A JP6308769A JP30876994A JPH08167890A JP H08167890 A JPH08167890 A JP H08167890A JP 6308769 A JP6308769 A JP 6308769A JP 30876994 A JP30876994 A JP 30876994A JP H08167890 A JPH08167890 A JP H08167890A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
(57)【要約】
【目的】 バーンイン試験等の低速動作時において、通
常の高速動作と同じ動作をＤＬＬ回路に行わせることに
より、ＤＬＬ回路の試験を可能とするクロック信号発生
回路を提供することである。 【構成】 基準クロック信号と該基準クロック信号に対
して位相が異なるテストクロック信号とのいずれか一方
を選択して出力するセレクタと、前記基準クロック信号
とクロック供給対象回路を経由したクロック信号との位
相差がなくなるように前記セレクタの出力信号に遅延を
与え、該クロック供給対象回路へ供給する前記クロック
信号を生成するディレイライン式位相同期回路とを備え
た。
常の高速動作と同じ動作をＤＬＬ回路に行わせることに
より、ＤＬＬ回路の試験を可能とするクロック信号発生
回路を提供することである。 【構成】 基準クロック信号と該基準クロック信号に対
して位相が異なるテストクロック信号とのいずれか一方
を選択して出力するセレクタと、前記基準クロック信号
とクロック供給対象回路を経由したクロック信号との位
相差がなくなるように前記セレクタの出力信号に遅延を
与え、該クロック供給対象回路へ供給する前記クロック
信号を生成するディレイライン式位相同期回路とを備え
た。
Description
【０００１】
【産業上の利用分野】本発明は、ディレイライン方式の
位相同期回路を用いたクロック信号発生回路、及びこの
ようなクロック信号発生回路を搭載した半導体装置に関
する。
位相同期回路を用いたクロック信号発生回路、及びこの
ようなクロック信号発生回路を搭載した半導体装置に関
する。
【０００２】
【従来の技術】一般に、マイクロプロセッサやこの周辺
回路を担う半導体装置（ＬＳＩ）では、高い周波数で動
作することが要求され、また複数のチップを組み合わせ
て使用するために、システムクロックや外部から供給さ
れるクロックに同期して動作することが必要である。
回路を担う半導体装置（ＬＳＩ）では、高い周波数で動
作することが要求され、また複数のチップを組み合わせ
て使用するために、システムクロックや外部から供給さ
れるクロックに同期して動作することが必要である。
【０００３】このような高速で動作するＬＳＩは、外部
から供給される基準クロック信号に対する内部回路のク
ロック信号の遅延を少なくし、また他のＬＳＩのクロッ
ク信号と同期を取るために、位相同期（ＰＬＬ：Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使ったクロック
信号発生回路によってＬＳＩの内部クロック信号を制御
することが行われている。そして、この位相同期回路で
は、発振器としてディレイライン回路を使用して基準ク
ロックを１サイクル遅らせて次のクロックの立上がりに
同期させるディレイライン方式（ＤＬＬ：Ｄｅｌａｙ
Ｌｉｎｅ Ｌｏｏｐ）が用いられている。
から供給される基準クロック信号に対する内部回路のク
ロック信号の遅延を少なくし、また他のＬＳＩのクロッ
ク信号と同期を取るために、位相同期（ＰＬＬ：Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使ったクロック
信号発生回路によってＬＳＩの内部クロック信号を制御
することが行われている。そして、この位相同期回路で
は、発振器としてディレイライン回路を使用して基準ク
ロックを１サイクル遅らせて次のクロックの立上がりに
同期させるディレイライン方式（ＤＬＬ：Ｄｅｌａｙ
Ｌｉｎｅ Ｌｏｏｐ）が用いられている。
【０００４】図１０は、ディレイライン式位相同期回路
（以下、ＤＬＬ回路という）を用いた従来のクロック信
号発生回路を示すブロック図である。
（以下、ＤＬＬ回路という）を用いた従来のクロック信
号発生回路を示すブロック図である。
【０００５】このクロック信号発生回路はＤＬＬ回路１
００で構成されており、該ＤＬＬ回路１００は、外部か
らの基準クロック信号ＣとＬＳＩ内部回路１１０を経由
した内部クロック信号Ｃ’との位相差を検出する位相比
較器１０１と、該位相比較器１０１の位相差出力に応じ
て出力電圧を変化させるループフィルタ１０２と、該ル
ープフィルタ１０２の出力電圧に応じて基準クロックＣ
に対する遅延が変化する可変遅延のディレイライン回路
１０３とで構成されている。そして、ＤＬＬ回路１００
から出力された内部クロック信号Ｃ’は、ＬＳＩ内部回
路１１０を経由して位相比較器１０１において基準クロ
ック信号Ｃと比較されるようになっている。
００で構成されており、該ＤＬＬ回路１００は、外部か
らの基準クロック信号ＣとＬＳＩ内部回路１１０を経由
した内部クロック信号Ｃ’との位相差を検出する位相比
較器１０１と、該位相比較器１０１の位相差出力に応じ
て出力電圧を変化させるループフィルタ１０２と、該ル
ープフィルタ１０２の出力電圧に応じて基準クロックＣ
に対する遅延が変化する可変遅延のディレイライン回路
１０３とで構成されている。そして、ＤＬＬ回路１００
から出力された内部クロック信号Ｃ’は、ＬＳＩ内部回
路１１０を経由して位相比較器１０１において基準クロ
ック信号Ｃと比較されるようになっている。
【０００６】このようなクロック信号発生回路におい
て、内部クロック信号Ｃ’は、ディレイライン回路１０
３によって基準クロック信号Ｃよりも遅れた信号にな
る。位相比較器１０１では、この遅れた内部クロック信
号Ｃ’と次の基準クロック信号Ｃとの立上がりエッジの
位相差を検出し、この位相差に応じてループフィルタ１
０２の出力電位は増減する。このループフィルタ１０２
の出力電位によってディレイライン回路１０３は、位相
差を相殺する方向に遅延時間を変化させる。
て、内部クロック信号Ｃ’は、ディレイライン回路１０
３によって基準クロック信号Ｃよりも遅れた信号にな
る。位相比較器１０１では、この遅れた内部クロック信
号Ｃ’と次の基準クロック信号Ｃとの立上がりエッジの
位相差を検出し、この位相差に応じてループフィルタ１
０２の出力電位は増減する。このループフィルタ１０２
の出力電位によってディレイライン回路１０３は、位相
差を相殺する方向に遅延時間を変化させる。
【０００７】このような動作を繰り返し、ディレイライ
ン回路１０３によって内部クロック信号Ｃ’が基準クロ
ック信号Ｃよりも丁度１サイクル分遅れて次のクロック
との位相差が位相比較器１０１によって検出されなくな
れば（ロック状態）、ループフィルタ１０２はその時の
出力電圧を保持し、ＤＬＬ回路１００は基準クロック信
号Ｃに対して位相が同期した内部クロック信号Ｃ’を発
生し続けることになる。
ン回路１０３によって内部クロック信号Ｃ’が基準クロ
ック信号Ｃよりも丁度１サイクル分遅れて次のクロック
との位相差が位相比較器１０１によって検出されなくな
れば（ロック状態）、ループフィルタ１０２はその時の
出力電圧を保持し、ＤＬＬ回路１００は基準クロック信
号Ｃに対して位相が同期した内部クロック信号Ｃ’を発
生し続けることになる。
【０００８】このとき、内部クロック信号Ｃ’は、基準
クロックＣよりも多少位相が進んだ状態となる。従っ
て、ＬＳＩ内における基準クロックＣに近い箇所のレジ
スタ１１１には基準クロックＣを供給するようにし、基
準クロックＣから遠い箇所のレジスタ１１２には基準ク
ロックＣよりも位相が進んだ内部クロックＣ’を供給す
るようにして、基準クロックＣから遠い箇所のレジスタ
に基準クロックＣを供給することにより生ずるクロック
スキューを緩和するようにしている。
クロックＣよりも多少位相が進んだ状態となる。従っ
て、ＬＳＩ内における基準クロックＣに近い箇所のレジ
スタ１１１には基準クロックＣを供給するようにし、基
準クロックＣから遠い箇所のレジスタ１１２には基準ク
ロックＣよりも位相が進んだ内部クロックＣ’を供給す
るようにして、基準クロックＣから遠い箇所のレジスタ
に基準クロックＣを供給することにより生ずるクロック
スキューを緩和するようにしている。
【０００９】このように、ＤＬＬ回路１００を用いるこ
とにより、ＬＳＩ内部回路１１０に用いられる内部クロ
ック信号Ｃ’は、外部から供給される基準クロック信号
Ｃと位相差なく同期し、ＬＳＩ入力部のバッファリング
による内部回路１１０での遅延が生じないという利点が
ある。
とにより、ＬＳＩ内部回路１１０に用いられる内部クロ
ック信号Ｃ’は、外部から供給される基準クロック信号
Ｃと位相差なく同期し、ＬＳＩ入力部のバッファリング
による内部回路１１０での遅延が生じないという利点が
ある。
【００１０】ところで、このようなクロック信号発生回
路では、ＤＬＬ回路１００に遅延範囲の制限があるため
に、ロック可能な周波数範囲にも制限がある。すなわ
ち、ディレイライン回路１０３の最大遅延時間及び最小
遅延時間によってＤＬＬ回路１００のロック可能な最低
周波数及び最大周波数がそれぞれ決められる。
路では、ＤＬＬ回路１００に遅延範囲の制限があるため
に、ロック可能な周波数範囲にも制限がある。すなわ
ち、ディレイライン回路１０３の最大遅延時間及び最小
遅延時間によってＤＬＬ回路１００のロック可能な最低
周波数及び最大周波数がそれぞれ決められる。
【００１１】このため、通常時の高速動作（例えば２０
ＭＨｚ〜２００ＭＨｚ）に最適化されたＤＬＬ回路１０
０は、通常動作時おいては、図１１（ａ）の矢印に示す
ようにディレイライン回路１０３で必要な遅延が該ディ
レイライン回路１０３で発生可能な遅延量をオーバーす
ることはないので正常に動作する。しかし、ＬＳＩ評価
のためのバーンイン試験の場合のように、高速な評価装
置がなく低いクロック周波数（例えば１ＭＨｚ）でテス
トしなければならない低速動作時には、図１１（ｂ）の
矢印に示すようにディレイライン回路１０３で必要な遅
延が該ディレイライン回路１０３で発生可能な遅延量を
オーバーしてしまうため、ＤＬＬ回路１００を正常に動
作させることができない。
ＭＨｚ〜２００ＭＨｚ）に最適化されたＤＬＬ回路１０
０は、通常動作時おいては、図１１（ａ）の矢印に示す
ようにディレイライン回路１０３で必要な遅延が該ディ
レイライン回路１０３で発生可能な遅延量をオーバーす
ることはないので正常に動作する。しかし、ＬＳＩ評価
のためのバーンイン試験の場合のように、高速な評価装
置がなく低いクロック周波数（例えば１ＭＨｚ）でテス
トしなければならない低速動作時には、図１１（ｂ）の
矢印に示すようにディレイライン回路１０３で必要な遅
延が該ディレイライン回路１０３で発生可能な遅延量を
オーバーしてしまうため、ＤＬＬ回路１００を正常に動
作させることができない。
【００１２】図１２は、２相クロック方式の半導体装置
において従来のクロック信号発生回路を適用した例を示
す図である。
において従来のクロック信号発生回路を適用した例を示
す図である。
【００１３】本例の２相クロックは、例えば同期式ＲＡ
Ｍにおいて、タック（Ｔａｃｋ）のスペック（ＳＰＥ
Ｃ）を満たすため、図１３（ａ）に示すように基準クロ
ックとして、基準クロックＫ（入力側用）と、該基準ク
ロックＫをよりも位相の進んだ基準クロックＣ（出力側
用）との２相を用いるようにしたものである。
Ｍにおいて、タック（Ｔａｃｋ）のスペック（ＳＰＥ
Ｃ）を満たすため、図１３（ａ）に示すように基準クロ
ックとして、基準クロックＫ（入力側用）と、該基準ク
ロックＫをよりも位相の進んだ基準クロックＣ（出力側
用）との２相を用いるようにしたものである。
【００１４】構成としては、半導体装置２００内に上述
した図１０に示すものと同一機能のクロック信号発生回
路を２個設け、一方のクロック信号発生回路には外部か
ら第１の基準クロックＣを供給し、他方のクロック信号
発生回路には第２の基準クロックＫを供給するようにし
たものである。
した図１０に示すものと同一機能のクロック信号発生回
路を２個設け、一方のクロック信号発生回路には外部か
ら第１の基準クロックＣを供給し、他方のクロック信号
発生回路には第２の基準クロックＫを供給するようにし
たものである。
【００１５】ここで、第１の基準クロックＣが供給され
るクロック信号発生回路のＤＬＬ回路は、位相比較器２
０１、ループフィルタ２０２及びディレイライン２０３
で構成され、第２の基準クロックＫが供給されるクロッ
ク信号発生回路のＤＬＬ回路は、位相比較器２５１、ル
ープフィルタ２５２及びディレイライン２５３で構成さ
れる。そして、第１及び第２の基準クロックＣ，Ｋより
位相が進んだ内部クロックＣ’，Ｋ’をそれぞれ発生さ
せ、内部クロックＣ’を内部回路２１０に、内部クロッ
クＫ’を内部回路２６０に供給する。その動作は、上述
の図１０に示したの単相クロックの場合と同様である。
るクロック信号発生回路のＤＬＬ回路は、位相比較器２
０１、ループフィルタ２０２及びディレイライン２０３
で構成され、第２の基準クロックＫが供給されるクロッ
ク信号発生回路のＤＬＬ回路は、位相比較器２５１、ル
ープフィルタ２５２及びディレイライン２５３で構成さ
れる。そして、第１及び第２の基準クロックＣ，Ｋより
位相が進んだ内部クロックＣ’，Ｋ’をそれぞれ発生さ
せ、内部クロックＣ’を内部回路２１０に、内部クロッ
クＫ’を内部回路２６０に供給する。その動作は、上述
の図１０に示したの単相クロックの場合と同様である。
【００１６】また、出力レジスタ２１１及び入力レジス
タ２６１は、上述の図１０に示したレジスタ１１１に相
当するものであり、同様に、出力レジスタ２１２及び入
力レジスタ２６２は、図１０のレジスタ１１２に相当す
るものである。
タ２６１は、上述の図１０に示したレジスタ１１１に相
当するものであり、同様に、出力レジスタ２１２及び入
力レジスタ２６２は、図１０のレジスタ１１２に相当す
るものである。
【００１７】このような２相クロック方式においても、
低速動作時には単相クロックの場合と同様の問題が生ず
る。すなわち、図１３（ａ）に示す通常動作時とは違っ
て、低速動作時では、図１３（ｂ）の矢印に示すように
ディレイライン回路で必要な遅延がディレイライン回路
で発生可能な遅延量をオーバーしてしまうため、クロッ
ク信号発生回路は正常に動作することができない。
低速動作時には単相クロックの場合と同様の問題が生ず
る。すなわち、図１３（ａ）に示す通常動作時とは違っ
て、低速動作時では、図１３（ｂ）の矢印に示すように
ディレイライン回路で必要な遅延がディレイライン回路
で発生可能な遅延量をオーバーしてしまうため、クロッ
ク信号発生回路は正常に動作することができない。
【００１８】そこで、このような問題を解決するものと
して、図１４に示すようなクロック信号発生回路が提案
されている。
して、図１４に示すようなクロック信号発生回路が提案
されている。
【００１９】図１４は、ＤＬＬ回路を用いた従来の他の
クロック信号発生回路を示すブロック図である。
クロック信号発生回路を示すブロック図である。
【００２０】このクロック信号発生回路は、図１０に示
すＤＬＬ回路１００に相当するＤＬＬ回路３００とセレ
クタ４００とで構成されている。ＤＬＬ回路３００は、
位相比較器３０１、ループフィルタ３０２及びディレイ
ライン回路３０３で構成されている。ここで、位相比較
器３０１、ループフィルタ３０２及びディレイライン回
路３０３は、図１０に示す位相比較器１０１、ループフ
ィルタ１０２及びディレイライン回路１０３にそれぞれ
相当するものであり、内部回路５００は図１０に示す内
部回路１１０に相当するものである。
すＤＬＬ回路１００に相当するＤＬＬ回路３００とセレ
クタ４００とで構成されている。ＤＬＬ回路３００は、
位相比較器３０１、ループフィルタ３０２及びディレイ
ライン回路３０３で構成されている。ここで、位相比較
器３０１、ループフィルタ３０２及びディレイライン回
路３０３は、図１０に示す位相比較器１０１、ループフ
ィルタ１０２及びディレイライン回路１０３にそれぞれ
相当するものであり、内部回路５００は図１０に示す内
部回路１１０に相当するものである。
【００２１】セレクタ４００は、外部から供給されるク
ロック選択信号ＳＥによって、内部クロック信号Ｃ’の
供給源として、ＤＬＬ回路３００の出力と基準クロック
信号Ｃのいずれか一方を選択する。これにより、ＤＬＬ
回路３００の出力と外部から供給される基準クロック信
号Ｃとを切り替えて、内部回路５００を使用することが
できる。
ロック選択信号ＳＥによって、内部クロック信号Ｃ’の
供給源として、ＤＬＬ回路３００の出力と基準クロック
信号Ｃのいずれか一方を選択する。これにより、ＤＬＬ
回路３００の出力と外部から供給される基準クロック信
号Ｃとを切り替えて、内部回路５００を使用することが
できる。
【００２２】すなわち、低速動作でのテスト時には、ク
ロック選択信号ＳＥによりセレクタ４００で内部クロッ
ク信号Ｃ’として基準クロック信号Ｃを選択する。この
ときは低速動作のため、内部クロック信号Ｃ’の遅延は
ＬＳＩ内部回路５００の動作に影響しなくなり、ＤＬＬ
回路を使用して基準クロック信号より位相が進んだ内部
クロック信号を発生させる必要がなくなる。
ロック選択信号ＳＥによりセレクタ４００で内部クロッ
ク信号Ｃ’として基準クロック信号Ｃを選択する。この
ときは低速動作のため、内部クロック信号Ｃ’の遅延は
ＬＳＩ内部回路５００の動作に影響しなくなり、ＤＬＬ
回路を使用して基準クロック信号より位相が進んだ内部
クロック信号を発生させる必要がなくなる。
【００２３】
【発明が解決しようとする課題】しかしながら、上述の
図１４に示す従来のクロック信号発生回路では、評価時
にはＤＬＬ回路３００を動作させないため、ＤＬＬ回路
３００が評価の対象から外れるという問題があった。こ
のため、前述したバーンイン試験において、ＤＬＬ回路
３００にストレスをかけることができず、ＬＳＩ全体に
ついて十分な評価を行うことができない。
図１４に示す従来のクロック信号発生回路では、評価時
にはＤＬＬ回路３００を動作させないため、ＤＬＬ回路
３００が評価の対象から外れるという問題があった。こ
のため、前述したバーンイン試験において、ＤＬＬ回路
３００にストレスをかけることができず、ＬＳＩ全体に
ついて十分な評価を行うことができない。
【００２４】また、たとえ低速動作でもロックするよう
にＤＬＬ回路３００を最適化することができたとして
も、通常時には使用しないような周波数範囲まで考慮し
て設計しなければならないため、余分な回路や無駄な労
力が生ずることになる。
にＤＬＬ回路３００を最適化することができたとして
も、通常時には使用しないような周波数範囲まで考慮し
て設計しなければならないため、余分な回路や無駄な労
力が生ずることになる。
【００２５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、バーンイン試
験等の低速動作時において、通常の高速動作と同じ動作
をＤＬＬ回路に行わせることにより、ＤＬＬ回路の試験
を可能とするクロック信号発生回路を提供することであ
る。またその他の目的は、低速動作時において通常の高
速動作と同じ動作をＤＬＬ回路に行わせることにより、
例えばバーンイン試験時にＤＬＬ回路にも適性なストレ
スをかけ、ＬＳＩ全体について十分な評価を行うことが
できる半導体装置を提供することである。
するためになされたもので、その目的は、バーンイン試
験等の低速動作時において、通常の高速動作と同じ動作
をＤＬＬ回路に行わせることにより、ＤＬＬ回路の試験
を可能とするクロック信号発生回路を提供することであ
る。またその他の目的は、低速動作時において通常の高
速動作と同じ動作をＤＬＬ回路に行わせることにより、
例えばバーンイン試験時にＤＬＬ回路にも適性なストレ
スをかけ、ＬＳＩ全体について十分な評価を行うことが
できる半導体装置を提供することである。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明のクロック信号発生回路の特徴は、基準
クロック信号と該基準クロック信号に対して位相が異な
るテストクロック信号とのいずれか一方を選択して出力
するセレクタと、前記基準クロック信号とクロック供給
対象回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、該クロッ
ク供給対象回路へ供給する前記クロック信号を生成する
ＤＬＬ回路とを備えたものである。
に、第１の発明のクロック信号発生回路の特徴は、基準
クロック信号と該基準クロック信号に対して位相が異な
るテストクロック信号とのいずれか一方を選択して出力
するセレクタと、前記基準クロック信号とクロック供給
対象回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、該クロッ
ク供給対象回路へ供給する前記クロック信号を生成する
ＤＬＬ回路とを備えたものである。
【００２７】第２の発明のクロック信号発生回路の特徴
は、第１の基準クロック信号と該第１の基準クロックに
対して位相が異なる第１のテストクロック信号とのいず
れか一方を選択して出力する第１のセレクタと、前記第
１の基準クロックとクロック供給対象回路を経由した第
１のクロック信号との位相差がなくなるように前記第１
のセレクタの出力信号に遅延を与え、該クロック供給対
象回路へ供給する前記第１のクロック信号を生成する第
１のＤＬＬ回路と、前記第１の基準クロック信号とは位
相が異なる第２の基準クロック信号と該第２の基準クロ
ックに対して位相が異なる第２のテストクロック信号と
のいずれか一方を選択して出力する第２のセレクタと、
前記第２の基準クロック信号とクロック供給対象回路か
ら出力された第２のクロック信号との位相差がなくなる
ように前記第２のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第２のクロック信
号を生成する第２のＤＬＬ回路とを備えたものである。
は、第１の基準クロック信号と該第１の基準クロックに
対して位相が異なる第１のテストクロック信号とのいず
れか一方を選択して出力する第１のセレクタと、前記第
１の基準クロックとクロック供給対象回路を経由した第
１のクロック信号との位相差がなくなるように前記第１
のセレクタの出力信号に遅延を与え、該クロック供給対
象回路へ供給する前記第１のクロック信号を生成する第
１のＤＬＬ回路と、前記第１の基準クロック信号とは位
相が異なる第２の基準クロック信号と該第２の基準クロ
ックに対して位相が異なる第２のテストクロック信号と
のいずれか一方を選択して出力する第２のセレクタと、
前記第２の基準クロック信号とクロック供給対象回路か
ら出力された第２のクロック信号との位相差がなくなる
ように前記第２のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第２のクロック信
号を生成する第２のＤＬＬ回路とを備えたものである。
【００２８】第３の発明のクロック信号発生回路の特徴
は、前記第２のテストクロック信号として前記第１の基
準クロックを供給する構成にしたことを特徴とする請求
項２記載のクロック信号発生回路。
は、前記第２のテストクロック信号として前記第１の基
準クロックを供給する構成にしたことを特徴とする請求
項２記載のクロック信号発生回路。
【００２９】第４の発明の半導体装置の特徴は、内部ク
ロック信号に同期して所定の動作をする内部回路と、外
部から与えられた基準クロック信号と前記内部回路を経
由した前記内部クロック信号との位相差がなくなるよう
に前記内部回路へ供給する前記内部クロック信号をディ
レイライン方式で生成するクロック信号発生回路とを備
えた半導体装置において、前記クロック信号発生回路
は、前記基準クロック信号と該基準クロックに対して位
相が異なるテストクロック信号とのいずれか一方を選択
して出力するセレクタと、前記基準クロック信号と前記
内部回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、前記内部
回路へ供給する前記内部クロック信号を生成するＤＬＬ
回路とを備えたものである。
ロック信号に同期して所定の動作をする内部回路と、外
部から与えられた基準クロック信号と前記内部回路を経
由した前記内部クロック信号との位相差がなくなるよう
に前記内部回路へ供給する前記内部クロック信号をディ
レイライン方式で生成するクロック信号発生回路とを備
えた半導体装置において、前記クロック信号発生回路
は、前記基準クロック信号と該基準クロックに対して位
相が異なるテストクロック信号とのいずれか一方を選択
して出力するセレクタと、前記基準クロック信号と前記
内部回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、前記内部
回路へ供給する前記内部クロック信号を生成するＤＬＬ
回路とを備えたものである。
【００３０】第５の発明の半導体装置の特徴は、第１及
び第２の内部クロック信号に同期してそれぞれ所定の動
作をする第１及び第２の内部回路と、外部から与えられ
た第１の基準クロックと前記第１の内部回路を経由した
前記第１の内部クロック信号との位相差がなくなるよう
に前記第１の内部回路へ供給する前記第１の内部クロッ
ク信号をディレイライン方式で生成する第１のクロック
信号発生回路と、前記第１の基準クロックとは位相が異
なる第２の基準クロックと前記第２の内部回路を経由し
た前記第２の内部クロック信号との位相差がなくなるよ
うに前記第２の内部回路へ供給する前記第２の内部クロ
ック信号をディレイライン方式で生成する第２のクロッ
ク信号発生回路とを備えた半導体装置において、前記第
１のクロック信号発生回路は、前記第１の基準クロック
信号と該第１の基準クロックに対して位相が異なる第１
のテストクロック信号とのいずれか一方を選択して出力
する第１のセレクタと、前記第１の基準クロックと前記
第１の内部回路を経由した前記第１の内部クロック信号
との位相差がなくなるように前記第１のセレクタの出力
信号に遅延を与え、前記第１の内部回路へ供給する前記
第１の内部クロック信号を生成する第１のＤＬＬ回路と
を備え、前記第２のクロック信号発生回路は、前記第２
の基準クロック信号と該第２の基準クロックに対して位
相が異なる第２のテストクロック信号とのいずれか一方
を選択して出力する第２のセレクタと、前記第２の基準
クロックと前記第２の内部回路を経由した前記第２の内
部クロック信号との位相差がなくなるように前記第２の
セレクタの出力信号に遅延を与え、前記第２の内部回路
へ供給する前記第２の内部クロック信号を生成する第２
のＤＬＬ回路とを備えたものである。
び第２の内部クロック信号に同期してそれぞれ所定の動
作をする第１及び第２の内部回路と、外部から与えられ
た第１の基準クロックと前記第１の内部回路を経由した
前記第１の内部クロック信号との位相差がなくなるよう
に前記第１の内部回路へ供給する前記第１の内部クロッ
ク信号をディレイライン方式で生成する第１のクロック
信号発生回路と、前記第１の基準クロックとは位相が異
なる第２の基準クロックと前記第２の内部回路を経由し
た前記第２の内部クロック信号との位相差がなくなるよ
うに前記第２の内部回路へ供給する前記第２の内部クロ
ック信号をディレイライン方式で生成する第２のクロッ
ク信号発生回路とを備えた半導体装置において、前記第
１のクロック信号発生回路は、前記第１の基準クロック
信号と該第１の基準クロックに対して位相が異なる第１
のテストクロック信号とのいずれか一方を選択して出力
する第１のセレクタと、前記第１の基準クロックと前記
第１の内部回路を経由した前記第１の内部クロック信号
との位相差がなくなるように前記第１のセレクタの出力
信号に遅延を与え、前記第１の内部回路へ供給する前記
第１の内部クロック信号を生成する第１のＤＬＬ回路と
を備え、前記第２のクロック信号発生回路は、前記第２
の基準クロック信号と該第２の基準クロックに対して位
相が異なる第２のテストクロック信号とのいずれか一方
を選択して出力する第２のセレクタと、前記第２の基準
クロックと前記第２の内部回路を経由した前記第２の内
部クロック信号との位相差がなくなるように前記第２の
セレクタの出力信号に遅延を与え、前記第２の内部回路
へ供給する前記第２の内部クロック信号を生成する第２
のＤＬＬ回路とを備えたものである。
【００３１】第６の発明の半導体装置の特徴は、前記第
５の発明において、前記第２のテストクロック信号とし
て前記第１の基準クロックを供給する構成にしたことに
ある。
５の発明において、前記第２のテストクロック信号とし
て前記第１の基準クロックを供給する構成にしたことに
ある。
【００３２】
【作用】上述の如き構成によれば、通常の高速動作時に
は、セレクタは基準クロック信号を選択する結果、ＤＬ
Ｌ回路には基準クロック信号が入力される。そして、該
ＤＬＬ回路は、基準クロック信号とクロック供給対象回
路（内部回路）を経由したクロック信号との位相差がな
くなるように、前記セレクタの出力信号である基準クロ
ックに遅延を与え、該クロック供給対象回路へ供給する
クロック信号を生成する。
は、セレクタは基準クロック信号を選択する結果、ＤＬ
Ｌ回路には基準クロック信号が入力される。そして、該
ＤＬＬ回路は、基準クロック信号とクロック供給対象回
路（内部回路）を経由したクロック信号との位相差がな
くなるように、前記セレクタの出力信号である基準クロ
ックに遅延を与え、該クロック供給対象回路へ供給する
クロック信号を生成する。
【００３３】一方、バーンイン試験等の低速動作時に
は、セレクタは例えば基準クロック信号よりも位相が進
んだテストクロック信号を選択する結果、ＤＬＬ回路に
は該テストクロック信号が入力される。これによって、
ＤＬＬ回路は、許容範囲内の遅延を前記テストクロック
信号に容易に与えることができ、低速動作にも関わらず
回路自体は通常時と同様の動作を行い、クロック供給対
象回路へ供給するクロック信号を生成する。
は、セレクタは例えば基準クロック信号よりも位相が進
んだテストクロック信号を選択する結果、ＤＬＬ回路に
は該テストクロック信号が入力される。これによって、
ＤＬＬ回路は、許容範囲内の遅延を前記テストクロック
信号に容易に与えることができ、低速動作にも関わらず
回路自体は通常時と同様の動作を行い、クロック供給対
象回路へ供給するクロック信号を生成する。
【００３４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明を実施したクロック信号発生回路
のブロック図である。
する。図１は、本発明を実施したクロック信号発生回路
のブロック図である。
【００３５】このクロック信号発生回路は、基準クロッ
ク信号Ｃと該基準クロックＣに対して位相が進んでいる
テストクロック信号Ｃｔｅｓｔとのいずれか一方を選択
して出力するセレクタ１と、前記基準クロック信号Ｃと
ＬＳＩ内部回路３を経由した内部クロック信号Ｃ’との
位相差がなくなるように前記セレクタ１の出力信号に遅
延を与え、内部回路３へ供給する内部クロック信号Ｃ’
を生成するＤＬＬ回路２とで構成されている。
ク信号Ｃと該基準クロックＣに対して位相が進んでいる
テストクロック信号Ｃｔｅｓｔとのいずれか一方を選択
して出力するセレクタ１と、前記基準クロック信号Ｃと
ＬＳＩ内部回路３を経由した内部クロック信号Ｃ’との
位相差がなくなるように前記セレクタ１の出力信号に遅
延を与え、内部回路３へ供給する内部クロック信号Ｃ’
を生成するＤＬＬ回路２とで構成されている。
【００３６】ＤＬＬ回路２は、外部からの基準クロック
信号ＣとＬＳＩ内部回路３を経由した内部クロック信号
Ｃ’との位相差を検出する位相比較器２ａと、該位相比
較器２ａの位相差出力に応じて出力電圧を変化させるル
ープフィルタ２ｂと、該ループフィルタ２ｂの出力電圧
に応じて前記セレクタ１の出力信号に対する遅延が変化
する可変遅延のディレイライン回路２ｃとで構成されて
いる。
信号ＣとＬＳＩ内部回路３を経由した内部クロック信号
Ｃ’との位相差を検出する位相比較器２ａと、該位相比
較器２ａの位相差出力に応じて出力電圧を変化させるル
ープフィルタ２ｂと、該ループフィルタ２ｂの出力電圧
に応じて前記セレクタ１の出力信号に対する遅延が変化
する可変遅延のディレイライン回路２ｃとで構成されて
いる。
【００３７】また、本実施例では、ＬＳＩ内におけるセ
レクタ１の出力側に近い箇所のレジスタ４にはセレクタ
１の出力信号を供給するようにし、セレクタ１の出力側
から遠い箇所のレジスタ５にはセレクタ１の出力信号よ
りも位相が進んだ内部クロックＣ’を供給するようにな
っている。
レクタ１の出力側に近い箇所のレジスタ４にはセレクタ
１の出力信号を供給するようにし、セレクタ１の出力側
から遠い箇所のレジスタ５にはセレクタ１の出力信号よ
りも位相が進んだ内部クロックＣ’を供給するようにな
っている。
【００３８】図２は、位相比較器２ａの内部構成を示す
回路図である。
回路図である。
【００３９】この位相比較器２ａは、同図に示すよう
に、２入力ＮＡＮＤゲート１１〜１６と、４入力ＮＡＮ
Ｄゲート１７と、３入力ＮＡＮＤゲート１８，１９とで
構成され、それぞれ２つの入力端子２０，２１と出力端
子２２，２３を有している。入力端子２０には基準クロ
ック信号Ｃが入力され、入力端子２１には内部回路３を
経由した内部クロック信号Ｃ’が入力されるようになっ
ている。さらに、出力端子２２からは／ＵＰ信号が、出
力端子２３からはＤＯＷＮ信号がそれぞれ送出されるよ
うになっている。
に、２入力ＮＡＮＤゲート１１〜１６と、４入力ＮＡＮ
Ｄゲート１７と、３入力ＮＡＮＤゲート１８，１９とで
構成され、それぞれ２つの入力端子２０，２１と出力端
子２２，２３を有している。入力端子２０には基準クロ
ック信号Ｃが入力され、入力端子２１には内部回路３を
経由した内部クロック信号Ｃ’が入力されるようになっ
ている。さらに、出力端子２２からは／ＵＰ信号が、出
力端子２３からはＤＯＷＮ信号がそれぞれ送出されるよ
うになっている。
【００４０】この位相比較器２ａによれば、内部クロッ
ク信号Ｃ’の位相が基準クロック信号Ｃより進んでいる
場合はＤＯＷＮ信号を活性化し、逆に内部クロック信号
Ｃ’の位相が基準クロック信号Ｃより遅れている場合は
／ＵＰ信号を活性化する。そして、これらの／ＵＰ信号
及びＤＯＷＮ信号は、それぞれの位相差に応じた時間だ
け出力される。
ク信号Ｃ’の位相が基準クロック信号Ｃより進んでいる
場合はＤＯＷＮ信号を活性化し、逆に内部クロック信号
Ｃ’の位相が基準クロック信号Ｃより遅れている場合は
／ＵＰ信号を活性化する。そして、これらの／ＵＰ信号
及びＤＯＷＮ信号は、それぞれの位相差に応じた時間だ
け出力される。
【００４１】図３は、ループフィルタ２ｂの内部構成を
示す回路図である。
示す回路図である。
【００４２】このループフィルタ２ｂは、同図に示すよ
うに、チャージポンプ部３１とローパスフィルタ３２と
で構成され、チャージポンプ部３１は、Ｐ−ＭＯＳＦＥ
Ｔ３１ａとＮ−ＭＯＳＦＥＴ３１ｂとから成り、さらに
ローパスフィルタ３２は抵抗素子３２ａ，３２ｂとキャ
パシタ３２ｃとから成る。
うに、チャージポンプ部３１とローパスフィルタ３２と
で構成され、チャージポンプ部３１は、Ｐ−ＭＯＳＦＥ
Ｔ３１ａとＮ−ＭＯＳＦＥＴ３１ｂとから成り、さらに
ローパスフィルタ３２は抵抗素子３２ａ，３２ｂとキャ
パシタ３２ｃとから成る。
【００４３】このループフィルタ２ｂによれば、位相比
較器２ａによって／ＵＰ信号が活性化されると、チャー
ジポンプ部３１のＰ−ＭＯＳＦＥＴ３１ａがオンし、ロ
ーパスフィルタ部３２のキャパシタ３２ｃが充電され、
出力端子３３の電位が上がる。また、ＤＯＷＮ信号が与
えられるとチャージポンプ部３１のＮ−ＭＯＳＦＥＴ３
１ｂがオンし、キャパシタ３２ｃは放電され、出力端子
３３の電位が下がる。このようにチャージポンプ部３１
は位相比較器２ａから供給されるデジタル信号の／ＵＰ
信号及びＤＯＷＮ信号をアナログ量に変換し、ローパス
フィルタ部３２は雑音などの高周波成分を取り除くと共
に、出力電位を保持する。
較器２ａによって／ＵＰ信号が活性化されると、チャー
ジポンプ部３１のＰ−ＭＯＳＦＥＴ３１ａがオンし、ロ
ーパスフィルタ部３２のキャパシタ３２ｃが充電され、
出力端子３３の電位が上がる。また、ＤＯＷＮ信号が与
えられるとチャージポンプ部３１のＮ−ＭＯＳＦＥＴ３
１ｂがオンし、キャパシタ３２ｃは放電され、出力端子
３３の電位が下がる。このようにチャージポンプ部３１
は位相比較器２ａから供給されるデジタル信号の／ＵＰ
信号及びＤＯＷＮ信号をアナログ量に変換し、ローパス
フィルタ部３２は雑音などの高周波成分を取り除くと共
に、出力電位を保持する。
【００４４】図４は、ディレイライン回路２ｃの内部構
成を示す回路図である。
成を示す回路図である。
【００４５】このディレイライン回路２ｃは、同図に示
すように、ループフィルタ２ｂの出力電位を逆相に変換
するためのＰ−ＭＯＳＦＥＴ４１ａ及びＮ−ＭＯＳＦＥ
Ｔ４１ｂで構成されたバッファ部４１と、それぞれ複数
のインバータ４２ａ〜４２ｅ、Ｎ−ＭＯＳＦＥＴ４２ｆ
〜４２ｉ及びキャパシタ４２ｊ〜４２ｍで構成されたデ
ィレイライン部４２とから成る。なお、バッファ部４１
の入力端子４３には、ループフィルタ２ｂの出力が入力
され、ディレイライン部４２の入力端子４４にはセレク
タ１の出力が入力されるようになっている。
すように、ループフィルタ２ｂの出力電位を逆相に変換
するためのＰ−ＭＯＳＦＥＴ４１ａ及びＮ−ＭＯＳＦＥ
Ｔ４１ｂで構成されたバッファ部４１と、それぞれ複数
のインバータ４２ａ〜４２ｅ、Ｎ−ＭＯＳＦＥＴ４２ｆ
〜４２ｉ及びキャパシタ４２ｊ〜４２ｍで構成されたデ
ィレイライン部４２とから成る。なお、バッファ部４１
の入力端子４３には、ループフィルタ２ｂの出力が入力
され、ディレイライン部４２の入力端子４４にはセレク
タ１の出力が入力されるようになっている。
【００４６】このディレイライン回路２ｃによれば、ル
ープフィルタ２ｂの出力電位が高い場合には、ディレイ
ライン部４２のＮ−ＭＯＳＦＥＴ４２ｆ〜４２ｉのゲー
ト電位が低くなり、この各Ｎ−ＭＯＳＦＥＴ４２ｆ〜４
２ｉのソース・ドレイン間に流れる電流が少なくなる。
そのため、インバータ４２ａ〜４２ｅの出力側のキャパ
シタ４２ｊ〜４２ｍの容量が見かけ上小さくなり、イン
バータ４２ａ〜４２ｅのゲート遅延が小さくなる。従っ
て、入力端子４４と出力端子４５との間に縦続接続され
たインバータ４２ａ〜４２ｅで構成されるディレイライ
ンの遅延も小さくなる。
ープフィルタ２ｂの出力電位が高い場合には、ディレイ
ライン部４２のＮ−ＭＯＳＦＥＴ４２ｆ〜４２ｉのゲー
ト電位が低くなり、この各Ｎ−ＭＯＳＦＥＴ４２ｆ〜４
２ｉのソース・ドレイン間に流れる電流が少なくなる。
そのため、インバータ４２ａ〜４２ｅの出力側のキャパ
シタ４２ｊ〜４２ｍの容量が見かけ上小さくなり、イン
バータ４２ａ〜４２ｅのゲート遅延が小さくなる。従っ
て、入力端子４４と出力端子４５との間に縦続接続され
たインバータ４２ａ〜４２ｅで構成されるディレイライ
ンの遅延も小さくなる。
【００４７】逆に、ループフィルタ２ｂの出力電位が低
い場合には、Ｎ−ＭＯＳＦＥＴ４２ｆ〜４２ｉのゲート
電位が高くなり、この各Ｎ−ＭＯＳＦＥＴ４２ｆ〜４２
ｉのソース・ドレイン間に流れる電流が増加する。その
ため、ディレイライン部４２のインバータ４２ａ〜４２
は、キャパシタ４２ｊ〜４２ｍの容量が見かけ上大きく
なるのでゲート遅延が増し、従ってディレイラインの遅
延は大きくなる。
い場合には、Ｎ−ＭＯＳＦＥＴ４２ｆ〜４２ｉのゲート
電位が高くなり、この各Ｎ−ＭＯＳＦＥＴ４２ｆ〜４２
ｉのソース・ドレイン間に流れる電流が増加する。その
ため、ディレイライン部４２のインバータ４２ａ〜４２
は、キャパシタ４２ｊ〜４２ｍの容量が見かけ上大きく
なるのでゲート遅延が増し、従ってディレイラインの遅
延は大きくなる。
【００４８】このようにループフィルタ２ｂの出力電位
によってディレイラインの遅延時間を変化させることが
できる。
によってディレイラインの遅延時間を変化させることが
できる。
【００４９】次に、本実施例のクロック信号供給回路の
動作を説明する。
動作を説明する。
【００５０】まず、通常の高速動作時において、セレク
タ１は基準クロック信号Ｃを選択し、ディレイライン回
路２ｃの出力である内部クロック信号Ｃ’は内部回路３
を経て位相比較器２ａへフィードバックされる。位相比
較器２ａは、該内部クロック信号Ｃ’と基準クロック信
号Ｃとを位相比較して、その位相差に応じた出力をルー
プフィルタ２ｂへ送出する。ループフィルタ２ｂの出力
は、ディレイライン回路２ｃの基準クロック信号Ｃに対
する遅延量を加減する。そして、一定時間経た後に最終
的に位相比較器２ｃへ入力される２つの信号Ｃ，Ｃ’の
位相差がなくなる。
タ１は基準クロック信号Ｃを選択し、ディレイライン回
路２ｃの出力である内部クロック信号Ｃ’は内部回路３
を経て位相比較器２ａへフィードバックされる。位相比
較器２ａは、該内部クロック信号Ｃ’と基準クロック信
号Ｃとを位相比較して、その位相差に応じた出力をルー
プフィルタ２ｂへ送出する。ループフィルタ２ｂの出力
は、ディレイライン回路２ｃの基準クロック信号Ｃに対
する遅延量を加減する。そして、一定時間経た後に最終
的に位相比較器２ｃへ入力される２つの信号Ｃ，Ｃ’の
位相差がなくなる。
【００５１】このとき、ディレイライン回路２ｃから出
力される内部クロック信号Ｃ’は、図５（ａ）に示すよ
うに基準クロック信号Ｃよりも多少位相が進んだものと
なる。この進んだ位相の内部クロック信号Ｃ’を生成す
るため、約１サイクルタイムの遅延をディレイライン回
路２ｃで発生させている（図５（ａ）の矢印参照）。
力される内部クロック信号Ｃ’は、図５（ａ）に示すよ
うに基準クロック信号Ｃよりも多少位相が進んだものと
なる。この進んだ位相の内部クロック信号Ｃ’を生成す
るため、約１サイクルタイムの遅延をディレイライン回
路２ｃで発生させている（図５（ａ）の矢印参照）。
【００５２】これにより、前述したようにセレクタ１の
出力側に近い箇所のレジスタ４には基準クロック信号Ｃ
が供給され、セレクタ１の出力側から遠い箇所のレジス
タ５には基準クロック信号Ｃよりも位相が進んだ内部ク
ロックＣ’が供給されるので、クロックスキューが緩和
される。
出力側に近い箇所のレジスタ４には基準クロック信号Ｃ
が供給され、セレクタ１の出力側から遠い箇所のレジス
タ５には基準クロック信号Ｃよりも位相が進んだ内部ク
ロックＣ’が供給されるので、クロックスキューが緩和
される。
【００５３】次いで、バーンイン試験のような低速動作
時では、セレクタ１は基準クロック信号Ｃよりも位相が
進んだテストクロック信号Ｃｔｅｓｔを選択する。そし
て、ＤＬＬ回路２では、このテストクロック信号Ｃｔｅ
ｓｔを用いて上述した通常の高速動作時と同様の動作が
行われる。すなわち、ディレイライン回路２ｃの出力で
ある内部クロック信号Ｃ’は内部回路３を経て位相比較
器２ａへフィードバックされ、位相比較器２ａにより該
内部クロック信号Ｃ’と基準クロック信号Ｃとが位相比
較される。そして、その位相差に応じた出力はループフ
ィルタ２ｂへ送出され、そのループフィルタ２ｂの出力
がディレイライン回路２ｃのテストクロック信号Ｃｔｅ
ｓｔに対する遅延量を加減する。一定時間経た後には位
相比較器２ｃへ入力される２つの信号Ｃ，Ｃ’の位相差
がなくなる。
時では、セレクタ１は基準クロック信号Ｃよりも位相が
進んだテストクロック信号Ｃｔｅｓｔを選択する。そし
て、ＤＬＬ回路２では、このテストクロック信号Ｃｔｅ
ｓｔを用いて上述した通常の高速動作時と同様の動作が
行われる。すなわち、ディレイライン回路２ｃの出力で
ある内部クロック信号Ｃ’は内部回路３を経て位相比較
器２ａへフィードバックされ、位相比較器２ａにより該
内部クロック信号Ｃ’と基準クロック信号Ｃとが位相比
較される。そして、その位相差に応じた出力はループフ
ィルタ２ｂへ送出され、そのループフィルタ２ｂの出力
がディレイライン回路２ｃのテストクロック信号Ｃｔｅ
ｓｔに対する遅延量を加減する。一定時間経た後には位
相比較器２ｃへ入力される２つの信号Ｃ，Ｃ’の位相差
がなくなる。
【００５４】前述したように、基準クロック信号Ｃより
も進んだ位相の内部クロック信号Ｃ’を生成するため、
約１サイクルタイムの遅延をディレイライン回路２ｃで
発生させる必要があるが、仮に、従来のようにディレイ
ライン回路２ｃへ基準クロック信号Ｃを供給するように
した場合は、図５（ｂ）の矢印Ｐ１で示すようにディレ
イライン回路２ｃで必要な遅延が該ディレイライン回路
２ｃで発生可能な遅延量をオーバーしてしまうため、Ｄ
ＬＬ回路２を正常に動作させることができない。 そこ
で、バーンイン試験のような低速動作時には、本実施例
のようにセレクタ１によって基準クロック信号Ｃよりも
位相の進んだテストクロック信号Ｃｔｅｓｔをディレイ
ライン回路２ｃへ供給する。これにより、図５（ｂ）の
矢印Ｐ２で示すように内部クロック信号Ｃ’をディレイ
ライン回路２ｃの許容範囲内の遅延量で容易に生成する
ことができ、低速動作時であってもＤＬＬ回路２を正常
に動作させることができる。従って、バーンイン試験に
おいて、ＤＬＬ回路にストレスをかけることができるの
で、ＤＬＬ回路を含めてＬＳＩ全体について十分な評価
を行うことが可能となる。
も進んだ位相の内部クロック信号Ｃ’を生成するため、
約１サイクルタイムの遅延をディレイライン回路２ｃで
発生させる必要があるが、仮に、従来のようにディレイ
ライン回路２ｃへ基準クロック信号Ｃを供給するように
した場合は、図５（ｂ）の矢印Ｐ１で示すようにディレ
イライン回路２ｃで必要な遅延が該ディレイライン回路
２ｃで発生可能な遅延量をオーバーしてしまうため、Ｄ
ＬＬ回路２を正常に動作させることができない。 そこ
で、バーンイン試験のような低速動作時には、本実施例
のようにセレクタ１によって基準クロック信号Ｃよりも
位相の進んだテストクロック信号Ｃｔｅｓｔをディレイ
ライン回路２ｃへ供給する。これにより、図５（ｂ）の
矢印Ｐ２で示すように内部クロック信号Ｃ’をディレイ
ライン回路２ｃの許容範囲内の遅延量で容易に生成する
ことができ、低速動作時であってもＤＬＬ回路２を正常
に動作させることができる。従って、バーンイン試験に
おいて、ＤＬＬ回路にストレスをかけることができるの
で、ＤＬＬ回路を含めてＬＳＩ全体について十分な評価
を行うことが可能となる。
【００５５】図６は、２相クロック方式の半導体装置に
おいて本発明のクロック信号発生回路を適用した例を示
す図である。
おいて本発明のクロック信号発生回路を適用した例を示
す図である。
【００５６】本例の２相クロック方式の半導体装置は、
図１２の従来例に対応したものであり、例えば同期式Ｒ
ＡＭにおいて、基準クロックとして、基準クロックＫ
（入力側用）と、該基準クロックＫをよりも位相の進ん
だ基準クロックＣ（出力側用）との２相を用いるもので
ある。
図１２の従来例に対応したものであり、例えば同期式Ｒ
ＡＭにおいて、基準クロックとして、基準クロックＫ
（入力側用）と、該基準クロックＫをよりも位相の進ん
だ基準クロックＣ（出力側用）との２相を用いるもので
ある。
【００５７】構成としては、半導体装置５０内に上述し
た図１に示すものと同一機能のクロック信号発生回路を
２個設け、外部より、一方のクロック信号発生回路には
第１の基準クロックＣとこれよりも位相が進んだ第１の
テストクロック信号Ｃｔｅｓｔとを供給し、他方のクロ
ック信号発生回路には第２の基準クロックＫとこれより
も位相が進んだ第２のテストクロック信号Ｋｔｅｓｔと
を供給する。
た図１に示すものと同一機能のクロック信号発生回路を
２個設け、外部より、一方のクロック信号発生回路には
第１の基準クロックＣとこれよりも位相が進んだ第１の
テストクロック信号Ｃｔｅｓｔとを供給し、他方のクロ
ック信号発生回路には第２の基準クロックＫとこれより
も位相が進んだ第２のテストクロック信号Ｋｔｅｓｔと
を供給する。
【００５８】ここで、第１の基準クロックＣ及び第１の
テストクロック信号Ｃｔｅｓｔが供給されるクロック信
号発生回路は、セレクタ５１と、位相比較器５２ａ、ル
ープフィルタ５２ｂ及びディレイライン５２ｃから成る
ＤＬＬ回路５２とで構成され、第１実施例と同様の動作
によってＬＳＩ内部回路５３へ供給される内部クロック
信号Ｃ’を生成する。さらに、第２の基準クロックＫ及
び第２のテストクロック信号Ｋｔｅｓｔが供給されるク
ロック信号発生回路は、セレクタ６１と、位相比較器６
２ａ、ループフィルタ６２ｂ及びディレイライン６２ｃ
から成るＤＬＬ回路６２とで構成され、同様にＬＳＩ内
部回路６３へ供給される内部クロック信号Ｋ’を生成す
る。
テストクロック信号Ｃｔｅｓｔが供給されるクロック信
号発生回路は、セレクタ５１と、位相比較器５２ａ、ル
ープフィルタ５２ｂ及びディレイライン５２ｃから成る
ＤＬＬ回路５２とで構成され、第１実施例と同様の動作
によってＬＳＩ内部回路５３へ供給される内部クロック
信号Ｃ’を生成する。さらに、第２の基準クロックＫ及
び第２のテストクロック信号Ｋｔｅｓｔが供給されるク
ロック信号発生回路は、セレクタ６１と、位相比較器６
２ａ、ループフィルタ６２ｂ及びディレイライン６２ｃ
から成るＤＬＬ回路６２とで構成され、同様にＬＳＩ内
部回路６３へ供給される内部クロック信号Ｋ’を生成す
る。
【００５９】なお、出力レジスタ５４及び入力レジスタ
６４は、上述の図１に示したレジスタ４に相当するもの
であり、同様に、出力レジスタ５５及び入力レジスタ６
５は、図１のレジスタ５に相当する。
６４は、上述の図１に示したレジスタ４に相当するもの
であり、同様に、出力レジスタ５５及び入力レジスタ６
５は、図１のレジスタ５に相当する。
【００６０】本適用例によれば、通常動作時において、
セレクタ５１，６１はそれぞれ基準クロック信号Ｃ，Ｋ
を選択し、そのときのＤＬＬ回路５２，６２の動作は上
述した単相の場合と同様である（図７（ａ））。一方、
低速動作時において、基準クロック信号Ｃ，Ｋを選択し
た場合は従来例と同様にディレイライン回路５２ｃ，６
２ｃの許容値をオーバーしてしまうので、それぞれ基準
クロック信号Ｃ，Ｋに対して位相の進んだ第１及び第２
ののテストクロック信号Ｃｔｅｓｔ，Ｋｔｅｓｔを選ぶ
ようにする。これにより、図７（ｂ）に示すように内部
クロック信号Ｃ’，Ｋ’をディレイライン回路５２ｃ，
６２ｃで発生できる遅延の許容範囲内で生成することが
でき、上記実施例と同様の利点が得られる。
セレクタ５１，６１はそれぞれ基準クロック信号Ｃ，Ｋ
を選択し、そのときのＤＬＬ回路５２，６２の動作は上
述した単相の場合と同様である（図７（ａ））。一方、
低速動作時において、基準クロック信号Ｃ，Ｋを選択し
た場合は従来例と同様にディレイライン回路５２ｃ，６
２ｃの許容値をオーバーしてしまうので、それぞれ基準
クロック信号Ｃ，Ｋに対して位相の進んだ第１及び第２
ののテストクロック信号Ｃｔｅｓｔ，Ｋｔｅｓｔを選ぶ
ようにする。これにより、図７（ｂ）に示すように内部
クロック信号Ｃ’，Ｋ’をディレイライン回路５２ｃ，
６２ｃで発生できる遅延の許容範囲内で生成することが
でき、上記実施例と同様の利点が得られる。
【００６１】図８は、２相クロック方式の半導体装置に
おいて本発明のクロック信号発生回路を適用した別の例
を示す図であり、図６と共通の要素には同一の符号が付
されている。
おいて本発明のクロック信号発生回路を適用した別の例
を示す図であり、図６と共通の要素には同一の符号が付
されている。
【００６２】本適用例の半導体装置５０Ａでは、第１の
基準クロック信号Ｃが第２の基準クロック信号Ｋよりも
位相が進んだものを使うことを利用して、低速動作時に
ディレイライン６２ｃへ第２のテストクロック信号Ｋｔ
ｅｓｔの代わりに第１の基準クロック信号Ｃを供給する
ようにしたものである。
基準クロック信号Ｃが第２の基準クロック信号Ｋよりも
位相が進んだものを使うことを利用して、低速動作時に
ディレイライン６２ｃへ第２のテストクロック信号Ｋｔ
ｅｓｔの代わりに第１の基準クロック信号Ｃを供給する
ようにしたものである。
【００６３】このような構成であっても、通常動作時
（図９（ａ）参照）、あるいは低速動作時（図９（ｂ）
参照）において、図６に示す前述の適用例と同様に動作
するが、第２のテストクロック信号Ｋｔｅｓｔを外部か
ら供給する必要がなくなるので、低速動作時にテストを
一層容易にすることができる。
（図９（ａ）参照）、あるいは低速動作時（図９（ｂ）
参照）において、図６に示す前述の適用例と同様に動作
するが、第２のテストクロック信号Ｋｔｅｓｔを外部か
ら供給する必要がなくなるので、低速動作時にテストを
一層容易にすることができる。
【００６４】
【発明の効果】以上詳細に説明したように、第１の発明
のクロック信号発生回路によれば、ＤＬＬ回路を工夫す
る必要なしに単純な回路の追加するだけで、低速動作時
においてもＤＬＬ回路を通常の高速動作時と同様に動作
させることができる。このため、高速な試験装置がなく
低いクロック周波数で試験を行わなければならないとき
であっても、ＤＬＬ回路の試験が可能になる。
のクロック信号発生回路によれば、ＤＬＬ回路を工夫す
る必要なしに単純な回路の追加するだけで、低速動作時
においてもＤＬＬ回路を通常の高速動作時と同様に動作
させることができる。このため、高速な試験装置がなく
低いクロック周波数で試験を行わなければならないとき
であっても、ＤＬＬ回路の試験が可能になる。
【００６５】第２の発明のクロック信号発生回路によれ
ば、２相クロック方式において第１の発明と同様の効果
が得られる。
ば、２相クロック方式において第１の発明と同様の効果
が得られる。
【００６６】第３の発明のクロック信号発生回路によれ
ば、第２のテストクロック信号として第１の基準クロッ
クを供給するようにしたので、第２のテストクロック信
号を外部から供給する必要がなくなり低速動作時にテス
トを一層容易にすることができる。
ば、第２のテストクロック信号として第１の基準クロッ
クを供給するようにしたので、第２のテストクロック信
号を外部から供給する必要がなくなり低速動作時にテス
トを一層容易にすることができる。
【００６７】第４の発明の半導体装置によれば、第１の
発明と同様の効果が得られ、特にバーンイン試験の場合
にはＤＬＬ回路にも適正なストレスをかけることがで
き、ＤＬＬ回路を含めてＬＳＩ全体について十分な評価
を行うことが可能となる。これにより、ＬＳＩの故障発
見率が向上する。
発明と同様の効果が得られ、特にバーンイン試験の場合
にはＤＬＬ回路にも適正なストレスをかけることがで
き、ＤＬＬ回路を含めてＬＳＩ全体について十分な評価
を行うことが可能となる。これにより、ＬＳＩの故障発
見率が向上する。
【００６８】第５の発明の半導体装置によれば、２相ク
ロック方式において第４の発明と同様の効果が得られ
る。
ロック方式において第４の発明と同様の効果が得られ
る。
【００６９】第６の発明の半導体装置によれば、第３の
発明と同様の効果を得ることができる。
発明と同様の効果を得ることができる。
【図１】本発明を実施したクロック信号発生回路のブロ
ック図である。
ック図である。
【図２】位相比較器２ａの内部構成を示す回路図であ
る。
る。
【図３】ループフィルタ２ｂの内部構成を示す回路図で
ある。
ある。
【図４】ディレイライン回路２ｃの内部構成を示す回路
図である。
図である。
【図５】図１に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図６】２相クロック方式の半導体装置において本発明
のクロック信号発生回路を適用した例を示す図である。
のクロック信号発生回路を適用した例を示す図である。
【図７】図６に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図８】２相クロック方式の半導体装置において本発明
のクロック信号発生回路を適用した別の例を示す図であ
る。
のクロック信号発生回路を適用した別の例を示す図であ
る。
【図９】図８に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図１０】ＤＬＬ回路を用いた従来のクロック信号発生
回路を示すブロック図である。
回路を示すブロック図である。
【図１１】図１０に示したクロック信号発生回路の動作
を示す波形図である。
を示す波形図である。
【図１２】２相クロックの半導体装置において従来のク
ロック信号発生回路を適用した例を示す図である。
ロック信号発生回路を適用した例を示す図である。
【図１３】図１２に示したクロック信号発生回路の動作
を示す波形図である。
を示す波形図である。
【図１４】ＤＬＬ回路を用いた従来の他のクロック信号
発生回路を示すブロック図である。
発生回路を示すブロック図である。
１，５１，６１ セレクタ ２，５２，６２ ＤＬＬ回路 ２ａ，５２ａ，６２ａ 位相比較器 ２ｂ，５２ｂ，６２ｂ ループフィルタ ２ｃ，５２ｃ，６２ｃ ディレイライン回路 ３，５３，６３ ＬＳＩ内部回路 Ｃ，Ｋ 基準クロック信号 Ｃ’，Ｋ’ 内部クロック信号 Ｃｔｅｓｔ，Ｋｔｅｓｔ テストクロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/081 Ｈ０４Ｌ 7/033 Ｇ０６Ｆ 1/04 ３４０ Ａ Ｈ０３Ｌ 7/08 Ｊ Ｈ０４Ｌ 7/02 Ｂ
Claims (6)
- 【請求項１】 基準クロック信号と該基準クロック信号
に対して位相が異なるテストクロック信号とのいずれか
一方を選択して出力するセレクタと、 前記基準クロック信号とクロック供給対象回路を経由し
たクロック信号との位相差がなくなるように前記セレク
タの出力信号に遅延を与え、該クロック供給対象回路へ
供給する前記クロック信号を生成するディレイライン式
位相同期回路とを備えたことを特徴とするクロック信号
発生回路。 - 【請求項２】 第１の基準クロック信号と該第１の基準
クロックに対して位相が異なる第１のテストクロック信
号とのいずれか一方を選択して出力する第１のセレクタ
と、 前記第１の基準クロックとクロック供給対象回路を経由
した第１のクロック信号との位相差がなくなるように前
記第１のセレクタの出力信号に遅延を与え、該クロック
供給対象回路へ供給する前記第１のクロック信号を生成
する第１のディレイライン式位相同期回路と、 前記第１の基準クロック信号とは位相が異なる第２の基
準クロック信号と該第２の基準クロックに対して位相が
異なる第２のテストクロック信号とのいずれか一方を選
択して出力する第２のセレクタと、 前記第２の基準クロック信号とクロック供給対象回路か
ら出力された第２のクロック信号との位相差がなくなる
ように前記第２のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第２のクロック信
号を生成する第２のディレイライン式位相同期回路とを
備えたことを特徴とするクロック信号発生回路。 - 【請求項３】 前記第２のテストクロック信号として前
記第１の基準クロックを供給する構成にしたことを特徴
とする請求項２記載のクロック信号発生回路。 - 【請求項４】 内部クロック信号に同期して所定の動作
をする内部回路と、外部から与えられる基準クロック信
号と前記内部回路を経由した前記内部クロック信号との
位相差がなくなるように前記内部回路へ供給する前記内
部クロック信号をディレイライン方式で生成するクロッ
ク信号発生回路とを備えた半導体装置において、 前記クロック信号発生回路は、 前記基準クロック信号と該基準クロックに対して位相が
異なるテストクロック信号とのいずれか一方を選択して
出力するセレクタと、 前記基準クロック信号と前記内部回路を経由した内部ク
ロック信号との位相差がなくなるように前記セレクタの
出力信号に遅延を与え、前記内部回路へ供給する前記内
部クロック信号を生成するディレイライン式位相同期回
路とを備えたことを特徴とする半導体装置。 - 【請求項５】 第１及び第２の内部クロック信号に同期
してそれぞれ所定の動作をする第１及び第２の内部回路
と、外部から与えられる第１の基準クロックと前記第１
の内部回路を経由した前記第１の内部クロック信号との
位相差がなくなるように前記第１の内部回路へ供給する
前記第１の内部クロック信号をディレイライン方式で生
成する第１のクロック信号発生回路と、前記第１の基準
クロックとは位相が異なる第２の基準クロックと前記第
２の内部回路を経由した前記第２の内部クロック信号と
の位相差がなくなるように前記第２の内部回路へ供給す
る前記第２の内部クロック信号をディレイライン方式で
生成する第２のクロック信号発生回路とを備えた半導体
装置において、 前記第１のクロック信号発生回路は、 前記第１の基準クロック信号と該第１の基準クロックに
対して位相が異なる第１のテストクロック信号とのいず
れか一方を選択して出力する第１のセレクタと、 前記
第１の基準クロックと前記第１の内部回路を経由した前
記第１の内部クロック信号との位相差がなくなるように
前記第１のセレクタの出力信号に遅延を与え、前記第１
の内部回路へ供給する前記第１の内部クロック信号を生
成する第１のディレイライン式位相同期回路とを備え、 前記第２のクロック信号発生回路は、 前記第２の基準クロック信号と該第２の基準クロックに
対して位相が異なる第２のテストクロック信号とのいず
れか一方を選択して出力する第２のセレクタと、 前記
第２の基準クロックと前記第２の内部回路を経由した前
記第２の内部クロック信号との位相差がなくなるように
前記第２のセレクタの出力信号に遅延を与え、前記第２
の内部回路へ供給する前記第２の内部クロック信号を生
成する第２のディレイライン式位相同期回路とを備えた
ことを特徴とする半導体装置。 - 【請求項６】 前記第２のテストクロック信号として前
記第１の基準クロックを供給する構成にしたことを特徴
とする請求項５記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30876994A JP3260048B2 (ja) | 1994-12-13 | 1994-12-13 | クロック信号発生回路及び半導体装置 |
| US08/570,970 US5675274A (en) | 1994-12-13 | 1995-12-12 | Semiconductor clock signal generation circuit |
| KR1019950048699A KR100186815B1 (ko) | 1994-12-13 | 1995-12-12 | 클럭신호 발생회로 및 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30876994A JP3260048B2 (ja) | 1994-12-13 | 1994-12-13 | クロック信号発生回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167890A true JPH08167890A (ja) | 1996-06-25 |
| JP3260048B2 JP3260048B2 (ja) | 2002-02-25 |
Family
ID=17985085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30876994A Expired - Fee Related JP3260048B2 (ja) | 1994-12-13 | 1994-12-13 | クロック信号発生回路及び半導体装置 |
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|---|---|
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- 1995-12-12 KR KR1019950048699A patent/KR100186815B1/ko not_active IP Right Cessation
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