JPH08167890A - クロック信号発生回路及び半導体装置 - Google Patents
クロック信号発生回路及び半導体装置Info
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- JPH08167890A JPH08167890A JP6308769A JP30876994A JPH08167890A JP H08167890 A JPH08167890 A JP H08167890A JP 6308769 A JP6308769 A JP 6308769A JP 30876994 A JP30876994 A JP 30876994A JP H08167890 A JPH08167890 A JP H08167890A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
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- 230000003111 delayed effect Effects 0.000 claims description 7
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- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 22
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- 230000000630 rising effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
(57)【要約】
【目的】 バーンイン試験等の低速動作時において、通
常の高速動作と同じ動作をDLL回路に行わせることに
より、DLL回路の試験を可能とするクロック信号発生
回路を提供することである。 【構成】 基準クロック信号と該基準クロック信号に対
して位相が異なるテストクロック信号とのいずれか一方
を選択して出力するセレクタと、前記基準クロック信号
とクロック供給対象回路を経由したクロック信号との位
相差がなくなるように前記セレクタの出力信号に遅延を
与え、該クロック供給対象回路へ供給する前記クロック
信号を生成するディレイライン式位相同期回路とを備え
た。
常の高速動作と同じ動作をDLL回路に行わせることに
より、DLL回路の試験を可能とするクロック信号発生
回路を提供することである。 【構成】 基準クロック信号と該基準クロック信号に対
して位相が異なるテストクロック信号とのいずれか一方
を選択して出力するセレクタと、前記基準クロック信号
とクロック供給対象回路を経由したクロック信号との位
相差がなくなるように前記セレクタの出力信号に遅延を
与え、該クロック供給対象回路へ供給する前記クロック
信号を生成するディレイライン式位相同期回路とを備え
た。
Description
【0001】
【産業上の利用分野】本発明は、ディレイライン方式の
位相同期回路を用いたクロック信号発生回路、及びこの
ようなクロック信号発生回路を搭載した半導体装置に関
する。
位相同期回路を用いたクロック信号発生回路、及びこの
ようなクロック信号発生回路を搭載した半導体装置に関
する。
【0002】
【従来の技術】一般に、マイクロプロセッサやこの周辺
回路を担う半導体装置(LSI)では、高い周波数で動
作することが要求され、また複数のチップを組み合わせ
て使用するために、システムクロックや外部から供給さ
れるクロックに同期して動作することが必要である。
回路を担う半導体装置(LSI)では、高い周波数で動
作することが要求され、また複数のチップを組み合わせ
て使用するために、システムクロックや外部から供給さ
れるクロックに同期して動作することが必要である。
【0003】このような高速で動作するLSIは、外部
から供給される基準クロック信号に対する内部回路のク
ロック信号の遅延を少なくし、また他のLSIのクロッ
ク信号と同期を取るために、位相同期(PLL:Pha
se Locked Loop)回路を使ったクロック
信号発生回路によってLSIの内部クロック信号を制御
することが行われている。そして、この位相同期回路で
は、発振器としてディレイライン回路を使用して基準ク
ロックを1サイクル遅らせて次のクロックの立上がりに
同期させるディレイライン方式(DLL:Delay
Line Loop)が用いられている。
から供給される基準クロック信号に対する内部回路のク
ロック信号の遅延を少なくし、また他のLSIのクロッ
ク信号と同期を取るために、位相同期(PLL:Pha
se Locked Loop)回路を使ったクロック
信号発生回路によってLSIの内部クロック信号を制御
することが行われている。そして、この位相同期回路で
は、発振器としてディレイライン回路を使用して基準ク
ロックを1サイクル遅らせて次のクロックの立上がりに
同期させるディレイライン方式(DLL:Delay
Line Loop)が用いられている。
【0004】図10は、ディレイライン式位相同期回路
(以下、DLL回路という)を用いた従来のクロック信
号発生回路を示すブロック図である。
(以下、DLL回路という)を用いた従来のクロック信
号発生回路を示すブロック図である。
【0005】このクロック信号発生回路はDLL回路1
00で構成されており、該DLL回路100は、外部か
らの基準クロック信号CとLSI内部回路110を経由
した内部クロック信号C’との位相差を検出する位相比
較器101と、該位相比較器101の位相差出力に応じ
て出力電圧を変化させるループフィルタ102と、該ル
ープフィルタ102の出力電圧に応じて基準クロックC
に対する遅延が変化する可変遅延のディレイライン回路
103とで構成されている。そして、DLL回路100
から出力された内部クロック信号C’は、LSI内部回
路110を経由して位相比較器101において基準クロ
ック信号Cと比較されるようになっている。
00で構成されており、該DLL回路100は、外部か
らの基準クロック信号CとLSI内部回路110を経由
した内部クロック信号C’との位相差を検出する位相比
較器101と、該位相比較器101の位相差出力に応じ
て出力電圧を変化させるループフィルタ102と、該ル
ープフィルタ102の出力電圧に応じて基準クロックC
に対する遅延が変化する可変遅延のディレイライン回路
103とで構成されている。そして、DLL回路100
から出力された内部クロック信号C’は、LSI内部回
路110を経由して位相比較器101において基準クロ
ック信号Cと比較されるようになっている。
【0006】このようなクロック信号発生回路におい
て、内部クロック信号C’は、ディレイライン回路10
3によって基準クロック信号Cよりも遅れた信号にな
る。位相比較器101では、この遅れた内部クロック信
号C’と次の基準クロック信号Cとの立上がりエッジの
位相差を検出し、この位相差に応じてループフィルタ1
02の出力電位は増減する。このループフィルタ102
の出力電位によってディレイライン回路103は、位相
差を相殺する方向に遅延時間を変化させる。
て、内部クロック信号C’は、ディレイライン回路10
3によって基準クロック信号Cよりも遅れた信号にな
る。位相比較器101では、この遅れた内部クロック信
号C’と次の基準クロック信号Cとの立上がりエッジの
位相差を検出し、この位相差に応じてループフィルタ1
02の出力電位は増減する。このループフィルタ102
の出力電位によってディレイライン回路103は、位相
差を相殺する方向に遅延時間を変化させる。
【0007】このような動作を繰り返し、ディレイライ
ン回路103によって内部クロック信号C’が基準クロ
ック信号Cよりも丁度1サイクル分遅れて次のクロック
との位相差が位相比較器101によって検出されなくな
れば(ロック状態)、ループフィルタ102はその時の
出力電圧を保持し、DLL回路100は基準クロック信
号Cに対して位相が同期した内部クロック信号C’を発
生し続けることになる。
ン回路103によって内部クロック信号C’が基準クロ
ック信号Cよりも丁度1サイクル分遅れて次のクロック
との位相差が位相比較器101によって検出されなくな
れば(ロック状態)、ループフィルタ102はその時の
出力電圧を保持し、DLL回路100は基準クロック信
号Cに対して位相が同期した内部クロック信号C’を発
生し続けることになる。
【0008】このとき、内部クロック信号C’は、基準
クロックCよりも多少位相が進んだ状態となる。従っ
て、LSI内における基準クロックCに近い箇所のレジ
スタ111には基準クロックCを供給するようにし、基
準クロックCから遠い箇所のレジスタ112には基準ク
ロックCよりも位相が進んだ内部クロックC’を供給す
るようにして、基準クロックCから遠い箇所のレジスタ
に基準クロックCを供給することにより生ずるクロック
スキューを緩和するようにしている。
クロックCよりも多少位相が進んだ状態となる。従っ
て、LSI内における基準クロックCに近い箇所のレジ
スタ111には基準クロックCを供給するようにし、基
準クロックCから遠い箇所のレジスタ112には基準ク
ロックCよりも位相が進んだ内部クロックC’を供給す
るようにして、基準クロックCから遠い箇所のレジスタ
に基準クロックCを供給することにより生ずるクロック
スキューを緩和するようにしている。
【0009】このように、DLL回路100を用いるこ
とにより、LSI内部回路110に用いられる内部クロ
ック信号C’は、外部から供給される基準クロック信号
Cと位相差なく同期し、LSI入力部のバッファリング
による内部回路110での遅延が生じないという利点が
ある。
とにより、LSI内部回路110に用いられる内部クロ
ック信号C’は、外部から供給される基準クロック信号
Cと位相差なく同期し、LSI入力部のバッファリング
による内部回路110での遅延が生じないという利点が
ある。
【0010】ところで、このようなクロック信号発生回
路では、DLL回路100に遅延範囲の制限があるため
に、ロック可能な周波数範囲にも制限がある。すなわ
ち、ディレイライン回路103の最大遅延時間及び最小
遅延時間によってDLL回路100のロック可能な最低
周波数及び最大周波数がそれぞれ決められる。
路では、DLL回路100に遅延範囲の制限があるため
に、ロック可能な周波数範囲にも制限がある。すなわ
ち、ディレイライン回路103の最大遅延時間及び最小
遅延時間によってDLL回路100のロック可能な最低
周波数及び最大周波数がそれぞれ決められる。
【0011】このため、通常時の高速動作(例えば20
MHz〜200MHz)に最適化されたDLL回路10
0は、通常動作時おいては、図11(a)の矢印に示す
ようにディレイライン回路103で必要な遅延が該ディ
レイライン回路103で発生可能な遅延量をオーバーす
ることはないので正常に動作する。しかし、LSI評価
のためのバーンイン試験の場合のように、高速な評価装
置がなく低いクロック周波数(例えば1MHz)でテス
トしなければならない低速動作時には、図11(b)の
矢印に示すようにディレイライン回路103で必要な遅
延が該ディレイライン回路103で発生可能な遅延量を
オーバーしてしまうため、DLL回路100を正常に動
作させることができない。
MHz〜200MHz)に最適化されたDLL回路10
0は、通常動作時おいては、図11(a)の矢印に示す
ようにディレイライン回路103で必要な遅延が該ディ
レイライン回路103で発生可能な遅延量をオーバーす
ることはないので正常に動作する。しかし、LSI評価
のためのバーンイン試験の場合のように、高速な評価装
置がなく低いクロック周波数(例えば1MHz)でテス
トしなければならない低速動作時には、図11(b)の
矢印に示すようにディレイライン回路103で必要な遅
延が該ディレイライン回路103で発生可能な遅延量を
オーバーしてしまうため、DLL回路100を正常に動
作させることができない。
【0012】図12は、2相クロック方式の半導体装置
において従来のクロック信号発生回路を適用した例を示
す図である。
において従来のクロック信号発生回路を適用した例を示
す図である。
【0013】本例の2相クロックは、例えば同期式RA
Mにおいて、タック(Tack)のスペック(SPE
C)を満たすため、図13(a)に示すように基準クロ
ックとして、基準クロックK(入力側用)と、該基準ク
ロックKをよりも位相の進んだ基準クロックC(出力側
用)との2相を用いるようにしたものである。
Mにおいて、タック(Tack)のスペック(SPE
C)を満たすため、図13(a)に示すように基準クロ
ックとして、基準クロックK(入力側用)と、該基準ク
ロックKをよりも位相の進んだ基準クロックC(出力側
用)との2相を用いるようにしたものである。
【0014】構成としては、半導体装置200内に上述
した図10に示すものと同一機能のクロック信号発生回
路を2個設け、一方のクロック信号発生回路には外部か
ら第1の基準クロックCを供給し、他方のクロック信号
発生回路には第2の基準クロックKを供給するようにし
たものである。
した図10に示すものと同一機能のクロック信号発生回
路を2個設け、一方のクロック信号発生回路には外部か
ら第1の基準クロックCを供給し、他方のクロック信号
発生回路には第2の基準クロックKを供給するようにし
たものである。
【0015】ここで、第1の基準クロックCが供給され
るクロック信号発生回路のDLL回路は、位相比較器2
01、ループフィルタ202及びディレイライン203
で構成され、第2の基準クロックKが供給されるクロッ
ク信号発生回路のDLL回路は、位相比較器251、ル
ープフィルタ252及びディレイライン253で構成さ
れる。そして、第1及び第2の基準クロックC,Kより
位相が進んだ内部クロックC’,K’をそれぞれ発生さ
せ、内部クロックC’を内部回路210に、内部クロッ
クK’を内部回路260に供給する。その動作は、上述
の図10に示したの単相クロックの場合と同様である。
るクロック信号発生回路のDLL回路は、位相比較器2
01、ループフィルタ202及びディレイライン203
で構成され、第2の基準クロックKが供給されるクロッ
ク信号発生回路のDLL回路は、位相比較器251、ル
ープフィルタ252及びディレイライン253で構成さ
れる。そして、第1及び第2の基準クロックC,Kより
位相が進んだ内部クロックC’,K’をそれぞれ発生さ
せ、内部クロックC’を内部回路210に、内部クロッ
クK’を内部回路260に供給する。その動作は、上述
の図10に示したの単相クロックの場合と同様である。
【0016】また、出力レジスタ211及び入力レジス
タ261は、上述の図10に示したレジスタ111に相
当するものであり、同様に、出力レジスタ212及び入
力レジスタ262は、図10のレジスタ112に相当す
るものである。
タ261は、上述の図10に示したレジスタ111に相
当するものであり、同様に、出力レジスタ212及び入
力レジスタ262は、図10のレジスタ112に相当す
るものである。
【0017】このような2相クロック方式においても、
低速動作時には単相クロックの場合と同様の問題が生ず
る。すなわち、図13(a)に示す通常動作時とは違っ
て、低速動作時では、図13(b)の矢印に示すように
ディレイライン回路で必要な遅延がディレイライン回路
で発生可能な遅延量をオーバーしてしまうため、クロッ
ク信号発生回路は正常に動作することができない。
低速動作時には単相クロックの場合と同様の問題が生ず
る。すなわち、図13(a)に示す通常動作時とは違っ
て、低速動作時では、図13(b)の矢印に示すように
ディレイライン回路で必要な遅延がディレイライン回路
で発生可能な遅延量をオーバーしてしまうため、クロッ
ク信号発生回路は正常に動作することができない。
【0018】そこで、このような問題を解決するものと
して、図14に示すようなクロック信号発生回路が提案
されている。
して、図14に示すようなクロック信号発生回路が提案
されている。
【0019】図14は、DLL回路を用いた従来の他の
クロック信号発生回路を示すブロック図である。
クロック信号発生回路を示すブロック図である。
【0020】このクロック信号発生回路は、図10に示
すDLL回路100に相当するDLL回路300とセレ
クタ400とで構成されている。DLL回路300は、
位相比較器301、ループフィルタ302及びディレイ
ライン回路303で構成されている。ここで、位相比較
器301、ループフィルタ302及びディレイライン回
路303は、図10に示す位相比較器101、ループフ
ィルタ102及びディレイライン回路103にそれぞれ
相当するものであり、内部回路500は図10に示す内
部回路110に相当するものである。
すDLL回路100に相当するDLL回路300とセレ
クタ400とで構成されている。DLL回路300は、
位相比較器301、ループフィルタ302及びディレイ
ライン回路303で構成されている。ここで、位相比較
器301、ループフィルタ302及びディレイライン回
路303は、図10に示す位相比較器101、ループフ
ィルタ102及びディレイライン回路103にそれぞれ
相当するものであり、内部回路500は図10に示す内
部回路110に相当するものである。
【0021】セレクタ400は、外部から供給されるク
ロック選択信号SEによって、内部クロック信号C’の
供給源として、DLL回路300の出力と基準クロック
信号Cのいずれか一方を選択する。これにより、DLL
回路300の出力と外部から供給される基準クロック信
号Cとを切り替えて、内部回路500を使用することが
できる。
ロック選択信号SEによって、内部クロック信号C’の
供給源として、DLL回路300の出力と基準クロック
信号Cのいずれか一方を選択する。これにより、DLL
回路300の出力と外部から供給される基準クロック信
号Cとを切り替えて、内部回路500を使用することが
できる。
【0022】すなわち、低速動作でのテスト時には、ク
ロック選択信号SEによりセレクタ400で内部クロッ
ク信号C’として基準クロック信号Cを選択する。この
ときは低速動作のため、内部クロック信号C’の遅延は
LSI内部回路500の動作に影響しなくなり、DLL
回路を使用して基準クロック信号より位相が進んだ内部
クロック信号を発生させる必要がなくなる。
ロック選択信号SEによりセレクタ400で内部クロッ
ク信号C’として基準クロック信号Cを選択する。この
ときは低速動作のため、内部クロック信号C’の遅延は
LSI内部回路500の動作に影響しなくなり、DLL
回路を使用して基準クロック信号より位相が進んだ内部
クロック信号を発生させる必要がなくなる。
【0023】
【発明が解決しようとする課題】しかしながら、上述の
図14に示す従来のクロック信号発生回路では、評価時
にはDLL回路300を動作させないため、DLL回路
300が評価の対象から外れるという問題があった。こ
のため、前述したバーンイン試験において、DLL回路
300にストレスをかけることができず、LSI全体に
ついて十分な評価を行うことができない。
図14に示す従来のクロック信号発生回路では、評価時
にはDLL回路300を動作させないため、DLL回路
300が評価の対象から外れるという問題があった。こ
のため、前述したバーンイン試験において、DLL回路
300にストレスをかけることができず、LSI全体に
ついて十分な評価を行うことができない。
【0024】また、たとえ低速動作でもロックするよう
にDLL回路300を最適化することができたとして
も、通常時には使用しないような周波数範囲まで考慮し
て設計しなければならないため、余分な回路や無駄な労
力が生ずることになる。
にDLL回路300を最適化することができたとして
も、通常時には使用しないような周波数範囲まで考慮し
て設計しなければならないため、余分な回路や無駄な労
力が生ずることになる。
【0025】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、バーンイン試
験等の低速動作時において、通常の高速動作と同じ動作
をDLL回路に行わせることにより、DLL回路の試験
を可能とするクロック信号発生回路を提供することであ
る。またその他の目的は、低速動作時において通常の高
速動作と同じ動作をDLL回路に行わせることにより、
例えばバーンイン試験時にDLL回路にも適性なストレ
スをかけ、LSI全体について十分な評価を行うことが
できる半導体装置を提供することである。
するためになされたもので、その目的は、バーンイン試
験等の低速動作時において、通常の高速動作と同じ動作
をDLL回路に行わせることにより、DLL回路の試験
を可能とするクロック信号発生回路を提供することであ
る。またその他の目的は、低速動作時において通常の高
速動作と同じ動作をDLL回路に行わせることにより、
例えばバーンイン試験時にDLL回路にも適性なストレ
スをかけ、LSI全体について十分な評価を行うことが
できる半導体装置を提供することである。
【0026】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明のクロック信号発生回路の特徴は、基準
クロック信号と該基準クロック信号に対して位相が異な
るテストクロック信号とのいずれか一方を選択して出力
するセレクタと、前記基準クロック信号とクロック供給
対象回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、該クロッ
ク供給対象回路へ供給する前記クロック信号を生成する
DLL回路とを備えたものである。
に、第1の発明のクロック信号発生回路の特徴は、基準
クロック信号と該基準クロック信号に対して位相が異な
るテストクロック信号とのいずれか一方を選択して出力
するセレクタと、前記基準クロック信号とクロック供給
対象回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、該クロッ
ク供給対象回路へ供給する前記クロック信号を生成する
DLL回路とを備えたものである。
【0027】第2の発明のクロック信号発生回路の特徴
は、第1の基準クロック信号と該第1の基準クロックに
対して位相が異なる第1のテストクロック信号とのいず
れか一方を選択して出力する第1のセレクタと、前記第
1の基準クロックとクロック供給対象回路を経由した第
1のクロック信号との位相差がなくなるように前記第1
のセレクタの出力信号に遅延を与え、該クロック供給対
象回路へ供給する前記第1のクロック信号を生成する第
1のDLL回路と、前記第1の基準クロック信号とは位
相が異なる第2の基準クロック信号と該第2の基準クロ
ックに対して位相が異なる第2のテストクロック信号と
のいずれか一方を選択して出力する第2のセレクタと、
前記第2の基準クロック信号とクロック供給対象回路か
ら出力された第2のクロック信号との位相差がなくなる
ように前記第2のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第2のクロック信
号を生成する第2のDLL回路とを備えたものである。
は、第1の基準クロック信号と該第1の基準クロックに
対して位相が異なる第1のテストクロック信号とのいず
れか一方を選択して出力する第1のセレクタと、前記第
1の基準クロックとクロック供給対象回路を経由した第
1のクロック信号との位相差がなくなるように前記第1
のセレクタの出力信号に遅延を与え、該クロック供給対
象回路へ供給する前記第1のクロック信号を生成する第
1のDLL回路と、前記第1の基準クロック信号とは位
相が異なる第2の基準クロック信号と該第2の基準クロ
ックに対して位相が異なる第2のテストクロック信号と
のいずれか一方を選択して出力する第2のセレクタと、
前記第2の基準クロック信号とクロック供給対象回路か
ら出力された第2のクロック信号との位相差がなくなる
ように前記第2のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第2のクロック信
号を生成する第2のDLL回路とを備えたものである。
【0028】第3の発明のクロック信号発生回路の特徴
は、前記第2のテストクロック信号として前記第1の基
準クロックを供給する構成にしたことを特徴とする請求
項2記載のクロック信号発生回路。
は、前記第2のテストクロック信号として前記第1の基
準クロックを供給する構成にしたことを特徴とする請求
項2記載のクロック信号発生回路。
【0029】第4の発明の半導体装置の特徴は、内部ク
ロック信号に同期して所定の動作をする内部回路と、外
部から与えられた基準クロック信号と前記内部回路を経
由した前記内部クロック信号との位相差がなくなるよう
に前記内部回路へ供給する前記内部クロック信号をディ
レイライン方式で生成するクロック信号発生回路とを備
えた半導体装置において、前記クロック信号発生回路
は、前記基準クロック信号と該基準クロックに対して位
相が異なるテストクロック信号とのいずれか一方を選択
して出力するセレクタと、前記基準クロック信号と前記
内部回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、前記内部
回路へ供給する前記内部クロック信号を生成するDLL
回路とを備えたものである。
ロック信号に同期して所定の動作をする内部回路と、外
部から与えられた基準クロック信号と前記内部回路を経
由した前記内部クロック信号との位相差がなくなるよう
に前記内部回路へ供給する前記内部クロック信号をディ
レイライン方式で生成するクロック信号発生回路とを備
えた半導体装置において、前記クロック信号発生回路
は、前記基準クロック信号と該基準クロックに対して位
相が異なるテストクロック信号とのいずれか一方を選択
して出力するセレクタと、前記基準クロック信号と前記
内部回路を経由したクロック信号との位相差がなくなる
ように前記セレクタの出力信号に遅延を与え、前記内部
回路へ供給する前記内部クロック信号を生成するDLL
回路とを備えたものである。
【0030】第5の発明の半導体装置の特徴は、第1及
び第2の内部クロック信号に同期してそれぞれ所定の動
作をする第1及び第2の内部回路と、外部から与えられ
た第1の基準クロックと前記第1の内部回路を経由した
前記第1の内部クロック信号との位相差がなくなるよう
に前記第1の内部回路へ供給する前記第1の内部クロッ
ク信号をディレイライン方式で生成する第1のクロック
信号発生回路と、前記第1の基準クロックとは位相が異
なる第2の基準クロックと前記第2の内部回路を経由し
た前記第2の内部クロック信号との位相差がなくなるよ
うに前記第2の内部回路へ供給する前記第2の内部クロ
ック信号をディレイライン方式で生成する第2のクロッ
ク信号発生回路とを備えた半導体装置において、前記第
1のクロック信号発生回路は、前記第1の基準クロック
信号と該第1の基準クロックに対して位相が異なる第1
のテストクロック信号とのいずれか一方を選択して出力
する第1のセレクタと、前記第1の基準クロックと前記
第1の内部回路を経由した前記第1の内部クロック信号
との位相差がなくなるように前記第1のセレクタの出力
信号に遅延を与え、前記第1の内部回路へ供給する前記
第1の内部クロック信号を生成する第1のDLL回路と
を備え、前記第2のクロック信号発生回路は、前記第2
の基準クロック信号と該第2の基準クロックに対して位
相が異なる第2のテストクロック信号とのいずれか一方
を選択して出力する第2のセレクタと、前記第2の基準
クロックと前記第2の内部回路を経由した前記第2の内
部クロック信号との位相差がなくなるように前記第2の
セレクタの出力信号に遅延を与え、前記第2の内部回路
へ供給する前記第2の内部クロック信号を生成する第2
のDLL回路とを備えたものである。
び第2の内部クロック信号に同期してそれぞれ所定の動
作をする第1及び第2の内部回路と、外部から与えられ
た第1の基準クロックと前記第1の内部回路を経由した
前記第1の内部クロック信号との位相差がなくなるよう
に前記第1の内部回路へ供給する前記第1の内部クロッ
ク信号をディレイライン方式で生成する第1のクロック
信号発生回路と、前記第1の基準クロックとは位相が異
なる第2の基準クロックと前記第2の内部回路を経由し
た前記第2の内部クロック信号との位相差がなくなるよ
うに前記第2の内部回路へ供給する前記第2の内部クロ
ック信号をディレイライン方式で生成する第2のクロッ
ク信号発生回路とを備えた半導体装置において、前記第
1のクロック信号発生回路は、前記第1の基準クロック
信号と該第1の基準クロックに対して位相が異なる第1
のテストクロック信号とのいずれか一方を選択して出力
する第1のセレクタと、前記第1の基準クロックと前記
第1の内部回路を経由した前記第1の内部クロック信号
との位相差がなくなるように前記第1のセレクタの出力
信号に遅延を与え、前記第1の内部回路へ供給する前記
第1の内部クロック信号を生成する第1のDLL回路と
を備え、前記第2のクロック信号発生回路は、前記第2
の基準クロック信号と該第2の基準クロックに対して位
相が異なる第2のテストクロック信号とのいずれか一方
を選択して出力する第2のセレクタと、前記第2の基準
クロックと前記第2の内部回路を経由した前記第2の内
部クロック信号との位相差がなくなるように前記第2の
セレクタの出力信号に遅延を与え、前記第2の内部回路
へ供給する前記第2の内部クロック信号を生成する第2
のDLL回路とを備えたものである。
【0031】第6の発明の半導体装置の特徴は、前記第
5の発明において、前記第2のテストクロック信号とし
て前記第1の基準クロックを供給する構成にしたことに
ある。
5の発明において、前記第2のテストクロック信号とし
て前記第1の基準クロックを供給する構成にしたことに
ある。
【0032】
【作用】上述の如き構成によれば、通常の高速動作時に
は、セレクタは基準クロック信号を選択する結果、DL
L回路には基準クロック信号が入力される。そして、該
DLL回路は、基準クロック信号とクロック供給対象回
路(内部回路)を経由したクロック信号との位相差がな
くなるように、前記セレクタの出力信号である基準クロ
ックに遅延を与え、該クロック供給対象回路へ供給する
クロック信号を生成する。
は、セレクタは基準クロック信号を選択する結果、DL
L回路には基準クロック信号が入力される。そして、該
DLL回路は、基準クロック信号とクロック供給対象回
路(内部回路)を経由したクロック信号との位相差がな
くなるように、前記セレクタの出力信号である基準クロ
ックに遅延を与え、該クロック供給対象回路へ供給する
クロック信号を生成する。
【0033】一方、バーンイン試験等の低速動作時に
は、セレクタは例えば基準クロック信号よりも位相が進
んだテストクロック信号を選択する結果、DLL回路に
は該テストクロック信号が入力される。これによって、
DLL回路は、許容範囲内の遅延を前記テストクロック
信号に容易に与えることができ、低速動作にも関わらず
回路自体は通常時と同様の動作を行い、クロック供給対
象回路へ供給するクロック信号を生成する。
は、セレクタは例えば基準クロック信号よりも位相が進
んだテストクロック信号を選択する結果、DLL回路に
は該テストクロック信号が入力される。これによって、
DLL回路は、許容範囲内の遅延を前記テストクロック
信号に容易に与えることができ、低速動作にも関わらず
回路自体は通常時と同様の動作を行い、クロック供給対
象回路へ供給するクロック信号を生成する。
【0034】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は、本発明を実施したクロック信号発生回路
のブロック図である。
する。図1は、本発明を実施したクロック信号発生回路
のブロック図である。
【0035】このクロック信号発生回路は、基準クロッ
ク信号Cと該基準クロックCに対して位相が進んでいる
テストクロック信号Ctestとのいずれか一方を選択
して出力するセレクタ1と、前記基準クロック信号Cと
LSI内部回路3を経由した内部クロック信号C’との
位相差がなくなるように前記セレクタ1の出力信号に遅
延を与え、内部回路3へ供給する内部クロック信号C’
を生成するDLL回路2とで構成されている。
ク信号Cと該基準クロックCに対して位相が進んでいる
テストクロック信号Ctestとのいずれか一方を選択
して出力するセレクタ1と、前記基準クロック信号Cと
LSI内部回路3を経由した内部クロック信号C’との
位相差がなくなるように前記セレクタ1の出力信号に遅
延を与え、内部回路3へ供給する内部クロック信号C’
を生成するDLL回路2とで構成されている。
【0036】DLL回路2は、外部からの基準クロック
信号CとLSI内部回路3を経由した内部クロック信号
C’との位相差を検出する位相比較器2aと、該位相比
較器2aの位相差出力に応じて出力電圧を変化させるル
ープフィルタ2bと、該ループフィルタ2bの出力電圧
に応じて前記セレクタ1の出力信号に対する遅延が変化
する可変遅延のディレイライン回路2cとで構成されて
いる。
信号CとLSI内部回路3を経由した内部クロック信号
C’との位相差を検出する位相比較器2aと、該位相比
較器2aの位相差出力に応じて出力電圧を変化させるル
ープフィルタ2bと、該ループフィルタ2bの出力電圧
に応じて前記セレクタ1の出力信号に対する遅延が変化
する可変遅延のディレイライン回路2cとで構成されて
いる。
【0037】また、本実施例では、LSI内におけるセ
レクタ1の出力側に近い箇所のレジスタ4にはセレクタ
1の出力信号を供給するようにし、セレクタ1の出力側
から遠い箇所のレジスタ5にはセレクタ1の出力信号よ
りも位相が進んだ内部クロックC’を供給するようにな
っている。
レクタ1の出力側に近い箇所のレジスタ4にはセレクタ
1の出力信号を供給するようにし、セレクタ1の出力側
から遠い箇所のレジスタ5にはセレクタ1の出力信号よ
りも位相が進んだ内部クロックC’を供給するようにな
っている。
【0038】図2は、位相比較器2aの内部構成を示す
回路図である。
回路図である。
【0039】この位相比較器2aは、同図に示すよう
に、2入力NANDゲート11〜16と、4入力NAN
Dゲート17と、3入力NANDゲート18,19とで
構成され、それぞれ2つの入力端子20,21と出力端
子22,23を有している。入力端子20には基準クロ
ック信号Cが入力され、入力端子21には内部回路3を
経由した内部クロック信号C’が入力されるようになっ
ている。さらに、出力端子22からは/UP信号が、出
力端子23からはDOWN信号がそれぞれ送出されるよ
うになっている。
に、2入力NANDゲート11〜16と、4入力NAN
Dゲート17と、3入力NANDゲート18,19とで
構成され、それぞれ2つの入力端子20,21と出力端
子22,23を有している。入力端子20には基準クロ
ック信号Cが入力され、入力端子21には内部回路3を
経由した内部クロック信号C’が入力されるようになっ
ている。さらに、出力端子22からは/UP信号が、出
力端子23からはDOWN信号がそれぞれ送出されるよ
うになっている。
【0040】この位相比較器2aによれば、内部クロッ
ク信号C’の位相が基準クロック信号Cより進んでいる
場合はDOWN信号を活性化し、逆に内部クロック信号
C’の位相が基準クロック信号Cより遅れている場合は
/UP信号を活性化する。そして、これらの/UP信号
及びDOWN信号は、それぞれの位相差に応じた時間だ
け出力される。
ク信号C’の位相が基準クロック信号Cより進んでいる
場合はDOWN信号を活性化し、逆に内部クロック信号
C’の位相が基準クロック信号Cより遅れている場合は
/UP信号を活性化する。そして、これらの/UP信号
及びDOWN信号は、それぞれの位相差に応じた時間だ
け出力される。
【0041】図3は、ループフィルタ2bの内部構成を
示す回路図である。
示す回路図である。
【0042】このループフィルタ2bは、同図に示すよ
うに、チャージポンプ部31とローパスフィルタ32と
で構成され、チャージポンプ部31は、P−MOSFE
T31aとN−MOSFET31bとから成り、さらに
ローパスフィルタ32は抵抗素子32a,32bとキャ
パシタ32cとから成る。
うに、チャージポンプ部31とローパスフィルタ32と
で構成され、チャージポンプ部31は、P−MOSFE
T31aとN−MOSFET31bとから成り、さらに
ローパスフィルタ32は抵抗素子32a,32bとキャ
パシタ32cとから成る。
【0043】このループフィルタ2bによれば、位相比
較器2aによって/UP信号が活性化されると、チャー
ジポンプ部31のP−MOSFET31aがオンし、ロ
ーパスフィルタ部32のキャパシタ32cが充電され、
出力端子33の電位が上がる。また、DOWN信号が与
えられるとチャージポンプ部31のN−MOSFET3
1bがオンし、キャパシタ32cは放電され、出力端子
33の電位が下がる。このようにチャージポンプ部31
は位相比較器2aから供給されるデジタル信号の/UP
信号及びDOWN信号をアナログ量に変換し、ローパス
フィルタ部32は雑音などの高周波成分を取り除くと共
に、出力電位を保持する。
較器2aによって/UP信号が活性化されると、チャー
ジポンプ部31のP−MOSFET31aがオンし、ロ
ーパスフィルタ部32のキャパシタ32cが充電され、
出力端子33の電位が上がる。また、DOWN信号が与
えられるとチャージポンプ部31のN−MOSFET3
1bがオンし、キャパシタ32cは放電され、出力端子
33の電位が下がる。このようにチャージポンプ部31
は位相比較器2aから供給されるデジタル信号の/UP
信号及びDOWN信号をアナログ量に変換し、ローパス
フィルタ部32は雑音などの高周波成分を取り除くと共
に、出力電位を保持する。
【0044】図4は、ディレイライン回路2cの内部構
成を示す回路図である。
成を示す回路図である。
【0045】このディレイライン回路2cは、同図に示
すように、ループフィルタ2bの出力電位を逆相に変換
するためのP−MOSFET41a及びN−MOSFE
T41bで構成されたバッファ部41と、それぞれ複数
のインバータ42a〜42e、N−MOSFET42f
〜42i及びキャパシタ42j〜42mで構成されたデ
ィレイライン部42とから成る。なお、バッファ部41
の入力端子43には、ループフィルタ2bの出力が入力
され、ディレイライン部42の入力端子44にはセレク
タ1の出力が入力されるようになっている。
すように、ループフィルタ2bの出力電位を逆相に変換
するためのP−MOSFET41a及びN−MOSFE
T41bで構成されたバッファ部41と、それぞれ複数
のインバータ42a〜42e、N−MOSFET42f
〜42i及びキャパシタ42j〜42mで構成されたデ
ィレイライン部42とから成る。なお、バッファ部41
の入力端子43には、ループフィルタ2bの出力が入力
され、ディレイライン部42の入力端子44にはセレク
タ1の出力が入力されるようになっている。
【0046】このディレイライン回路2cによれば、ル
ープフィルタ2bの出力電位が高い場合には、ディレイ
ライン部42のN−MOSFET42f〜42iのゲー
ト電位が低くなり、この各N−MOSFET42f〜4
2iのソース・ドレイン間に流れる電流が少なくなる。
そのため、インバータ42a〜42eの出力側のキャパ
シタ42j〜42mの容量が見かけ上小さくなり、イン
バータ42a〜42eのゲート遅延が小さくなる。従っ
て、入力端子44と出力端子45との間に縦続接続され
たインバータ42a〜42eで構成されるディレイライ
ンの遅延も小さくなる。
ープフィルタ2bの出力電位が高い場合には、ディレイ
ライン部42のN−MOSFET42f〜42iのゲー
ト電位が低くなり、この各N−MOSFET42f〜4
2iのソース・ドレイン間に流れる電流が少なくなる。
そのため、インバータ42a〜42eの出力側のキャパ
シタ42j〜42mの容量が見かけ上小さくなり、イン
バータ42a〜42eのゲート遅延が小さくなる。従っ
て、入力端子44と出力端子45との間に縦続接続され
たインバータ42a〜42eで構成されるディレイライ
ンの遅延も小さくなる。
【0047】逆に、ループフィルタ2bの出力電位が低
い場合には、N−MOSFET42f〜42iのゲート
電位が高くなり、この各N−MOSFET42f〜42
iのソース・ドレイン間に流れる電流が増加する。その
ため、ディレイライン部42のインバータ42a〜42
は、キャパシタ42j〜42mの容量が見かけ上大きく
なるのでゲート遅延が増し、従ってディレイラインの遅
延は大きくなる。
い場合には、N−MOSFET42f〜42iのゲート
電位が高くなり、この各N−MOSFET42f〜42
iのソース・ドレイン間に流れる電流が増加する。その
ため、ディレイライン部42のインバータ42a〜42
は、キャパシタ42j〜42mの容量が見かけ上大きく
なるのでゲート遅延が増し、従ってディレイラインの遅
延は大きくなる。
【0048】このようにループフィルタ2bの出力電位
によってディレイラインの遅延時間を変化させることが
できる。
によってディレイラインの遅延時間を変化させることが
できる。
【0049】次に、本実施例のクロック信号供給回路の
動作を説明する。
動作を説明する。
【0050】まず、通常の高速動作時において、セレク
タ1は基準クロック信号Cを選択し、ディレイライン回
路2cの出力である内部クロック信号C’は内部回路3
を経て位相比較器2aへフィードバックされる。位相比
較器2aは、該内部クロック信号C’と基準クロック信
号Cとを位相比較して、その位相差に応じた出力をルー
プフィルタ2bへ送出する。ループフィルタ2bの出力
は、ディレイライン回路2cの基準クロック信号Cに対
する遅延量を加減する。そして、一定時間経た後に最終
的に位相比較器2cへ入力される2つの信号C,C’の
位相差がなくなる。
タ1は基準クロック信号Cを選択し、ディレイライン回
路2cの出力である内部クロック信号C’は内部回路3
を経て位相比較器2aへフィードバックされる。位相比
較器2aは、該内部クロック信号C’と基準クロック信
号Cとを位相比較して、その位相差に応じた出力をルー
プフィルタ2bへ送出する。ループフィルタ2bの出力
は、ディレイライン回路2cの基準クロック信号Cに対
する遅延量を加減する。そして、一定時間経た後に最終
的に位相比較器2cへ入力される2つの信号C,C’の
位相差がなくなる。
【0051】このとき、ディレイライン回路2cから出
力される内部クロック信号C’は、図5(a)に示すよ
うに基準クロック信号Cよりも多少位相が進んだものと
なる。この進んだ位相の内部クロック信号C’を生成す
るため、約1サイクルタイムの遅延をディレイライン回
路2cで発生させている(図5(a)の矢印参照)。
力される内部クロック信号C’は、図5(a)に示すよ
うに基準クロック信号Cよりも多少位相が進んだものと
なる。この進んだ位相の内部クロック信号C’を生成す
るため、約1サイクルタイムの遅延をディレイライン回
路2cで発生させている(図5(a)の矢印参照)。
【0052】これにより、前述したようにセレクタ1の
出力側に近い箇所のレジスタ4には基準クロック信号C
が供給され、セレクタ1の出力側から遠い箇所のレジス
タ5には基準クロック信号Cよりも位相が進んだ内部ク
ロックC’が供給されるので、クロックスキューが緩和
される。
出力側に近い箇所のレジスタ4には基準クロック信号C
が供給され、セレクタ1の出力側から遠い箇所のレジス
タ5には基準クロック信号Cよりも位相が進んだ内部ク
ロックC’が供給されるので、クロックスキューが緩和
される。
【0053】次いで、バーンイン試験のような低速動作
時では、セレクタ1は基準クロック信号Cよりも位相が
進んだテストクロック信号Ctestを選択する。そし
て、DLL回路2では、このテストクロック信号Cte
stを用いて上述した通常の高速動作時と同様の動作が
行われる。すなわち、ディレイライン回路2cの出力で
ある内部クロック信号C’は内部回路3を経て位相比較
器2aへフィードバックされ、位相比較器2aにより該
内部クロック信号C’と基準クロック信号Cとが位相比
較される。そして、その位相差に応じた出力はループフ
ィルタ2bへ送出され、そのループフィルタ2bの出力
がディレイライン回路2cのテストクロック信号Cte
stに対する遅延量を加減する。一定時間経た後には位
相比較器2cへ入力される2つの信号C,C’の位相差
がなくなる。
時では、セレクタ1は基準クロック信号Cよりも位相が
進んだテストクロック信号Ctestを選択する。そし
て、DLL回路2では、このテストクロック信号Cte
stを用いて上述した通常の高速動作時と同様の動作が
行われる。すなわち、ディレイライン回路2cの出力で
ある内部クロック信号C’は内部回路3を経て位相比較
器2aへフィードバックされ、位相比較器2aにより該
内部クロック信号C’と基準クロック信号Cとが位相比
較される。そして、その位相差に応じた出力はループフ
ィルタ2bへ送出され、そのループフィルタ2bの出力
がディレイライン回路2cのテストクロック信号Cte
stに対する遅延量を加減する。一定時間経た後には位
相比較器2cへ入力される2つの信号C,C’の位相差
がなくなる。
【0054】前述したように、基準クロック信号Cより
も進んだ位相の内部クロック信号C’を生成するため、
約1サイクルタイムの遅延をディレイライン回路2cで
発生させる必要があるが、仮に、従来のようにディレイ
ライン回路2cへ基準クロック信号Cを供給するように
した場合は、図5(b)の矢印P1で示すようにディレ
イライン回路2cで必要な遅延が該ディレイライン回路
2cで発生可能な遅延量をオーバーしてしまうため、D
LL回路2を正常に動作させることができない。 そこ
で、バーンイン試験のような低速動作時には、本実施例
のようにセレクタ1によって基準クロック信号Cよりも
位相の進んだテストクロック信号Ctestをディレイ
ライン回路2cへ供給する。これにより、図5(b)の
矢印P2で示すように内部クロック信号C’をディレイ
ライン回路2cの許容範囲内の遅延量で容易に生成する
ことができ、低速動作時であってもDLL回路2を正常
に動作させることができる。従って、バーンイン試験に
おいて、DLL回路にストレスをかけることができるの
で、DLL回路を含めてLSI全体について十分な評価
を行うことが可能となる。
も進んだ位相の内部クロック信号C’を生成するため、
約1サイクルタイムの遅延をディレイライン回路2cで
発生させる必要があるが、仮に、従来のようにディレイ
ライン回路2cへ基準クロック信号Cを供給するように
した場合は、図5(b)の矢印P1で示すようにディレ
イライン回路2cで必要な遅延が該ディレイライン回路
2cで発生可能な遅延量をオーバーしてしまうため、D
LL回路2を正常に動作させることができない。 そこ
で、バーンイン試験のような低速動作時には、本実施例
のようにセレクタ1によって基準クロック信号Cよりも
位相の進んだテストクロック信号Ctestをディレイ
ライン回路2cへ供給する。これにより、図5(b)の
矢印P2で示すように内部クロック信号C’をディレイ
ライン回路2cの許容範囲内の遅延量で容易に生成する
ことができ、低速動作時であってもDLL回路2を正常
に動作させることができる。従って、バーンイン試験に
おいて、DLL回路にストレスをかけることができるの
で、DLL回路を含めてLSI全体について十分な評価
を行うことが可能となる。
【0055】図6は、2相クロック方式の半導体装置に
おいて本発明のクロック信号発生回路を適用した例を示
す図である。
おいて本発明のクロック信号発生回路を適用した例を示
す図である。
【0056】本例の2相クロック方式の半導体装置は、
図12の従来例に対応したものであり、例えば同期式R
AMにおいて、基準クロックとして、基準クロックK
(入力側用)と、該基準クロックKをよりも位相の進ん
だ基準クロックC(出力側用)との2相を用いるもので
ある。
図12の従来例に対応したものであり、例えば同期式R
AMにおいて、基準クロックとして、基準クロックK
(入力側用)と、該基準クロックKをよりも位相の進ん
だ基準クロックC(出力側用)との2相を用いるもので
ある。
【0057】構成としては、半導体装置50内に上述し
た図1に示すものと同一機能のクロック信号発生回路を
2個設け、外部より、一方のクロック信号発生回路には
第1の基準クロックCとこれよりも位相が進んだ第1の
テストクロック信号Ctestとを供給し、他方のクロ
ック信号発生回路には第2の基準クロックKとこれより
も位相が進んだ第2のテストクロック信号Ktestと
を供給する。
た図1に示すものと同一機能のクロック信号発生回路を
2個設け、外部より、一方のクロック信号発生回路には
第1の基準クロックCとこれよりも位相が進んだ第1の
テストクロック信号Ctestとを供給し、他方のクロ
ック信号発生回路には第2の基準クロックKとこれより
も位相が進んだ第2のテストクロック信号Ktestと
を供給する。
【0058】ここで、第1の基準クロックC及び第1の
テストクロック信号Ctestが供給されるクロック信
号発生回路は、セレクタ51と、位相比較器52a、ル
ープフィルタ52b及びディレイライン52cから成る
DLL回路52とで構成され、第1実施例と同様の動作
によってLSI内部回路53へ供給される内部クロック
信号C’を生成する。さらに、第2の基準クロックK及
び第2のテストクロック信号Ktestが供給されるク
ロック信号発生回路は、セレクタ61と、位相比較器6
2a、ループフィルタ62b及びディレイライン62c
から成るDLL回路62とで構成され、同様にLSI内
部回路63へ供給される内部クロック信号K’を生成す
る。
テストクロック信号Ctestが供給されるクロック信
号発生回路は、セレクタ51と、位相比較器52a、ル
ープフィルタ52b及びディレイライン52cから成る
DLL回路52とで構成され、第1実施例と同様の動作
によってLSI内部回路53へ供給される内部クロック
信号C’を生成する。さらに、第2の基準クロックK及
び第2のテストクロック信号Ktestが供給されるク
ロック信号発生回路は、セレクタ61と、位相比較器6
2a、ループフィルタ62b及びディレイライン62c
から成るDLL回路62とで構成され、同様にLSI内
部回路63へ供給される内部クロック信号K’を生成す
る。
【0059】なお、出力レジスタ54及び入力レジスタ
64は、上述の図1に示したレジスタ4に相当するもの
であり、同様に、出力レジスタ55及び入力レジスタ6
5は、図1のレジスタ5に相当する。
64は、上述の図1に示したレジスタ4に相当するもの
であり、同様に、出力レジスタ55及び入力レジスタ6
5は、図1のレジスタ5に相当する。
【0060】本適用例によれば、通常動作時において、
セレクタ51,61はそれぞれ基準クロック信号C,K
を選択し、そのときのDLL回路52,62の動作は上
述した単相の場合と同様である(図7(a))。一方、
低速動作時において、基準クロック信号C,Kを選択し
た場合は従来例と同様にディレイライン回路52c,6
2cの許容値をオーバーしてしまうので、それぞれ基準
クロック信号C,Kに対して位相の進んだ第1及び第2
ののテストクロック信号Ctest,Ktestを選ぶ
ようにする。これにより、図7(b)に示すように内部
クロック信号C’,K’をディレイライン回路52c,
62cで発生できる遅延の許容範囲内で生成することが
でき、上記実施例と同様の利点が得られる。
セレクタ51,61はそれぞれ基準クロック信号C,K
を選択し、そのときのDLL回路52,62の動作は上
述した単相の場合と同様である(図7(a))。一方、
低速動作時において、基準クロック信号C,Kを選択し
た場合は従来例と同様にディレイライン回路52c,6
2cの許容値をオーバーしてしまうので、それぞれ基準
クロック信号C,Kに対して位相の進んだ第1及び第2
ののテストクロック信号Ctest,Ktestを選ぶ
ようにする。これにより、図7(b)に示すように内部
クロック信号C’,K’をディレイライン回路52c,
62cで発生できる遅延の許容範囲内で生成することが
でき、上記実施例と同様の利点が得られる。
【0061】図8は、2相クロック方式の半導体装置に
おいて本発明のクロック信号発生回路を適用した別の例
を示す図であり、図6と共通の要素には同一の符号が付
されている。
おいて本発明のクロック信号発生回路を適用した別の例
を示す図であり、図6と共通の要素には同一の符号が付
されている。
【0062】本適用例の半導体装置50Aでは、第1の
基準クロック信号Cが第2の基準クロック信号Kよりも
位相が進んだものを使うことを利用して、低速動作時に
ディレイライン62cへ第2のテストクロック信号Kt
estの代わりに第1の基準クロック信号Cを供給する
ようにしたものである。
基準クロック信号Cが第2の基準クロック信号Kよりも
位相が進んだものを使うことを利用して、低速動作時に
ディレイライン62cへ第2のテストクロック信号Kt
estの代わりに第1の基準クロック信号Cを供給する
ようにしたものである。
【0063】このような構成であっても、通常動作時
(図9(a)参照)、あるいは低速動作時(図9(b)
参照)において、図6に示す前述の適用例と同様に動作
するが、第2のテストクロック信号Ktestを外部か
ら供給する必要がなくなるので、低速動作時にテストを
一層容易にすることができる。
(図9(a)参照)、あるいは低速動作時(図9(b)
参照)において、図6に示す前述の適用例と同様に動作
するが、第2のテストクロック信号Ktestを外部か
ら供給する必要がなくなるので、低速動作時にテストを
一層容易にすることができる。
【0064】
【発明の効果】以上詳細に説明したように、第1の発明
のクロック信号発生回路によれば、DLL回路を工夫す
る必要なしに単純な回路の追加するだけで、低速動作時
においてもDLL回路を通常の高速動作時と同様に動作
させることができる。このため、高速な試験装置がなく
低いクロック周波数で試験を行わなければならないとき
であっても、DLL回路の試験が可能になる。
のクロック信号発生回路によれば、DLL回路を工夫す
る必要なしに単純な回路の追加するだけで、低速動作時
においてもDLL回路を通常の高速動作時と同様に動作
させることができる。このため、高速な試験装置がなく
低いクロック周波数で試験を行わなければならないとき
であっても、DLL回路の試験が可能になる。
【0065】第2の発明のクロック信号発生回路によれ
ば、2相クロック方式において第1の発明と同様の効果
が得られる。
ば、2相クロック方式において第1の発明と同様の効果
が得られる。
【0066】第3の発明のクロック信号発生回路によれ
ば、第2のテストクロック信号として第1の基準クロッ
クを供給するようにしたので、第2のテストクロック信
号を外部から供給する必要がなくなり低速動作時にテス
トを一層容易にすることができる。
ば、第2のテストクロック信号として第1の基準クロッ
クを供給するようにしたので、第2のテストクロック信
号を外部から供給する必要がなくなり低速動作時にテス
トを一層容易にすることができる。
【0067】第4の発明の半導体装置によれば、第1の
発明と同様の効果が得られ、特にバーンイン試験の場合
にはDLL回路にも適正なストレスをかけることがで
き、DLL回路を含めてLSI全体について十分な評価
を行うことが可能となる。これにより、LSIの故障発
見率が向上する。
発明と同様の効果が得られ、特にバーンイン試験の場合
にはDLL回路にも適正なストレスをかけることがで
き、DLL回路を含めてLSI全体について十分な評価
を行うことが可能となる。これにより、LSIの故障発
見率が向上する。
【0068】第5の発明の半導体装置によれば、2相ク
ロック方式において第4の発明と同様の効果が得られ
る。
ロック方式において第4の発明と同様の効果が得られ
る。
【0069】第6の発明の半導体装置によれば、第3の
発明と同様の効果を得ることができる。
発明と同様の効果を得ることができる。
【図1】本発明を実施したクロック信号発生回路のブロ
ック図である。
ック図である。
【図2】位相比較器2aの内部構成を示す回路図であ
る。
る。
【図3】ループフィルタ2bの内部構成を示す回路図で
ある。
ある。
【図4】ディレイライン回路2cの内部構成を示す回路
図である。
図である。
【図5】図1に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図6】2相クロック方式の半導体装置において本発明
のクロック信号発生回路を適用した例を示す図である。
のクロック信号発生回路を適用した例を示す図である。
【図7】図6に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図8】2相クロック方式の半導体装置において本発明
のクロック信号発生回路を適用した別の例を示す図であ
る。
のクロック信号発生回路を適用した別の例を示す図であ
る。
【図9】図8に示したクロック信号発生回路の動作を示
す波形図である。
す波形図である。
【図10】DLL回路を用いた従来のクロック信号発生
回路を示すブロック図である。
回路を示すブロック図である。
【図11】図10に示したクロック信号発生回路の動作
を示す波形図である。
を示す波形図である。
【図12】2相クロックの半導体装置において従来のク
ロック信号発生回路を適用した例を示す図である。
ロック信号発生回路を適用した例を示す図である。
【図13】図12に示したクロック信号発生回路の動作
を示す波形図である。
を示す波形図である。
【図14】DLL回路を用いた従来の他のクロック信号
発生回路を示すブロック図である。
発生回路を示すブロック図である。
1,51,61 セレクタ 2,52,62 DLL回路 2a,52a,62a 位相比較器 2b,52b,62b ループフィルタ 2c,52c,62c ディレイライン回路 3,53,63 LSI内部回路 C,K 基準クロック信号 C’,K’ 内部クロック信号 Ctest,Ktest テストクロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03L 7/081 H04L 7/033 G06F 1/04 340 A H03L 7/08 J H04L 7/02 B
Claims (6)
- 【請求項1】 基準クロック信号と該基準クロック信号
に対して位相が異なるテストクロック信号とのいずれか
一方を選択して出力するセレクタと、 前記基準クロック信号とクロック供給対象回路を経由し
たクロック信号との位相差がなくなるように前記セレク
タの出力信号に遅延を与え、該クロック供給対象回路へ
供給する前記クロック信号を生成するディレイライン式
位相同期回路とを備えたことを特徴とするクロック信号
発生回路。 - 【請求項2】 第1の基準クロック信号と該第1の基準
クロックに対して位相が異なる第1のテストクロック信
号とのいずれか一方を選択して出力する第1のセレクタ
と、 前記第1の基準クロックとクロック供給対象回路を経由
した第1のクロック信号との位相差がなくなるように前
記第1のセレクタの出力信号に遅延を与え、該クロック
供給対象回路へ供給する前記第1のクロック信号を生成
する第1のディレイライン式位相同期回路と、 前記第1の基準クロック信号とは位相が異なる第2の基
準クロック信号と該第2の基準クロックに対して位相が
異なる第2のテストクロック信号とのいずれか一方を選
択して出力する第2のセレクタと、 前記第2の基準クロック信号とクロック供給対象回路か
ら出力された第2のクロック信号との位相差がなくなる
ように前記第2のセレクタの出力信号に遅延を与え、該
クロック供給対象回路へ供給する前記第2のクロック信
号を生成する第2のディレイライン式位相同期回路とを
備えたことを特徴とするクロック信号発生回路。 - 【請求項3】 前記第2のテストクロック信号として前
記第1の基準クロックを供給する構成にしたことを特徴
とする請求項2記載のクロック信号発生回路。 - 【請求項4】 内部クロック信号に同期して所定の動作
をする内部回路と、外部から与えられる基準クロック信
号と前記内部回路を経由した前記内部クロック信号との
位相差がなくなるように前記内部回路へ供給する前記内
部クロック信号をディレイライン方式で生成するクロッ
ク信号発生回路とを備えた半導体装置において、 前記クロック信号発生回路は、 前記基準クロック信号と該基準クロックに対して位相が
異なるテストクロック信号とのいずれか一方を選択して
出力するセレクタと、 前記基準クロック信号と前記内部回路を経由した内部ク
ロック信号との位相差がなくなるように前記セレクタの
出力信号に遅延を与え、前記内部回路へ供給する前記内
部クロック信号を生成するディレイライン式位相同期回
路とを備えたことを特徴とする半導体装置。 - 【請求項5】 第1及び第2の内部クロック信号に同期
してそれぞれ所定の動作をする第1及び第2の内部回路
と、外部から与えられる第1の基準クロックと前記第1
の内部回路を経由した前記第1の内部クロック信号との
位相差がなくなるように前記第1の内部回路へ供給する
前記第1の内部クロック信号をディレイライン方式で生
成する第1のクロック信号発生回路と、前記第1の基準
クロックとは位相が異なる第2の基準クロックと前記第
2の内部回路を経由した前記第2の内部クロック信号と
の位相差がなくなるように前記第2の内部回路へ供給す
る前記第2の内部クロック信号をディレイライン方式で
生成する第2のクロック信号発生回路とを備えた半導体
装置において、 前記第1のクロック信号発生回路は、 前記第1の基準クロック信号と該第1の基準クロックに
対して位相が異なる第1のテストクロック信号とのいず
れか一方を選択して出力する第1のセレクタと、 前記
第1の基準クロックと前記第1の内部回路を経由した前
記第1の内部クロック信号との位相差がなくなるように
前記第1のセレクタの出力信号に遅延を与え、前記第1
の内部回路へ供給する前記第1の内部クロック信号を生
成する第1のディレイライン式位相同期回路とを備え、 前記第2のクロック信号発生回路は、 前記第2の基準クロック信号と該第2の基準クロックに
対して位相が異なる第2のテストクロック信号とのいず
れか一方を選択して出力する第2のセレクタと、 前記
第2の基準クロックと前記第2の内部回路を経由した前
記第2の内部クロック信号との位相差がなくなるように
前記第2のセレクタの出力信号に遅延を与え、前記第2
の内部回路へ供給する前記第2の内部クロック信号を生
成する第2のディレイライン式位相同期回路とを備えた
ことを特徴とする半導体装置。 - 【請求項6】 前記第2のテストクロック信号として前
記第1の基準クロックを供給する構成にしたことを特徴
とする請求項5記載の半導体装置。
Priority Applications (3)
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JP30876994A JP3260048B2 (ja) | 1994-12-13 | 1994-12-13 | クロック信号発生回路及び半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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Family
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218877B1 (en) | 1998-12-16 | 2001-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device with delay locked loop |
US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
US6593786B2 (en) | 2001-06-30 | 2003-07-15 | Hynix Semiconductor Inc. | Register controlled DLL reducing current consumption |
KR100518571B1 (ko) * | 2003-05-12 | 2005-10-04 | 삼성전자주식회사 | 지연동기루프를 내장하는 반도체 장치 및 그 테스트 방법 |
JP2007124196A (ja) * | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | Dll回路及びその試験方法 |
US7280431B2 (en) | 2005-04-22 | 2007-10-09 | Samsung Electronics Co., Ltd. | Method of generating an internal clock for a semiconductor memory device and semiconductor memory device using the same |
CN110927562A (zh) * | 2019-12-19 | 2020-03-27 | 西安紫光国芯半导体有限公司 | 一种兼容老化测试的方法及其芯片 |
CN111505378A (zh) * | 2019-01-31 | 2020-08-07 | 睿宽智能科技有限公司 | 相位检测方法及其相位检测电路 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6124744A (en) * | 1996-03-26 | 2000-09-26 | Kabushiki Kaisha Toshiba | Electronic circuit apparatus having circuits for effectively compensating for clock skew |
US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
US5910740A (en) * | 1997-06-18 | 1999-06-08 | Raytheon Company | Phase locked loop having memory |
US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
JP3320651B2 (ja) * | 1998-05-06 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
DE19845121C1 (de) * | 1998-09-30 | 2000-03-30 | Siemens Ag | Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale |
US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
JP2001023367A (ja) * | 1999-07-02 | 2001-01-26 | Fujitsu Ltd | タイミング信号発生回路、dll回路、半導体記憶装置及び可変遅延回路 |
KR100331561B1 (ko) * | 1999-11-23 | 2002-04-06 | 윤종용 | 번-인 테스트시 고주파로 동작 가능한 지연동기회로를갖는 반도체 메모리 장치 및 이 지연동기회로의 동작방법 |
JP3610854B2 (ja) * | 1999-12-27 | 2005-01-19 | 株式会社日立製作所 | 情報処理装置および情報処理システム |
GB2370362B (en) | 2000-08-04 | 2004-07-07 | Sgs Thomson Microelectronics | Method and apparatus for testing circuitry |
JP4986318B2 (ja) * | 2000-08-28 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100401491B1 (ko) * | 2000-11-01 | 2003-10-11 | 주식회사 하이닉스반도체 | 데이터 출력 버퍼 제어 회로 |
US6617894B2 (en) | 2001-05-14 | 2003-09-09 | Samsung Electronics Co., Ltd. | Circuits and methods for generating internal clock signal of intermediate phase relative to external clock |
US6901013B2 (en) * | 2001-06-05 | 2005-05-31 | Micron Technology, Inc. | Controller for delay locked loop circuits |
US7245540B2 (en) | 2001-06-05 | 2007-07-17 | Micron Technology, Inc. | Controller for delay locked loop circuits |
US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
US6988218B2 (en) * | 2002-02-11 | 2006-01-17 | Micron Technology, Inc. | System and method for power saving delay locked loop control by selectively locking delay interval |
US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
JP4440658B2 (ja) * | 2004-01-20 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
US6995554B2 (en) * | 2004-06-16 | 2006-02-07 | Agilent Technologies, Inc. | Delay-locked loop and a method of testing a delay-locked loop |
JP4923395B2 (ja) * | 2004-08-30 | 2012-04-25 | 富士通株式会社 | 半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラム |
JP2006245216A (ja) * | 2005-03-02 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
KR100808591B1 (ko) * | 2006-06-30 | 2008-02-29 | 주식회사 하이닉스반도체 | 클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과그를 포함하는 반도체 메모리 장치 |
JP2008217947A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体記憶装置 |
-
1994
- 1994-12-13 JP JP30876994A patent/JP3260048B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-12 KR KR1019950048699A patent/KR100186815B1/ko not_active IP Right Cessation
- 1995-12-12 US US08/570,970 patent/US5675274A/en not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218877B1 (en) | 1998-12-16 | 2001-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device with delay locked loop |
US6255870B1 (en) | 1998-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Apparatus for compensating locking error in high speed memory device with delay locked loop |
US6593786B2 (en) | 2001-06-30 | 2003-07-15 | Hynix Semiconductor Inc. | Register controlled DLL reducing current consumption |
KR100518571B1 (ko) * | 2003-05-12 | 2005-10-04 | 삼성전자주식회사 | 지연동기루프를 내장하는 반도체 장치 및 그 테스트 방법 |
US7280431B2 (en) | 2005-04-22 | 2007-10-09 | Samsung Electronics Co., Ltd. | Method of generating an internal clock for a semiconductor memory device and semiconductor memory device using the same |
JP2007124196A (ja) * | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | Dll回路及びその試験方法 |
US7642825B2 (en) | 2005-10-27 | 2010-01-05 | Nec Electronics Corporation | DLL circuit and test method thereof |
CN111505378A (zh) * | 2019-01-31 | 2020-08-07 | 睿宽智能科技有限公司 | 相位检测方法及其相位检测电路 |
CN111505378B (zh) * | 2019-01-31 | 2022-07-19 | 睿宽智能科技有限公司 | 相位检测方法及其相位检测电路 |
CN110927562A (zh) * | 2019-12-19 | 2020-03-27 | 西安紫光国芯半导体有限公司 | 一种兼容老化测试的方法及其芯片 |
CN110927562B (zh) * | 2019-12-19 | 2022-08-05 | 西安紫光国芯半导体有限公司 | 一种兼容老化测试的方法及其芯片 |
Also Published As
Publication number | Publication date |
---|---|
KR960027356A (ko) | 1996-07-22 |
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US5675274A (en) | 1997-10-07 |
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