JP3610854B2 - 情報処理装置および情報処理システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロプロセッサシステムの入出力に係わり、特に動作周波数の異なるプロセッサとL2キャッシュや外部バスとの間の周波数変換制御技術に関する。
【0002】
【従来の技術】
情報処理システムや制御機器の分野ではプロセッサの高性能化・高速化が求められ、その結果プロセッサの動作クロック周波数が高くなってきている。一方、低コストや省電力のため、通常L2キャッシュやメモリコントローラや外部バスやネットワークアダプタ等周辺装置は低い周波数で動作させる。またマルチプロセッサシステムにおいてはプロセッサ間の通信速度は通信用配線のディレイによりバス周波数に限界がある。そのため、プロセッサの周波数より低速のバス周波数をサポートすることは重要である。
【0003】
例えば、特開平7−210267には、1系統のクロックを外部から入力して内部クロックとする方式が開示されている。しかし、この方式ではマルチプロセッサシステム等多数の装置が接続されたシステムでは、各装置間の同期を取る場合にクロックスキューが問題となる。
【0004】
また、特開平5−233275のように、固定した周波数および固定した位相関係を有するクロックを必要なクロック系統の数だけ発生する方式がある。これはPLL回路によって達成され、より高い周波数のクロックがプロセッサのクロックのために使用され、かつ他のより低い周波数のクロックが外部バスとインタフェースするバス入出力信号変換回路において使用される。PLLを用いて各々の周波数が異なる複数系統のクロックをもつ処理装置同士を同期させるには、異なったクロックを分配する方式があり、次のような例があげられる。
【0005】
第1の方式として、図2に示されるようにクロック分配系の数だけ独立したPLLを用意する複数PLL方式では、それぞれの系統にフィードバックを持っているので、それぞれのクロックに異なった分配系を使用しても位相を合わせることができる。
【0006】
第2の方式として、図3に示されるようにPLLは1個のみとし、その電圧制御発振器(VCO)の出力にクロック分配系の数だけ分周器(divider)を用意して分配する複数divider方式では、複数PLL方式で問題となるPLLの干渉を回避することができる。
【0007】
【発明が解決しようとする課題】
上述した方式で、内部クロック・L2キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を実装する場合に、それぞれのクロック系統の位相を合わせるには次のような問題があげられる。
【0008】
複数PLL方式では、図2に示すようにそれぞれの系統にフィードバックを持っているので、クロックの間のずれ(skew)を全て内部クロックと同じにできるが、 L2キャッシュインターフェイス用クロックや外部バスインターフェイス用クロックは、内部クロックと比較してドライブするFFは少ないが、I/O関連回路のためチップ全体にクロック分配系が広がるため、 内部クロックと同等の分配方式を取る必要があるので、実装面積が(内部クロックの実装面積)×(クロック系統数)となり、消費電力も比例して多くなる。また複数PLL間の干渉問題があり、実装を困難にする。
【0009】
複数divider方式では、図3のようにPLLは1個のため干渉問題は解決するが、PLLのフィードバック制御が全系統のうち1系統しかできないため、残りのクロック系統はフィードバック無しで位相を合わせる必要がある。そのため、すべてのクロック分配系を等しく設計する必要があり、第1の方式と同じく内部回路と同様のクロック分配系にする必要があり、実装面積および消費電力が大きくなる。
【0010】
本発明は、上述の問題を解決するため各々の装置には参照クロックのみを分配することで同期を容易に取り、該参照クロックから生成したクロックを用いて論理回路のみで複数のクロック系の周波数変換制御を行なうことを目的とする。特に内外周波数比がN:1またはN:2の場合に、複数のクロック系の実装に内部クロック分配系のみを使用し、論理回路のみで各々の周波数変換制御を行なうことで、同期問題を容易に取ることができかつ低実装面積・低消費電力で実装可能とするバスインターフェイス制御装置および該バスインターフェイス制御装置を実装する処理装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明のバスインターフェイス制御装置は、処理装置間で同期を取るために参照クロックのみを必要とし、該参照クロックから該装置で同期を取るための参照同期信号および装置内部動作クロックを生成する手段を有する。さらに、本発明のバスインターフェイス制御装置は、該参照同期信号をリセット信号とし、あらかじめ設定された周波数比によりカウント数を決定する同期カウンタを有し、該設定周波数比と該同期カウンタとの比較により周辺装置とのアクセスタイミング信号を生成する手段を有する。さらに、本発明のバスインターフェイス制御装置は、該アクセスタイミング信号を外部インターフェースのイネーブル付きラッチのイネーブル信号とすることにより、該装置の動作クロックとしては内部動作クロック1系統のみを用いて他の処理装置との入出力信号の周波数変換制御を論理回路のみで行なう手段を有する。また、内部クロックとしてデューティ50%のクロックを用い、内部動作周波数の2/N[N≧2](1,1/1.5,1/2,1/2.5,1/3,...)の速度の他の処理装置とアクセスする機能を有する。また、位相が1/MサイクルずつずれたM相のクロックまたは内部クロックのM/2倍の周波数かつデューティ50%のクロックを用い、内部動作周波数のM/N[N≧M≧2]の速度の他の処理装置とアクセスする機能を有する。
【0012】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて説明する。簡単のため、内部クロックCLKと外部バスクロックBUSCLKの2系統のクロックを用いた例を示す。
【0013】
図1は本発明の1実施例によるプロセッサシステムの構成図である。同期信号発生回路25は、プロセッサ21の外部より入力される参照クロックREFCLKから、内部クロックCLKと参照同期信号REFSYNCを生成する。該参照同期信号REFSYNCから外部バスアクセスタイミング信号発生回路24はバスアクセスタイミング信号を生成する。バス入出力信号変換回路23は該バスアクセスタイミング信号に従い、CLKでクロックされるプロセッサコア22のアドレス/データ/制御信号(出力方向をOD、入力方向をIDとする)とBUSCLKでクロックされるアドレス/データ/制御信号(まとめてBUSDとし、また出力方向をBUSDO、入力方向をBUSDIとする)の変換を行なう。同期信号発生回路25の構成を図4に、外部バスアクセスタイミング信号発生回路24の構成を図5に、バス入出力信号変換回路23の構成の出力側の回路を図6に入力側の回路を図7に示す。
【0014】
図4は同期信号発生回路25の構成図である。REFCLKを入力としてPLL46でCLKを生成する。CLKはプロセッサ21全体に分配される。CLKの位相を固定するため、該PLLにCLKをフィードバックする。またREFCLKを遅延素子40で遅延してからラッチ41で1サイクル遅延した後、ラッチ42でさらに1サイクル遅延した信号の反転と論理積を取ることによりREFCLKの立ち上がり微分をしてREFSYNCを生成する。REFSYNCはREFCLKの1周期に1サイクルアサートされる信号であり、外部バスアクセスタイミング信号発生回路24の同期カウンタを周期的にリセットするために用いる。尚、PLLを用いないで外部パルスジェネレータから直接CLKを供給するモードを実装するため、該モードを示す信号PLL1:1MODEと論理和45を用いREFSYNCを常にアサートにする。
【0015】
図5は外部バスアクセスタイミング信号発生回路24の構成を示したものである。CLKRATIOデコーダ60は、CLKRATIOから、同期カウンタ61の最大値を示す信号MAX(内外周波数比=N:2におけるN)および内外周波数が3:2や5:2等分数比の場合を示す信号HALFを生成する。同期カウンタ61は、REFSYNCをリセットとして0からMAX−1までカウントする値をCLKCNTとして出力する。カウント比較器62は、前述のCLKCNTとMAXおよびHALFの関係を比較して、バスアクセスタイミング信号SET0,SET1を生成する。ラッチ63でSET1を1サイクル遅延させSETHを生成する。
【0016】
SET0,SET1は、バス入出力信号変換回路23からバス26への出力イネーブル信号であり、SET0,SETHは、バス26からの入力イネーブル信号である。ただし、HALFがアサートされていない場合(内外周波数が整数比の場合)は、SET1,SETH信号はアサートされることはない。SET0,SET1は、周波数比CLKRAIOによって決まる所定のCLKCNTの値の時にアサートされる。この所定値は可能性のあるケースをあらかじめ該カウント比較器62に論理回路として実装する。
【0017】
図6はバス入出力信号変換回路23を1本の出力信号について具体化したものである。出力信号ODは、SET0をイネーブルとしたラッチ100の出力信号OD0およびSET1をイネーブルとしたラッチ101の出力信号OD1となる。SEL0K0はSET0をセット信号、SET1をリセット信号とした、SRラッチ103の出力信号である。SEL0K1はSEL0K0を入力とした立ち下がりトリガラッチ(デューティ50%を保証する内部クロックのNOTをクロック入力とするラッチ)104の出力である。SEL0はSEL0K0とSEL0K1の論理和105の出力であり、2入力セレクタ102のセレクト信号である。2入力セレクタ102はSEL0が0/1の時OD0/OD1をセレクトしてBUSDOを出力する。
【0018】
図7はバス入出力信号変換回路23を1本の入力信号について具体化したものである。2入力セレクタ111はSETHが0の時バスからの入力信号をセレクトし、1の時バスからの入力信号BUSDIの立ち下がりトリガラッチ112の出力BUSDLYHをセレクトしてBSELDを出力する。
【0019】
SET0とSETHを入力とした論理和113の出力がイネーブル信号BUSIENとなる。BSELDはBUSIENをイネーブルとしたラッチ110の出力信号IDとなる。ここでIDと、BUSIENをラッチ114で1サイクル遅延した信号BUSISHAPEの論理積を取ることで1サイクル長の信号に切り出して制御系の入力信号ICMDとして内部回路で使用する。ここで、立ち下がりトリガラッチとデューティ50%を保証する内部クロックの代わりに、通常のラッチと内部クロックから0.5サイクル遅れた別クロック系統のクロックを用いることもできる。
【0020】
図8は、図6および図7に示された回路において、内部クロックCLKとバスクロックBUSCLKと参照クロックREFCLKの周波数比が3:1:1の場合の、プロセッサ内部からの入出力におけるタイムチャートである。
【0021】
図6と図8を用いてバス出力信号変換回路の動作を説明する。この周波数比の場合、バス出力部では、SET0はCLKCNTが0の時にアサートされ1となり、SET1は常に0であるのでSEL0K0およびSEL0K1は常に0でありSEL0も0となるので、バス出力信号BUSDOは常にODを1バスサイクル遅延したOD0がセレクトされバスに出力される。
【0022】
図7と図8を用いてバス入力信号変換回路の動作を説明する。バス入力部では、SET1が常にネゲートされ0なのでSETHは常に0となりBSELDはBUSDIがセレクトされる。またBUSIENはSET0と等しくなるので、IDは常にBUSDIを1バスサイクル遅らせたものとなる。IDが制御系の入力信号の場合は、IDとBUSISHAPE(BUSIENを1サイクル遅延した信号)の論理積を取ることで1サイクル長の信号ICMDとして内部回路で使用する。
【0023】
以上の様にして、内部クロックCLKで駆動されるデータODは、BUSOEN(SET0)がアサートされている時の値が、3サイクルの信号に整形されBUSDOとしてバスに出力され、BUSCLKで駆動されるデータBUSDIは、BUSIENがアサートされている時に有効な内部信号IDとなる。
【0024】
図9は、図6および図7に示された回路において、内部クロックCLKとバスクロックBUSCLKと参照クロックREFCLKの周波数比が5:2:1の場合の、プロセッサ内部からの入出力におけるタイムチャートである。
【0025】
図6と図9を用いてバス出力信号変換回路の動作を説明する。この周波数比の場合、バス出力部では、SET0はCLKCNTが2の時にアサートされ1となり、SET0をイネーブルとしたラッチ100の出力OD0はCLKCNTが3の時に、CLKCNTが2の時のODと切り換わる。またSET1はCLKCNTが4の時にアサートされ1となり、SET1をイネーブルとしたラッチ101の出力OD1はCLKCNTが0の時に、CLKCNTが4の時のODと切り換わる。SRラッチ103の出力SEL0K0はCLKCNTが3,4の時1となり、立ち下がりトリガラッチ104の出力SEL0K1はSEL0K0を0.5サイクル遅らせたものなので、SEL0はCLKCNT3,4,0〜0.5の時に1となる。(ここでCLKCNTの値0.5をCLKCNTが0の0.5サイクル後とする。他も同様とする。)従って、CLKCNTが0.5〜1,1,2の時にOD0が、CLKCNTが3,4,0〜0.5の時にOD1がBUSDOとしてバスに出力される。
【0026】
図7と図9を用いてバス入力信号変換回路の動作を説明する。バス入力部では、CLKCNTが0.5の時のバス入力信号BUSDIは、立ち下がりトリガラッチ112の出力BUSDLYHとして、CLKCNTの0.5〜1.5に遅延される。ここで、SETHはSET1の1サイクル遅れたCLKCNTが0の時にアサートされ1となるので、このとき2入力セレクタ111の出力BSELDが同期カウンタが0.5の時のBUSDIの値となる。またCLKCNTが2の時はBSELDの値はその時のBUSDIの値となる。BUSIENをイネーブルとしたラッチ110の出力は、CLKCNTが1,2の時にはCLKCNTが0.5の時のBUSDIの値が、CLKCNTが3,4,0の時にはCLKCNTが2の時のBUSDIの値が変換された内部信号IDとなる。IDが制御系の入力信号の場合は、IDとBUSISHAPE(BUSIENを1サイクル遅延した信号)の論理積を取ることで1サイクル長の信号ICMDとして内部回路で使用する。
【0027】
以上の様にして内部クロックCLKで駆動されるデータODは、BUSOEN(SET0,SET1)がアサートされている時の値が、2.5サイクル長の信号に整形されバスに出力され、BUSCLKで駆動される2.5サイクル長データBUSDIは、BUSIENがアサートされている時に有効な内部信号IDとなる。
【0028】
以上実施例として、内外周波数がN:1およびN:2の場合のデューティ50%のクロックを使用した実施例を示した。
【0029】
動作周波数比がN:M[M:整数]の場合の、位相が1/MサイクルずつずれたM相のクロックを使用する場合も
基本構成は変わらないので概略のみ説明する。
【0030】
位相が1/MサイクルずつずれたM相のクロックCLKi[i:0〜M−1]は、同期信号発生回路25を修正するか外部より入力する等して得る。またCLK0を内部動作クロックCLKとする。外部バスアクセスタイミング信号発生回路24の変更は、図5においてSET0・SET1だった信号が2本からM本必要となった事であり、これをSETiとする。
【0031】
図10および図11は位相が1/MサイクルずつずれたM相のクロックを使用する場合のバス入出力信号変換回路23を1本の入出力信号について具体化したものである。
【0032】
図6から図10への変更点は、SET0・SET1信号等が2本からM本になった事であり、それぞれODj[j:0〜M−1]・SETj・CLKjとなる。内部クロックCLKで駆動されるデータODをSETjをイネーブルとするラッチ300〜309で受け、その出力ODjの1つをSELOに従いセレクタ310で切り換えて、その出力をBUSDOとしてバスに出力する。SELOはN/Mサイクル毎に切り換わる信号、つまりバスサイクルと同期したセレクト信号で、SETjとCLKj等から出力セレクト信号発生回路311で生成する。出力セレクト信号発生回路311の詳細は当分野に関連する技術者が容易に考えられる範囲の技術であるので省略する。
【0033】
図7から図11への変更点は、BUSDLYHがBUSDLYk[k:1〜M−1]となった事であり、BUSDIおよびBUSDIをそれぞれCLKkをクロックとするラッチ321〜329で遅延したBUSDLYkの中から1つをセレクト信号SELIに従いセレクタ330で切り換えてBSELDを得る。BSELDからIDとICMDを得る部分は図7と変わらないので省略する。SELIは、SET0およびSETkを1サイクル遅延して得られるSETDkから入力セレクト信号発生回路331で生成する。BUSIENは図7と同様にSET0とSETDkの論理和である。入力セレクト信号発生回路331の詳細は当分野に関連する技術者が容易に考えられる範囲の技術であるので省略する。
【0034】
また、動作周波数比がN:Mの場合として、M/2倍の周波数かつデューティ50%のクロックを使用する事も可能だが、この場合も外部バスアクセスタイミング信号発生回路24とバス入出力信号変換回路23の修正で実現でき、これは当分野に関連する技術者が容易に考えられる範囲の技術であるので省略する。
【0035】
【発明の効果】
本発明では、内部クロック・L2キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を実装する時でも周波数比がN:1またはN:2の場合は、分配系が1系統で済むため、実装面積・消費電力を抑えることができ、低コストでの複数のクロック系の実装を可能にする。また、接続する他の処理装置には参照クロックだけを分配すればよいため、同期を容易に取ることができる。また、位相が1/MサイクルずつずれたM相のクロックまたは内部クロックのM/2倍クロックを用いることで内外周波数比がN:Mの周波数変換制御を行なうことができる。
【図面の簡単な説明】
【図1】本発明の一実地例によるバスインターフェイス制御装置を備えたプロセッサを示す構成図である。
【図2】複数PLL方式を示す回路の構成図である。
【図3】複数divider方式を示す回路の構成図である。
【図4】図1のプロセッサの同期信号発生回路の構成図である。
【図5】図1のプロセッサの外部バスアクセスタイミング信号発生回路の構成図である。
【図6】図1のバス入出力信号変換回路の一実地例として、プロセッサ内部と外部バスをN:1およびN:2の速度比で出力動作させるための回路の構成図である。
【図7】図1のバス入出力信号変換回路の一実地例として、プロセッサ内部と外部バスをN:1およびN:2の速度比で入力動作させるための回路の構成図である。
【図8】図6および図7に示された回路において、プロセッサ内部クロックと外部バス速度の比が3:1の場合のプロセッサ内部からの入出力におけるタイムチャートである。(参照クロック:バスクロック:内部クロック=1:1:3の場合)
【図9】図6および図に示された回路において、プロセッサ内部クロックと外部バス速度の比が5:2の場合のプロセッサ内部への入出力におけるタイムチャートである。(参照クロック:バスクロック:内部クロック=1:2:5の場合)
【図10】図1のバス入出力信号変換回路の一実地例として、位相が1/MサイクルずつずれたM相のクロックを使用する場合のプロセッサ内部と外部バスをN:Mの速度比で出力動作させるための回路の構成図である。
【図11】図1のバス入出力信号変換回路の一実地例として、位相が1/MサイクルずつずれたM相のクロックを使用する場合のプロセッサ内部と外部バスをN:Mの速度比で入力動作させるための回路の構成図である。
【符号の説明】
21:プロセッサ
22:プロセッサコア
23:バス入出力信号変換回路
24:外部バスアクセスタイミング信号発生回路
25:同期信号発生回路
26:バス
40:遅延用バッファ
41,42,63,114,321,329,332:ラッチ
43:NOTゲート
44,115,333:2入力AND
45,63,65,105,113:2入力OR
46,200,210,240:PLL
47,48,49,205,206,207,215,216,217,245,246,247,255,256,257:バッファ
60:CLKRATIOデコーダ
61:同期カウンタ
62:カウント比較器
100,101,110,300,301,309,331:イネーブル付きラッチ
102,111:2入力セレクタ
103:SRラッチ
104,112:立ち下がりトリガラッチ
201,204,211,214,241,244,254:分周器
202,212,242:位相比較器
203,213,243:VCO
310,330:M入力セレクタ
311:出力セレクト信号生成回路
331:入力セレクト信号生成回路
333:M入力OR
Claims (20)
- 動作周波数の異なる周辺装置と外部バスを介して情報のやり取りを行なう情報処理装置において、該情報処理装置に周辺装置と共通の参照クロックを供給し、該参照クロックから周辺装置と同期を取るための参照同期信号を生成するための第1の信号発生回路と、前記参照クロックから当該情報処理装置の内部クロックを生成するための第2の信号発生回路と、前記第 1 の信号発生回路で生成された参照同期信号から周辺装置の動作周波数で動作する前記外部バスへのアクセスタイミングを示すタイミング信号を周辺装置の動作周波数と当該情報処理装置の内部クロックの周波数との周波数比に応じて生成する外部バスアクセスタイミング信号発生回路と、該外部バスアクセスタイミング信号発生回路により生成されたタイミング信号に従いバスアクセスを行なうバス入出力信号変換回路を備えたことを特徴とする情報処理装置。
- 前記第2の信号発生回路は、前記参照クロックからPLLにより当該情報処理装置の内部クロックを生成することを特徴とする請求項1記載の情報処理装置。
- 前記バス入出力信号変換回路は、デューティ50%の内部クロックを用い、その立ち上がりエッジで動作するラッチおよび立ち下がりエッジで動作するラッチを使用して内部クロックとの周波数比がN:2で動作する周辺装置と情報のやり取りを行なうことを特徴とする請求項1記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号に従い、前記外部バスより入力した信号と該入力信号を内部クロックで0.5サイクル遅延した信号を切り換えることにより、内部クロックで1サイクル以上有効な内部信号に変換することを特徴とする請求項3記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号からN/2サイクル毎に切り換わるセレクト信号を生成し、該セレクト信号を使用して当該情報処理装置から前記外部バスへ出力する信号を切り換えることを特徴とする請求項3記載の情報処理装置。
- 前記バス入出力信号変換回路は、位相が1/M[M:整数]サイクルずつずれたM相のクロックを使用して、内部クロックとの周波数比がN:M[N≧M≧2]で動作する周辺装置と情報のやり取りを行なうことを特徴とする請求項1記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号から1サイクル以上毎に切り換わるセレクト信号を生成する回路と、前記外部バスより入力した信号を位相が1/MサイクルずつずれたM相のクロックで保持するM−1個のラッチと、前記外部バスより入力した信号と前記M−1個のラッチ出力信号から前記セレクト信号で選択した信号を内部信号として内部クロックで保持するラッチとを備えることを特徴とする請求項6記載の情報処理装置。
- 位相が1/MサイクルずつずれたM相のクロックから前記外部バスへのアクセスタイミングを示す信号を周辺装置との周波数比に応じて生成する外部バスアクセスタイミング信号発生回路と、該M相のクロックからN/Mサイクル毎に切り換わるセレクト信号を生成し当該情報処理装置の内部信号を各々前記アクセスタイミング信号の1つをイネーブルとして内部クロックでラッチしたM本の信号のうち前記セレクト信号で選択した信号を該外部バスへの出力信号に変換するバス入出力信号変換回路を備えることを特徴とする請求項6記載の情報処理装置。
- 前記バス入出力信号変換回路は、デューティ50%の内部クロックを用い、その立ち上がりエッジで動作するラッチおよび立ち下がりエッジで動作するラッチを使用して内部クロックとの周波数比がN:2で動作する周辺装置と情報のやり取りを行なうことを特徴とする請求項2記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号に従い、前記外部バスより入力した信号と該入力信号を内部クロックで0.5サイクル遅延した信号を切り換えることにより、内部クロックで1サイクル以上有効な内部信号に変換することを特徴とする請求項9記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号からN/2サイクル毎に切り換わるセレクト信号を生成し、該セレクト信号を使用して当該情報処理装置から前記外部バスへ出力する信号を切り換えることを特徴とする請求項9記載の情報処理装置。
- 前記バス入出力信号変換回路は、位相が1/M[M:整数]サイクルずつずれたM相のクロックを使用して、内部クロックとの周波数比がN:M[N≧M≧2]で動作する周辺装置と情報のやり取りを行なうことを特徴とする請求項2記載の情報処理装置。
- 前記バス入出力信号変換回路は、前記外部バスアクセスタイミング信号発生回路により生成されたタイミング信号から1サイクル以上毎に切り換わるセレクト信号を生成する回路と、前記外部バスより入力した信号を位相が1/MサイクルずつずれたM相のクロックで保持するM−1個のラッチと、前記外部バスより入力した信号と前記M−1個のラッチ出力信号から前記セレクト信号で選択した信号を内部信号として内部クロックで保持するラッチとを備えることを特徴とする請求項12記載の情報処理装置。
- 位相が1/MサイクルずつずれたM相のクロックから前記外部バスへのアクセスタイミングを示す信号を周辺装置との周波数比に応じて生成する外部バスアクセスタイミング信号発生回路と、該M相のクロックからN/Mサイクル毎に切り換わるセレクト信号を生成し当該情報処理装置の内部信号を各々前記アクセスタイミング信号の1つをイネーブルとして内部クロックでラッチしたM本の信号のうち前記セレクト信号で選択した信号を該外部バスへの出力信号に変換するバス入出力信号変換回路を備えることを特徴とする請求項12記載の情報処理装置。
- 所定の動作周波数を有する情報処理装置と、前記所定の動作周波数とは異なる動作周波数を有する周辺装置と、該周辺装置の動作周波数で動作し前記情報処理装置と前記周辺装置を接続する外部バスとから成る情報処理システムであって、前記情報処理装置と前記周辺装置には共通の参照クロックが供給され、前記情報処理装置は前記参照クロックから周辺装置と同期を取るための参照同期信号を生成するための第1の信号発生回路と、前記参照クロックから当該情報処理装置の内部クロックを生成するための第2の信号発生回路と、前記第 1 の信号発生回路で生成された参照同期信号から前記外部バスへのアクセスタイミングを示すタイミング信号を周辺装置の動作周波数と当該情報処理装置の内部クロックの周波数との周波数比に応じて生成する外部バスアクセスタイミング信号発生回路と、該外部バスアクセスタイミング信号発生回路により生成されたタイミング信号に従いバスアクセスを行なうバス入出力信号変換回路を備えたことを特徴とする情報処理システム。
- 前記第2の信号発生回路は、前記参照クロックからPLLにより当該情報処理装置の内部クロックを生成することを特徴とする請求項15記載の情報処理システム。
- 前記バス入出力信号変換回路は、デューティ50%の内部クロックを用い、その立ち上がりエッジで動作するラッチおよび立ち下がりエッジで動作するラッチを使用して内部クロックとの周波数比がN:2で動作する周辺装置と情報のやり取りを行なうことを特徴とする請求項15記載の情報処理システム。
- 所定の動作周波数を有する複数のプロセッサと、前記所定の動作周波数とは異なる動作周波数で動作し前記複数のプロセッサを接続する外部バスとから成るマルチプロセッサシステムであって、前記複数のプロセッサには共通の参照クロックが供給され、各プロセッサは前記参照クロックから前記外部バスと同期を取るための参照同期信号を生成するための第1の信号発生回路と、前記参照クロックから当該プロセッサの内部クロックを生成するための第2の信号発生回路と、前記第 1 の信号発生回路で生成された参照同期信号から前記外部バスへのアクセスタイミングを示すタイミング信号を前記外部バスの動作周波数と当該プロセッサの内部クロックの周波数との周波数比に応じて生成する外部バスアクセスタイミング信号発生回路と、該外部バスアクセスタイミング信号発生回路により生成されたタイミング信号に従いバスアクセスを行なうバス入出力信号変換回路を備えたことを特徴とするマルチプロセッサシステム。
- 前記第2の信号発生回路は、前記参照クロックからPLLにより当該プロセッサの内部クロックを生成することを特徴とする請求項18記載のマルチプロセッサシステム。
- 前記バス入出力信号変換回路は、デューティ50%の内部クロックを用い、その立ち上がりエッジで動作するラッチおよび立ち下がりエッジで動作するラッチを使用して内部クロックとの周波数比がN:2で動作する前記外部バスと情報のやり取りを行なうことを特徴とする請求項18記載のマルチプロセッサシステム。
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