KR960027356A - 클럭 신호 발생 회로 및 반도체 장치 - Google Patents

클럭 신호 발생 회로 및 반도체 장치 Download PDF

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Abstract

본 발명은 번 인 시험 등의 저속 동작시에 있어서, 통상의 고속 동작과 같은 동작을 DLL 회로에 행하여 함으로써, DLL 회로의 시험을 가능하게 하는 클럭 신호 발생 회로를 제공하는 데 목적이 있다.
기준 클럭 신호와 이 기준 클럭 신호에 대하여 위상이 상이한 테스트 클럭 신호 중 어느 한쪽을 선택하여 출력하는 셀렉터와, 상기 기준 클럭 신호와 클럭 공급대상 회로를 경유하는 클럭 신호와의 위상차가 없어지도록 상기 레지스터의 출력 신호에 지연을 부여하고, 이 클럭 공급 회로에 공급하는 상기 클럭 신호를 생성하는 딜레이 라인식 위상 동기 회로를 구비하였다.

Description

클럭 신호 발생 회로 및 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 실시한 클럭신호 발생 회로의 블럭도.

Claims (6)

  1. 기준 클럭 신호(C,K)와 상기 기준 클럭 신호에 대하여 위상이 상이한 테스트 클럭 신호(Ctest,Ktest)중 어느 한쪽을 선택하여 출력하는 셀렉터(1,51,61)와, 상기 기준 클럭 신호와 클럭 공급 대상 회로를 경유한 클럭 신호와의 위상차가 없어지도록 상기 셀렉터의 출력 신호에 지연을 부여하고, 상기 클럭 공급 대상 회로에 공급하는 상기 클럭 신호를 생성하는 딜레이 라인식의 위상 동기 회로(2,52,62)를 구비한 것을 특징으로 하는 클럭 신호 발생 회로.
  2. 제1기준 클럭 신호(C)와 상기 제1기준 클럭에 대하여 위상이 상이한 제1테스트 클럭 신호(Ctest)중 어느 한쪽을 선택하여 출력하는 제1셀렉터(51)와, 상기 제1기준 클럭과 클럭 공급 대상 회로를 경유한 제1클럭 신호호화의 위상차가 없어지도록 상기 제1셀렉터의 출력 신호에 지연을 부여하고, 상기 클럭 공급 대상 회로에 공급하는 상기 제1클럭 신호를 생성하는 제1딜레이 랑니식 위상 동기 회로(52)와, 상기 제1기준 클럭 신호와는 위상이 상이한 제2기준 클럭 신호(K)와 상기 제2기준 클럭에 대하여 위상이 상이한 제2테스트 클럭 신호(Ktest,C)중 어느 한쪽을 선택하여 출력하는 제2셀렉터(61), 및 상기 제2기준 클럭 신호와의 클럭 공급 대상회로로부터 출력된 제2클럭 신호와의 위상차가 없어지도록 상기 제2셀렉터의 출력 신호에 지연을 부여하고, 상기 클럭 공급 대상 회로에 공급하는 상기 제2클럭 신호를 생성하는 제2딜레이 라인식 위상 동기 회로(62)를 구비한 것을 특징으로 하는 클럭 신호 발생 회로.
  3. 제2항에 있어서, 상기 제2테스트 클럭 신호로서 상기 제1기준 클럭을 공급하는 구성으로 한 것을 특징으로 하는 클럭 신호 발생 회로.
  4. 내부 클럭 신호에 동기하여 소정의 동작을 하는 내부 회로(3,53,63)와, 외부로부터 공급되는 기준 클럭신호(C,K)와 상기 내부 회로를 경유한 상기 내부 클럭 신호와의 위상차가 없어지도록 상기 내부 회로에 공급하는 상기 내부 클럭 신호를 딜레이 라인 방식으로 생성하는 클럭 신호 발생 회로를 구비한 것을 특징으로 하는 반도체 장치에 있어서, 상기 클럭 신호 발생 회로는 상기 기준 클럭 신호와 상기 기준 클럭에 대하여 위상이 상이한 테스트 클럭 신호(Ctest, Ktest) 중 어느 한쪽을 선택하여 출력하는 셀렉터 91, 51, 61)와 상기기준 클릭 신호와 상기 내부 회로를 경유한 내부 클럭 신호와의 위상차가 없어지도록 상기 셀렉터의 출력 신호에 지연을 부여하고, 상기 내부 회로에 공급하는 상기 클럭 신호를 생성하는 딜레이 라인식 위상 동기 회로(2,52, 62)를 구비한 것을 특징으로 하는 반도체 장치.
  5. 제1 및 제2내부 클럭 신호에 동기하여 각각 소정의 동작을 하는 제1 및 제2내부 회로(53,63)와, 외부로부터 공급되는 제1기준 클럭(C)와 상기 제1 내부 회로를 경우한 상기 제1내부 클럭 신호와의 위상차가 없어지도록 상기 제1내부 회로에 공급하는 상기 제1내부 클럭 신호를 딜레이 라인 방식으로 생성하는 제1클럭 신호발생 회로와, 상기 제1기준 클럭과는 위상이 상이한 제2기준 클럭(K)와 상기 제2내부 회로를 경유한 상기 제2내부 클럭 신호와의 위상차 없어지도록 상기 제2내부 회로에 공급하는 상기 제2내부 클럭 신호를 딜레이라인 방식으로 생성하는 제2클럭 신호 발생 회로를 구비한 반도체 장치에 있어서, 상기 제1클럭 신호 발생회로는 상기 제1기준 클럭 신호와 상기 제1기준 클럭 신호에 대하여 위상이 상이한 제1테스트 클럭 신호(Ctest)중 어느 한쪽을 선택하여 출력하는 제1셀렉터(51)와, 상기 제1기준 클럭과 상기 제1내부 회로를 경유한 상기 제1내부 클럭 신호와의 위상차가 없어지도록 상기 제1셀렉터의 출력 신호에 지연을 부여하고, 상기 제1내부 회로에 공급하는 상기 제1내부 클럭 신호를 생성하는 제1딜레이 라인식 위상 동기 회로(52)를 구비하고, 상기 제2클럭 신호 발생 회로는 상기 제1기준 클럭 신호와 상기 제2기준 클럭에 대하여 위상이 상이한 제2테스트 클럭 신호(Ktest, C)중 어느 한쪽을 선택하여 출력하는 제2셀렉터(61)과, 상기 제2기준 클럭과상기 제2내부 회로를 경유한 상기 제2내부 클럭 신호와의 위상차가 없어지도록 상기 제2셀렉터의 출력 신호에지연을 부여하고, 상기 제2내부 회로에 공급하는 상기 제2내부 클럭 신호를 생성하는 제2딜레이 라인식 위상동기 회로(62)를 구비한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제2테스트 클럭 신호로서 상기 제1기준 클럭을 공급하는 구성으로 하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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