JPH08162957A - D/a変換装置 - Google Patents
D/a変換装置Info
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- JPH08162957A JPH08162957A JP6307196A JP30719694A JPH08162957A JP H08162957 A JPH08162957 A JP H08162957A JP 6307196 A JP6307196 A JP 6307196A JP 30719694 A JP30719694 A JP 30719694A JP H08162957 A JPH08162957 A JP H08162957A
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Abstract
グ型のD/A変換装置を提供する。 【構成】 デジタルフィルタ1とデジタルフィルタ1入
力の振幅レベルをモニタする行なう振幅検出器2と振幅
検出器2出力に基づいてデジタルフィルタ1出力より得
られるデータをD/A変換器4、5に対して振り分けを
行なう振り分け回路3とD/A変換器4、5出力を所定
の比を持たせて加算する増幅器6、加算器7とを備え、
振り分け回路3が、デジタルフィルタ1入力が所定のレ
ベルを超えるとD/A変換器5へのデータを徐々に小さ
くし一定の時間経過後にはゼロにしてD/A変換器4を
用いてD/A変換を行なうようにし、デジタルフィルタ
1出力が所定のレベル以下になるとD/A変換器5を用
いてD/A変換を行なうようにする。
Description
特に、より高いダイナミックレンジを得ようとするもの
である。
い、デジタル信号とアナログ信号とのインターフェース
であるD/A変換技術の重要性が益々高まっている。
説明を行なう(たとえば誠文堂新光社発行、無線と実験
誌1992年3月号pp24-25)。図8において、入力さ
れる16ビット、サンプリング周波数fsの信号を8倍オ
ーバーサンプリングデジタルフィルタ100が20ビッ
ト、サンプリング周波数8fsの信号に変換し、プロセッ
サ101に与える。したがって、プロセッサ101入力
は−524288〜+524287である。プロセッサ
101では、入力が−32768〜+32767のとき
は16ビットD/A変換器(以下、単にDACと称す)
102に対してはゼロを、DAC103に対しては入力
をそのままの形で出力する。入力が−32768以下の
ときは、DAC102に対しては、{入力+3276
8}を出力し、DAC103に対しては、−32768
を出力する。入力が+32767以上のときは、DAC
102に対しては、{入力−32767}を出力し、D
AC103に対しては、+32767を出力する。
れた信号をD/A変換し、アナログ信号として出力す
る。これらの出力は、DAC102出力は直接、DAC
103出力は減衰器104で1/k(ここでは1/1
6)された後加算器105に与えられる。
うな構成では、減衰器104の減衰率(1/k)を非常
に高い精度で実現しなければ、プロセッサ101への入
力信号が+32767、−32768を越える箇所で出
力波形に不連続が生じ、歪が発生する。特に、プロセッ
サ101に対する入力が+32767をオフセットとす
る微少な、あるいはややレベルの低い正弦波であった場
合は特にその歪による影響が顕著になるという問題点が
あった。
がそれほど要求されないD/A変換装置を提供するもの
である。
に本発明によるD/A変換装置は、Kビットのデジタル
信号と、このデジタル信号を入力としてオーバーサンプ
リングを行ないMビット出力を得るデジタルフィルタ
と、第1、第2のD/A変換器と、前記デジタルフィル
タ入力のレベルに基づき、前記第1、第2のD/A変換
器に対し、前記デジタルフィルタ出力を振り分ける振り
分け手段と、前記第1、第2のD/A変換器出力を所定
の比を持たせて加算する手段とを備えたものである。
デジタル信号の振幅レベルに対し、デジタルフィルタ入
力のレベルが一定レベルを超えたときに振り分け動作を
開始し、入力信号の振幅レベルが一定レベル以下になる
ときはデジタルフィルタ出力のゼロクロスポイントを用
いて振り分け動作を行なう。そのため、入力信号レベル
が大きくなった場合においてもデジタルフィルタの群遅
延時間分前もって振り分け動作を開始することができ、
第1、第2のD/A変換器に与えられる信号の急激な変
化を避けることができる。これにより、第1、第2のD
/A変換器間の切り換えをスムーズに行なうことができ
るため出力波形に不連続が発生せず、多少加算精度がず
れても違和感のない音を再生することができるものであ
る。
る。図1は本発明の一実施例によるD/A変換装置を示
すブロック図である。図1において、デジタルフィルタ
1は、入力される20ビット、サンプリング周波数fsの
信号X1を20ビット、サンプリング周波数8fsの信号
に変換し出力する。デジタルフィルタ1は有限インパル
ス応答型(FIR)フィルタで構成されており、時間τ
(ここでは64クロック分)の群遅延を有している。振
幅検出器2は入力X1の振幅レベルをモニタし、振幅レ
ベルが−32768〜+32767のときには“0”
を、その他のときには“1”を制御信号C1として出力
する。振り分け回路3は端子Iに与えられる20ビット
データX2を、端子Cに与えられる制御信号C1に基づ
いて端子G、Lに振り分けて出力する。ここでは、制御
信号C1が“0”のときは端子Gには何も出力せず、端
子Lに対してデータX2の下位16ビットを割り当てて
出力する。制御信号C1が“1”になると端子Lの信号
を徐々に減衰させる一方、端子GからデータX2の上位
16ビットを徐々に振幅レベルを拡大させながら出力す
る。動作開始から時間τ経過時にはこの動作が完全に終
了する。そして制御信号C1が“1”から“0”になる
と、一定の時間経過後、再びデータX2のゼロクロス点
で端子G出力をゼロにし、端子LからデータX2の下位
16ビットを出力する。4は振り分け回路3の端子Gに
接続された第1のDAC、5は端子Lに接続された第2
のDACである。
る。入力X1の振幅レベルが小さいとき(−32768
〜+32767)は振幅検出器2は制御信号C1として
“0”を出力している。このとき振り分け回路3は前述
の通り入力されるデータX2の下位16ビットを端子L
から出力し、端子Gからはゼロを出力している。
(32768以上または−32769以下)と、振幅検
出器2は制御信号C1として“1”を出力する。する
と、振り分け回路3では、前述の通りデータX2を徐々
に端子Lから端子Gに振り向けて行く。ここで振り分け
回路3に与えられるデータX2について考えると、デジ
タルフィルタ1によって入力X1は時間τだけ遅れて出
力されるので、制御信号C1が“1”になった時点から
時間τが経過するまではデータX2は必ず−32768
〜+32767の範囲内にある。すなわち、DAC5の
再生可能範囲内にある。したがって、この時間内に端子
Lから端子GへのデータX2の振り替えを徐々に行な
い、時間τ経過時に完了するようにするとDAC4とD
AC5の出力レベルが徐々に変化し、増幅器6、加算器
7を介して出力されたときにクリック音などの耳障りな
音を発することなくDAC5からDAC4への移行を行
なうことができる。
と、振幅検出器2出力は“1”から“0”に変化する。
このときの動作については特願平5−166850号明
細書に述べられているものと同様であるのでここでは省
略する。
れる入力信号の振幅レベルをモニタし、この値に基づい
てデジタルフィルタ1出力に対する振り分けを行なうよ
うにしたため、入力X1の振幅レベルが突然大きくなっ
てた場合においても予め予知することが可能となり、D
AC5からDAC4へのデータの切り替えを徐々に行な
うことができ、クリック音などの耳障りな音の発生を抑
えることができる。
的な実施例である。図2において、切り替え制御回路1
1は振り分け回路3の端子Cに与えられる制御信号C1
およびデータに基づき、制御信号C1が“0”から
“1”に変化すると直ちに制御信号M1として“1”
を、制御信号C1が“1”から“0”へ変化すると、一
定時間経過後データX2のゼロクロス点で制御信号M1
として“0”を出力する。切り替え制御回路11の具体
的な回路は、前述の特願平5−166850号明細書に
示してある。セレクタ12は端子Sに与えられる信号が
“0”のときは端子Aに与えられる信号を、“1”のと
きは端子Bに与えられる信号を端子Yより出力する。タ
イマー13は制御信号M1が“1”になると一定時間経
過後、ここでは時間τが経過後“1”を出力する。レジ
スタ15はクロックCLKによって動作し、端子Rに
“1”が与えられるとリセットされる。極性反転検出器
16はレジスタ15出力の極性(正/負)の反転を検出
すると、“1”のパルスを出力する。定数発生器18は
端子Pにレジスタ15出力の最上位ビット(以下MSB
と称す)が、端子Zにゼロ検出器17出力が与えられて
おり、端子P入力が“1”のときは正の所定値、“0”
のときは負の所定値が出力され、端子Z入力が“1”の
ときには端子P入力の如何に問わずゼロが出力される。
力データが小さいとき(図3(A)の時刻t0 まで)は
切り替え制御回路11出力M1は“0”であるので、セ
レクタ12は端子Aに与えられるデータ、すなわちデー
タX2を出力する。ANDゲート22出力は制御信号M
1が“0”であるのでゼロとなる。またANDゲート2
1も制御信号M1によって“0”を出力するため、レジ
スタ15の端子Rには“0”が与えられている。したが
って、このときはデータX2がそのまま端子Lより出力
される。また、ANDゲート23によって端子Gからは
ゼロが出力される。
(A)の時刻t1 )と、その時刻のτだけ手前の時刻t
0 で制御信号C1が“1”となる。すると、切り替え制
御回路11は制御信号M1として“1”を出力する。制
御信号M1によりANDゲート22出力はゼロからレジ
スタ15出力を出力するようになる。セレクタ12は端
子B入力を出力するようになる。この時点でレジスタ1
5出力は正であるので、そのMSBはゼロであり定数発
生器18は負の所定値を出力する。加算器14がこの負
の所定値とANDゲート22出力、すなわちレジスタ1
5出力とを加算するのでレジスタ15の値は徐々に減っ
ていく(図3(B)の時t0 〜t1 )。時刻t1 で、タ
イマー13が時間τ経過を検出し、“1”を出力するの
でORゲート20出力が“1”となり、レジスタ15は
リセットされ、その出力はゼロとなる(図3(B)の時
刻t1 〜)。一方端子Gにおいては、時刻t0 では端子
L出力はデータX2と等しくなるので減算器19により
その出力はゼロである。この後、端子L出力が徐々に減
衰するので端子G出力は徐々にデータX2に漸近してい
き(図3(C)の時刻t0 〜t1 )、時刻t1 で僅かな
がらの不連続はあるが一致する。
い場合には、レジスタ15出力が正から負になった時点
で極性反転検出器16が“1”を出力するのでレジスタ
15はリセットされ、その出力はゼロとなる。すると、
ゼロ検出器17が“1”を出力し、定数発生器18もゼ
ロを出力し、レジスタ15出力はゼロを保持する。
範囲内になり、ゼロを交差すると(図3(A)の時刻t
2 )、切り替え制御回路11は制御信号M1として
“0”を出力するので、端子LからはデータX2がその
まま出力される(図3(B)の時刻t2 〜)とともに端
子Gからはゼロが出力される(図3(C)の時刻t2
〜)。
作で端子L出力を減衰させることができ、DAC5から
DAC4へのデータの切り替えをスムーズに行なえ、図
1に示すところの増幅器6、加算器7による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないD/A変換装置を提供することができる。
の具体的な実施例である。図4において図1、図2と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。ラッチ24は端子NGが“0”にな
るとデータをロードし、“1”になるとホールドする。
シフタ25はMSBを保持したままデータをシフトす
る。ここでは群遅延τが64クロックであるので1/6
4、すなわち、6ビット左シフトを行なう。
力データが小さいとき(図5(A)の時刻t0 まで)は
図2の場合と同じであるので省略し、データX2が32
767を越して以降について述べる。
(A)の時刻t1 )と、その時刻のτだけ手前の時刻t
0 で制御信号C1が“1”となる。すると、切り替え制
御回路11は制御信号M1として“1”を出力する。制
御信号M1によりANDゲート22出力はゼロからレジ
スタ15出力を出力するようになる。セレクタ12は端
子B入力を出力するようになる。ラッチ24には時刻t
1 におけるレジスタ15の値が保持される。この値はシ
フタ25によって1/64される。加算器14がこの値
とANDゲート22出力、すなわちレジスタ15出力と
を加算するのでレジスタ15の値は徐々に減っていく
(図5(B)の時t0 〜t1 )。時刻t1 で、64回の
加算が終わるためレジスタ15の値はゼロとなり、同時
に、タイマー13が時間τ経過を検出し、“1”を出力
するのでレジスタ15はリセットされ、その出力はゼロ
を保持する(図5(B)の時刻t1 〜)。一方端子Gに
おいては、時刻t0 では端子L出力はデータX2と等し
くなるので減算器19によりその出力はゼロである。こ
の後、端子L出力が徐々に減衰するので端子G出力は徐
々にデータX2に漸近していき(図5(C)の時刻t0
〜t1 )、時刻t1 で端子L出力がゼロになるので端子
G出力はデータX2と一致する。
範囲内になり、ゼロを交差すると(図5(A)の時刻t
2 )、切り替え制御回路11は制御信号M1として
“0”を出力するので、端子LからはデータX2がその
まま出力される(図5(B)の時刻t2 〜)とともに端
子Gからはゼロが出力される(図5(C)の時刻t2
〜)。
路で、時刻t0 における値がいかなるものであっても端
子L出力を時刻t1 において完全にしかもスムーズにゼ
ロにできる。したがって、DAC5からDAC4へのデ
ータの切り替えをよりスムーズに行なうことができ、図
1に示すところの増幅器6、加算器7による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないD/A変換装置を提供することができる。
く、また、群遅延τによるクロック周期分と減衰量は必
ずしも一致させる必要はなく、減衰量をやや多めにして
も逆にやや少な目にしても目的は達し得る。
の具体的な実施例である。図6において図1、図2と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。重み係数発生器31は制御信号M1
が“1”から“0”に変化すると直ちに1を出力し、制
御信号M1が“0”から“1”に変化すると時刻τの間
に徐々に1からゼロに変化するようになっている。
力データが小さいとき(図7(A)の時刻t0 まで)は
重み係数発生器31は1を出力しており、制御信号M1
は“0”であるので、端子Lからは乗算器32を介して
データX2がそのまま出力され、端子GからはANDゲ
ート23によってゼロが出力されている。ここでデータ
X2が32767を越す(図7(A)の時刻t1 )と、
その時刻のτだけ手前の時刻t0 で制御信号C1が
“1”となる。すると、切り替え制御回路11は制御信
号M1を“0”から“1”に変化させる。これにより重
み係数発生器31はその出力値が1から徐々に減少し
(図7(B)のt0 〜t1 )、時間τ経過時にはゼロに
なるように変化させる。この値が乗算器32によってデ
ータX2と掛け合わされるため、端子Lの出力値はデー
タX2が徐々に減衰された値となり、時間τ経過後はゼ
ロとなる(図7(C)の時刻t1 〜)。一方端子Gにお
いては、時刻t0 では端子L出力はデータX2と等しく
なるので減算器19によりその出力はゼロである。この
後、端子L出力が徐々に減衰するので端子G出力は徐々
にデータX2に漸近してき(図7(D)の時刻t0 〜t
1 )、時刻t1 で端子L出力がゼロになるので端子G出
力はデータX2と一致する。
範囲内になり、ゼロを交差すると(図7(A)の時刻t
2 )、切り替え制御回路11は制御信号M1として
“0”を出力するので、重み係数発生器31は直ちに1
を出力し、端子LからはデータX2がそのまま出力され
る(図7(C)の時刻t2 〜)とともに端子Gからはゼ
ロが出力される(図7(D)の時刻t2 〜)。
らは入力データX2を徐々に減衰させた値を出力させる
ことができ、しかも時刻t1 において端子L出力を完全
にしかもスムーズにゼロにできる。したがって、データ
X2がどのように変化するかに関わらずDAC5からD
AC4へのデータの切り替えをスムーズに行なうことが
でき、図1に示すところの増幅器6、加算器7による重
み付け加算における精度がそれほど高くなくとも不快音
を出すことのないD/A変換装置を提供することができ
る。
ート23は制御信号M1が“0”のときに端子G出力を
確実にゼロにするために備えたもので、このとき端子L
出力とデータX2は等しいので省略することも可能であ
る。
デジタル信号と、このデジタル信号を入力とし、オーバ
ーサンプリングを行ない出力するデジタルフィルタと、
第1、第2のD/A変換器と、前記デジタルフィルタの
入力信号のレベルに基づき、前記第1、第2のD/A変
換器に対し、前記デジタルフィルタ出力を振り分ける振
り分け手段を備えているため、入力信号レベルが大きく
なった場合においてもデジタルフィルタの群遅延時間分
前もって振り分け動作を開始することができ、第1、第
2のD/A変換器に与えられる信号の急激な変化が避け
られ、第1、第2のD/A変換器出力における加算精度
がそれほど高くない場合においても出力波形の不連続を
抑えることができる。
ブロック図である。
第1の実施例を示すブロック図である。
波形図である。
第2の実施例を示すブロック図である。
波形図である。
第3の実施例を示すブロック図である。
波形図である。
る。
Claims (5)
- 【請求項1】 Kビットのデジタル信号と、このデジタ
ル信号を入力としてオーバーサンプリングを行ないMビ
ット出力を得るデジタルフィルタと、第1、第2のD/
A変換器と、前記デジタルフィルタ入力のレベルに基づ
き、前記第1、第2のD/A変換器に対し、前記デジタ
ルフィルタ出力を振り分ける振り分け手段と、前記第
1、第2のD/A変換器出力を所定の比を持たせて加算
する手段とを備えたことを特徴とするD/A変換装置。 - 【請求項2】 デジタルフィルタがτの群遅延時間を有
しており、振り分け手段が、デジタルフィルタ入力が所
定のレベルを越えると第1のD/A変換器に対してデジ
タルフィルタ出力の上位側Nビット(M≦N<M/2)
を徐々に増加させて与えるとともに第2のD/A変換器
に対してはデジタルフィルタ出力を徐々に減衰させるて
与える振り分け操作を行ない、デジタルフィルタ入力が
一定時間以上所定のレベルを下回るとデジタルフィルタ
出力のゼロクロスポイントにおいて前記第2のD/A変
換器に対してデジタルフィルタ出力の下位側Lビット
(M>L>M/2)を与えるとともに前記第1のD/A
変換器に対してゼロを出力する振り分け操作を行ない、
前記デジタルフィルタ入力が所定のレベルを越えた場合
の振り分け操作を前記時間τの間に終了する振り分け手
段であることを特徴とする請求項1記載のD/A変換装
置。 - 【請求項3】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、第2のD/A変換器に
対しては、前記デジタルフィルタ入力が所定のレベルを
越える直前のデジタルフィルタ出力の値を記憶し、この
値が減衰するよう一定の値を徐々に減算した値を順次出
力して時間τ経過時に強制的に0を出力し、第1のD/
A変換器に対しては、前記デジタルフィルタ出力の値か
ら前記第2のD/A変換器に対する出力値を減算した値
を出力することを特徴とする請求項2記載のD/A変換
装置。 - 【請求項4】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、第2のD/A変換器に
対しては、前記デジタルフィルタ入力が所定のレベルを
越える直前のデジタルフィルタ出力の値を記憶し、この
値が時間τ経過時に0となるような一定の値を減算た値
を順次出力して時間τ経過後は0を出力し、第1のD/
A変換器に対しては、前記デジタルフィルタ出力の値か
ら前記第2のD/A変換器に対して出力した値を減算し
た値を出力することを特徴とする請求項2記載のD/A
変換装置。 - 【請求項5】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、初期値が1で時間τ経
過時に0となるような重み係数を発生する手段を有し、
第2のD/A変換器に対しては、前記デジタルフィルタ
入力に対して前記重み係数を乗じた値を順次出力し、第
1のD/A変換器に対しては、前記デジタルフィルタ出
力の値から前記第2のD/A変換器に対して出力した値
を減算した値を出力することを特徴とする請求項2記載
のD/A変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6307196A JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6307196A JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | D/a変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08162957A true JPH08162957A (ja) | 1996-06-21 |
Family
ID=17966205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6307196A Pending JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08162957A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006352221A (ja) * | 2005-06-13 | 2006-12-28 | Kenwood Corp | 振幅可変装置および振幅可変方法 |
CN106416080A (zh) * | 2014-04-14 | 2017-02-15 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
-
1994
- 1994-12-12 JP JP6307196A patent/JPH08162957A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な2次再生経路 |
CN110417414A (zh) * | 2014-04-14 | 2019-11-05 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
KR20200145865A (ko) * | 2014-04-14 | 2020-12-30 | 씨러스 로직 인코포레이티드 | 스위칭가능한 2차 재생 경로 |
CN110417414B (zh) * | 2014-04-14 | 2022-11-11 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
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