JPH08162931A - スイッチング装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源投入時におけるトランジスタのフラッシ
ュオン現象を簡単な構成で防止でき、オフ遅延時間をも
短縮できるスイッチング装置を提供する。 【構成】 電源ＶＤから出力検出部（負荷）Ｌへの電流
経路にドレインとソースが直列に接続されたスイッチン
グ用のＦＥＴ１４５と、そのゲート−ソース間に接続さ
れた抵抗器１４７と、内部回路１５１の出力に応じてＦ
ＥＴ１４５のゲート−ソース間に駆動電圧を与えるフォ
トボルカプラ１４９と、を備えた出力回路１において、
ＦＥＴ１４５のドレイン−ソース間にコンデンサ７と抵
抗器５，９からなる微分回路を設け、コレクタとエミッ
タがＦＥＴ１４５のゲート−ソース間に接続されたトラ
ンジスタ３を、コンデンサ７の充電電流で駆動するよう
に構成する。この結果、ＦＥＴ１４５のドレイン−ソー
ス間に電圧の立ち上がりが発生すると、トランジスタ３
がオンしてＦＥＴ１４５が強制的にオフされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源から負荷への電流
経路をトランジスタによりスイッチングして、負荷の通
電と非通電とを切り換えるスイッチング装置に関する。

【０００２】

【従来の技術】従来より、この種のスイッチング装置
は、例えばプログラマブルコントローラにおいて、被制
御装置側へ制御信号を出力するための出力回路として用
いられており、図５に示すようなものが知られている。
尚、図５に例示する各出力回路は、出力トランジスタと
してＦＥＴを用いた場合のものである。

【０００３】まず、図５（Ａ）に示す出力回路１０１
は、電源ＶＤ及び電源ＶＤのマイナス側に接続された負
荷としての出力検出部Ｌを備えた被制御装置１０３に接
続される、所謂ソース出力型のものである。この出力回
路１０１は、電源ＶＤのプラス側と、出力検出部Ｌの電
源ＶＤとは反対側と、電源ＶＤのマイナス側とに、３つ
の端子Ｐ，Ｏ，Ｍを介して接続される。そして、電源Ｖ
Ｄのプラス側（端子Ｐ）にソースが接続されると共に出
力検出部Ｌの電源ＶＤとは反対側（端子Ｏ）にドレイン
が接続されるＰチャンネルのＦＥＴ１０５と、ＦＥＴ１
０５のソースとゲート間に接続されてＦＥＴ１０５のゲ
ートを電源ＶＤのプラス側にプルアップする抵抗器１０
７と、ＦＥＴ１０５のゲートにコレクタが接続されると
共に電源ＶＤのマイナス側（端子Ｍ）にエミッタが接続
されたフォトトランジスタ１０９ａ及びフォトトランジ
スタ１０９ａを発光により駆動するＬＥＤ１０９ｂから
なるフォトカプラ１０９と、フォトカプラ１０９のＬＥ
Ｄ１０９ｂを制御結果に応じて発光させるマイクロコン
ピュータ等からなる内部回路１１１と、を備えている。

【０００４】そして、このソース出力型の出力回路１０
１においては、内部回路１１１がフォトカプラ１０９の
ＬＥＤ１０９ｂを発光させると、フォトカプラ１０９の
フォトトランジスタ１０９ａに抵抗器１０７を介して電
源ＶＤからの電流が流れ、これによりＦＥＴ１０５のゲ
ート−ソース間に電位差が生じて、ＦＥＴ１０５がオン
する。すると、電源ＶＤからＦＥＴ１０５のソースとド
レインを介して出力検出部Ｌに電流が流れ、被制御装置
１０３側では、出力検出部Ｌに電流が流れたことを検出
して、内部回路１１１の制御結果を検出する。

【０００５】次に、図５（Ｂ）に示す出力回路１２１
は、電源ＶＤ及び電源ＶＤのプラス側に接続された出力
検出部Ｌを備えた被制御装置１２３に接続される、所謂
シンク出力型のものである。この出力回路１２１も、電
源ＶＤのプラス側と、出力検出部Ｌの電源ＶＤとは反対
側と、電源ＶＤのマイナス側とに、３つの端子Ｐ，Ｏ，
Ｍを介して接続される。そして、電源ＶＤのマイナス側
（端子Ｍ）にソースが接続されると共に出力検出部Ｌの
電源ＶＤとは反対側（端子Ｏ）にドレインが接続される
ＮチャンネルのＦＥＴ１２５と、ＦＥＴ１２５のゲート
とソース間に接続されてＦＥＴ１２５のゲートを電源Ｖ
Ｄのマイナス側にプルダウンする抵抗器１２７と、電源
ＶＤのプラス側（端子Ｐ）にコレクタが接続されると共
にＦＥＴ１２５のゲートにエミッタが接続されたフォト
トランジスタ１２９ａ及びフォトトランジスタ１２９ａ
を発光により駆動するＬＥＤ１２９ｂからなるフォトカ
プラ１２９と、フォトカプラ１２９のＬＥＤ１２９ｂを
制御結果に応じて発光させる内部回路１３１と、を備え
ている。

【０００６】そして、このシンク出力型の出力回路１２
１においては、内部回路１３１がフォトカプラ１２９の
ＬＥＤ１２９ｂを発光させると、フォトカプラ１２９の
フォトトランジスタ１２９ａを介して抵抗器１２７に電
源ＶＤからの電流が流れ、これによりＦＥＴ１２５のゲ
ート−ソース間に電位差が生じて、ＦＥＴ１２５がオン
する。すると、電源ＶＤから出力検出部ＬにＦＥＴ１２
５のドレインとソースを介して電流が流れ、被制御装置
１２３側では、出力検出部Ｌに電流が流れたことを検出
して、内部回路１３１の制御結果を検出する。

【０００７】つまり、ソース出力型の出力回路１０１
は、電源ＶＤから出力検出部Ｌへの電流経路を、出力検
出部Ｌのプラス側（ハイサイド）でスイッチングするよ
うにしており、シンク出力型の出力回路１２１は、電源
ＶＤから出力検出部Ｌへの電流経路を、出力検出部Ｌの
マイナス側（ロウサイド）でスイッチングするようにし
ている。

【０００８】一方、図５（Ｃ）に示す出力回路１４１
は、独立出力型と呼ばれるものであり、上述したソース
出力型及びシンク出力型の何れの出力形式でも使用する
ことができる。尚、図５（Ｃ）は、被制御装置１４３側
において出力検出部Ｌが電源ＶＤのマイナス側に設けら
れた場合、即ちソース出力型の出力形式を採った場合を
示している。

【０００９】この出力回路１４１は、電源ＶＤのプラス
側と出力検出部Ｌの電源ＶＤとは反対側とに、２つの端
子Ｐ，Ｏを介して接続される。そして、電源ＶＤのプラ
ス側（端子Ｐ）にドレインが接続されると共に出力検出
部Ｌの電源ＶＤとは反対側（端子Ｏ）にソースが接続さ
れるＮチャンネルのＦＥＴ１４５と、ＦＥＴ１４５のゲ
ートとソース間に接続された抵抗器１４７と、ＦＥＴ１
４５のゲートからソースの方向へ向けて順方向に且つ抵
抗器１４７と並列に接続されたフォトダイオードアレイ
１４９ａ及び発光によってフォトダイオードアレイ１４
９ａに起電力を発生させるＬＥＤ１４９ｂからなるフォ
トボルカプラ１４９と、フォトボルカプラ１４９のＬＥ
Ｄ１４９ｂを制御結果に応じて発光させる内部回路１５
１と、を備えている。

【００１０】そして、この独立出力型の出力回路１４１
においては、内部回路１５１がフォトボルカプラ１４９
のＬＥＤ１４９ｂを発光させると、フォトボルカプラ１
４９のフォトダイオードアレイ１４９ａに電圧が発生
し、これによりＦＥＴ１４５のゲート−ソース間に電位
差が生じて、ＦＥＴ１４５がオンする。すると、電源Ｖ
ＤからＦＥＴ１４５のドレインとソースを介して出力検
出部Ｌに電流が流れ、被制御装置１４３側では、出力検
出部Ｌに電流が流れたことを検出して、内部回路１５１
の制御結果を検出する。

【００１１】ここで、上記のような出力回路１０１，１
２１，１４１では、電源ＶＤを投入した状態で被制御装
置１０３，１２３，１４３を接続したとき、或いは被制
御装置１０３，１２３，１４３を接続した状態で電源Ｖ
Ｄを投入したときに、ＦＥＴ１０５，１２５，１４５が
瞬間的にオン状態となって誤出力してしまい、被制御装
置１０３，１２３，１４３が誤動作するという問題があ
った。

【００１２】これは、出力トランジスタとしてのＦＥＴ
１０５，１２５，１４５のドレイン−ソース間に、急峻
に立ち上がる電圧が印加されると、図５に示すように、
ゲート−ドレイン間の接合容量Ｃgdに、抵抗器１０７，
１２７，１４７を介して電流Ｉｆが流れ、接合容量Ｃgd
が充電されるまでの間、ＦＥＴ１０５，１２５，１４５
のゲート−ソース間に電位差が生じてＦＥＴ１０５，１
２５，１４５がオンしてしまう、所謂フラッシュオン現
象が発生するからである。

【００１３】尚、図５（Ｃ）に示したような独立出力型
の出力回路１４１に使用されているフォトボルカプラ１
４９は、駆動能力が数十μＡ程度と非常に小さいため、
ＦＥＴ１４５のゲート−ソース間に設けられる抵抗器１
４７の抵抗値は数百ｋΩ以上に設定しなければならな
い。よって、特にこの場合には、僅かな電流でＦＥＴ１
４５のゲート−ソース間に電圧が発生してしまい、且つ
ゲート−ソース間の接合容量Ｃgsの放電時間が長いた
め、フラッシュオン現象が顕著に現れてしまう。

【００１４】そこで、このようなフラッシュオン現象を
防止することのできる構成として、従来より、例えば特
開平５−３７３２２号公報に開示されているようなもの
がある。この技術について、図５（Ｂ）に示したシンク
出力型を例に挙げて説明すると、例えば図６に示すよう
に、この技術が適用された出力回路１６１では、電源Ｖ
Ｄのプラス側に接続される端子ＰとＦＥＴ１２５のソー
スとの間にコンデンサ１６３を接続すると共に、ＦＥＴ
１２５のソースとコンデンサ１６３との接続点から電源
ＶＤのマイナス側に接続される端子Ｍへの経路に抵抗器
１６５を設け、更に、その抵抗器１６５と並列に、コン
デンサ１６３の端子間電圧が所定値以上になった場合に
抵抗器１６５をバイパスするためのバイパス回路１６７
を設けるようにしている。

【００１５】そして、このように構成された出力回路１
６１においては、被制御装置１２３が接続されるか、或
いは電源ＶＤが投入された直後には、未充電のコンデン
サ１６３によってＦＥＴ１２５のソースが電源ＶＤのプ
ラス側と同電位になる。そしてその後は、時間の経過に
伴ってコンデンサ１６３が抵抗器１６５を介して充電さ
れていき、ＦＥＴ１２５のソース側の電圧が徐々に低下
していく。そして、更にその後、コンデンサ１６３の端
子間電圧が所定値以上になると、バイパス回路１６７が
短絡して、ＦＥＴ１２５のソースと電源ＶＤのマイナス
側とを結ぶ経路から抵抗器１６５を排除するようにして
いる。

【００１６】よって、この出力回路１６１に電源ＶＤが
加えられた場合には、ＦＥＴ１２５のドレイン−ソース
間に加えられる電圧は、急峻でなく徐々に増加すること
となり、ＦＥＴ１２５が瞬間的にオン状態となるフラッ
シュオン現象が防止される。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の出力回路１６１では、電流経路に設けられた抵抗器
１６５をバイパスするためのバイパス回路１６７が必要
であり、通常このバイパス回路１６７は、リレーやトラ
ンジスタによって構成される。

【００１８】そして、バイパス回路１６７をリレーで構
成した場合には、それだけで装置が大型化してしまう。
また、バイパス回路１６７をトランジスタで構成した場
合にも、そのトランジスタとしては、出力トランジスタ
（上記例ではＦＥＴ１２５）と同等以上の通電能力を有
するものを使用しなければならず、特に負荷としての出
力検出部Ｌの抵抗値が小さい場合や電源ＶＤの電圧が大
きな場合等、通電電流が大きい場合に、やはり装置が大
型化してしまう。

【００１９】一方、上記従来の出力回路１０１，１２
１，１４１，１６１では、ＦＥＴ１０５，１２５，１４
５がオン状態からオフするまでの時間、即ちオフ遅延時
間が大きいという問題もある。ここで、オフ遅延時間に
ついて、図５（Ｃ）に示した独立出力型の場合を例に挙
げて図７を用いて説明する。

【００２０】まず、ＦＥＴ１４５をオン状態からオフさ
せる時には、内部回路１５１はＬＥＤ１４９ｂの発光を
停止し、フォトダイオードアレイ１４９ａでの電圧発生
を停止させる。すると、図７（Ａ）の２つの矢印に示す
ように、まず、ＦＥＴ１４５のゲート−ソース間の接合
容量Ｃgsとゲート−ドレイン間の接合容量Ｃgdとが抵抗
器１４７を介して放電され、ＦＥＴ１４５のゲート−ソ
ース間電圧が所定のオフ電圧にまで低下して、ＦＥＴ１
４５のドレイン−ソース間電圧が大きくなる（即ちオン
状態からオフ状態へ変化し始める）。ところがこの時、
ドレイン−ソース間電圧の立ち上がり変化によって、図
７（Ｂ）の矢印に示すように、ゲート−ドレイン間の接
合容量Ｃgdに抵抗器１４７を介して電流が流れ、ゲート
−ソース間の接合容量Ｃgsの放電が妨げられる。

【００２１】つまり、オフ遅延時間は、ＦＥＴ１４５の
接合容量Ｃgs及び接合容量Ｃgdが放電して、ＦＥＴ１４
５のゲート−ソース間電圧が所定のオフ電圧に低下する
までの時間Ｔ１と、ＦＥＴ１４５のドレイン−ソース間
電圧の立ち上がり変化によってゲート−ドレイン間の接
合容量Ｃgdが充電され、接合容量Ｃgsの放電が妨げられ
ている時間Ｔ２との和になるのであるが、上記従来の出
力回路では、このオフ遅延時間を短縮することができ
ず、この結果、より高速のスイッチング動作を実現する
ことはできなかったのである。

【００２２】尚、上記各問題は、出力トランジスタとし
てＦＥＴを使用した場合だけではなく、バイポーラトラ
ンジスタを用いた場合、或いはパイポーラトランジスタ
の特徴とＦＥＴの特徴とを合せ持つＩＧＢＴを用いた場
合についても全く同様である。

【００２３】本発明は、こうした問題に鑑みなされたも
のであり、簡単な構成でフラッシュオン現象を防止する
ことのできるスイッチング装置を提供することを第１の
目的とし、更にには、オフ遅延時間をも短縮することの
できるスイッチング装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の本発明は、電源から所定
の負荷へ電流を供給するための電流経路に、コレクタと
エミッタ又はドレインとソースからなる２つの出力端子
が直列に接続されたトランジスタと、該トランジスタの
ベース又はゲートからなる駆動端子に電流又は電圧を供
給して、該トランジスタをスイッチング動作させること
により、前記負荷への通電及び非通電を制御する駆動制
御手段と、を備えたスイッチング装置において、前記ト
ランジスタの前記２つの出力端子間に前記負荷を介して
前記電源からの電圧が印加されたか否かを検出する電圧
印加検出手段と、該電圧印加検出手段により前記電圧の
印加が検出されると、前記駆動端子の電圧を前記トラン
ジスタがオフする電圧レベルに所定時間だけ強制的に保
持する電圧制御手段と、を備えたことを特徴とするスイ
ッチング装置を要旨としている。

【００２５】そして、請求項２に記載の本発明は、請求
項１に記載のスイッチング装置において、前記駆動制御
手段は、前記電源からの電圧を受けて前記トランジスタ
をスイッチング動作させるものであり、前記電圧印加検
出手段が、前記駆動制御手段に供給される電圧の立ち上
がりから前記電圧の印加を検出すること、を特徴とする
スイッチング装置を要旨としている。

【００２６】一方、請求項３に記載の本発明は、請求項
１に記載のスイッチング装置において、前記電圧印加検
出手段が、前記トランジスタにおける前記２つの出力端
子間での電圧の立ち上がりから前記電圧の印加を検出す
ること、を特徴とするスイッチング装置を要旨としてい
る。

【００２７】そして、請求項４に記載の本発明は、請求
項２又は請求項３に記載のスイッチング装置において、
前記電圧印加検出手段が、コンデンサと抵抗器とを直列
に接続してなる微分回路であり、前記電圧制御手段が、
前記コンデンサの充電電流が所定値以上であるときに前
記トランジスタの駆動端子を前記２つの出力端子のうち
エミッタ又はソースに短絡させる第２のトランジスタで
あること、を特徴とするスイッチング装置を要旨として
いる。

【００２８】

【作用及び発明の効果】上記のように構成された請求項
１に記載のスイッチング装置においては、電源から所定
の負荷へ電流を供給するための電流経路に、トランジス
タのコレクタとエミッタ又はドレインとソースからなる
２つの出力端子が直列に接続されており、駆動制御手段
が、トランジスタのベース又はゲートからなる駆動端子
に電流又は電圧を供給して、トランジスタをスイッチン
グ動作させることにより、負荷への通電及び非通電を制
御する。

【００２９】そして、電圧印加検出手段が、トランジス
タの２つの出力端子間に負荷を介して電源からの電圧が
印加されたか否かを検出し、この電圧印加検出手段によ
って電圧の印加が検出されると、電圧制御手段が、トラ
ンジスタの駆動端子の電圧を、トランジスタがオフする
電圧レベルに所定時間だけ強制的に保持する。

【００３０】つまり、請求項１に記載のスイッチング装
置では、図６に例示した従来装置のようにトランジスタ
の出力端子間での電圧変化を和らげるのではなく、トラ
ンジスタの駆動端子（ベース又はゲート）の電圧自身を
オフする電圧レベルに強制的に保持して、トランジスタ
がオンしないようにしている。

【００３１】従って、請求項１に記載のスイッチング装
置によれば、トランジスタの出力端子と電源及び負荷と
を結ぶ電流経路に追加の部品を全く設ける必要なく、フ
ラッシュオン現象を防止することができる。よって、装
置の大型化を招くことなく、信頼性を向上させることが
できる。

【００３２】次に、請求項２に記載のスイッチング装置
では、請求項１に記載のスイッチング装置において、駆
動制御手段が、負荷へ電流を供給する電源からの電圧を
受けて、トランジスタをスイッチング動作させるように
構成されており、電圧印加検出手段が、駆動制御手段に
供給される電圧の立ち上がりから、トランジスタの２つ
の出力端子間に電圧が印加されたことを検出する。

【００３３】つまり、請求項２に記載のスイッチング装
置は、図５（Ａ），（Ｂ）に例示したような構成を前提
としており、電源の電圧自体が立ち上がったことを検出
して、トランジスタの出力端子間に負荷を介して電源か
らの電圧が印加されたことを検出するようにしている。
尚、図５（Ａ），（Ｂ）においては、抵抗器１０７及び
フォトカプラ１０９と、抵抗器１２７及びフォトカプラ
１２９とが、夫々、駆動制御手段に対応するものであ
る。

【００３４】そして、このように構成しても、電源が投
入されてトランジスタの出力端子間に急峻に立ち上がる
電圧が印加された場合には、電圧制御手段によってトラ
ンジスタの駆動端子がオフする電圧レベルに所定時間だ
け保持されるため、フラッシュオン現象の発生を防止す
ることができる。

【００３５】また、請求項２に記載のスイッチング装置
によれば、電源に高周波ノイズが乗った場合にも、電圧
印加検出手段によって電源の立ち上がりが検出され、こ
の結果、電圧制御手段によってトランジスタが強制的に
オフされることとなる。よって、電源に乗った高周波ノ
イズによってトランジスタの出力端子間に急峻な電圧の
立ち上がりが印加され、これによりフラッシュオン現象
が発生してしまう、といった不具合をも防止することが
できる。

【００３６】一方、請求項３に記載のスイッチング装置
では、請求項１に記載のスイッチング装置において、電
圧印加検出手段が、トランジスタにおける２つの出力端
子間での電圧の立ち上がりから、トランジスタの出力端
子間に負荷を介して電源からの電圧が印加されたことを
検出するようにしている。

【００３７】そして、このような請求項３に記載のスイ
ッチング装置によれば、トランジスタの出力端子間だけ
に急峻に立ち上がる電圧が印加された場合でも、フラッ
シュオン現象を防止することができる。つまり、上述し
た請求項２に記載のスイッチング装置では、電源電圧の
立ち上がりを検出するようにしているため、電源の電圧
が安定した状態でトランジスタの出力端子間だけに電圧
の立ち上がりが発生した場合には、フラッシュオン現象
が発生してしまう可能性がある。これに対して、請求項
３に記載のスイッチング装置では、トランジスタの出力
端子間での電圧の立ち上がりを直接検出するようにして
いるため、電源の投入時や高周波ノイズの発生等、トラ
ンジスタの出力端子間に印加されるあらゆる電圧の立ち
上がりに対して、電圧制御手段を作動させることがで
き、延いては、あらゆるケースのフラッシュオン現象を
確実に防止することができる。

【００３８】そして更に、請求項３に記載のスイッチン
グ装置によれば、トランジスタのオフ遅延時間をも短縮
することができる。つまり、上述したようにオフ遅延時
間は、トランジスタがオン状態からオフ状態へ変化を開
始した時に、出力端子間の電位差が大きくなって両端子
間に電圧の立ち上がり変化が発生し、これによりフラッ
シュオンと同様の現象が発生することに起因している。

【００３９】ここで、請求項３に記載のスイッチング装
置によれば、上述のように、トランジスタの出力端子間
に印加されるあらゆる電圧の立ち上がりに対して、電圧
制御手段を作動させることができるため、トランジスタ
がオン状態からオフ状態へ変化を開始して出力端子間に
電圧の立ち上がり変化が発生すると、これが電圧印加検
出手段によって検出され、電圧制御手段の作動によって
トランジスタが強制的にオフされる。つまり、オフ遅延
時間のうち、「発明が解決しようとする課題」の項で述
べた時間Ｔ２が短縮され、これによりトランジスタを素
早くオフさせることができるのである。

【００４０】そして、請求項３に記載のスイッチング装
置によれば、このようにオフ遅延時間を短縮することが
できるため、スイッチング動作の高速化が可能となり、
しかも、トランジスタがリニアにオン状態となっている
時間（上述したＴ２）を短縮することができるので、ト
ランジスタのスイッチング損失を低減することができ
る。

【００４１】次に、請求項４に記載のスイッチング装置
では、請求項２又は請求項３に記載のスイッチング装置
において、電圧印加検出手段が、コンデンサと抵抗器と
を直列に接続してなる微分回路によって構成され、電圧
制御手段が、そのコンデンサの充電電流が所定値以上で
あるときに前記トランジスタの駆動端子を２つの出力端
子のうちエミッタ又はソースに短絡させる第２のトラン
ジスタによって構成されている。

【００４２】つまり、請求項４に記載のスイッチング装
置では、請求項２に記載のスイッチング装置の場合では
電源の両端に、また、請求項３に記載のスイッチング装
置の場合ではトランジスタの出力端子間に、コンデンサ
と抵抗器からなる微分回路を接続するようにしている。

【００４３】そして、電源の両端又はトランジスタの出
力端子間に電圧の立ち上がりが発生すると、微分回路の
コンデンサは抵抗器との間で決まる所定の時定数で充電
されるため、請求項４に記載のスイッチング装置では、
コンデンサの充電電流が所定値以上であるときに、第２
のトランジスタによって出力用トランジスタの駆動端子
をエミッタ又はコレクタに短絡させ、これによって出力
用トランジスタを強制的にオフさせるようにしている。

【００４４】このように、請求項４に記載のスイッチン
グ装置によれば、簡単な構成によって、電圧の立ち上が
りを検出することができ、そして出力用トランジスタを
強制的にオフさせることができる。

【００４５】

【実施例】以下に本発明の実施例について、図面を参照
して説明する。まず、図１は、第１実施例のプログラマ
ブルコントローラの出力回路１を表す回路図である。
尚、この出力回路１は、図５（Ｃ）に示した独立出力型
の従来の出力回路１４１に本発明を適用したものであ
り、図１において、図５（Ｃ）と同一の部材については
同一の符号を付している。そして、出力回路１の基本的
構成及びその動作については、図５（Ｃ）に示した出力
回路１４１と同一であるため詳細な説明は省略し、以
下、構成及び作用の相違点を中心に説明する。

【００４６】図１に示すように、第１実施例の出力回路
１は、図５（Ｃ）に示した出力回路１４１に対して、更
に、ＦＥＴ１４５のゲートにコレクタが接続されると共
にＦＥＴ１４５のソースにエミッタが接続された、第２
のトランジスタとしてのＮＰＮ形トランジスタ（以下、
単にトランジスタという）３と、トランジスタ３のベー
スに一端が接続された抵抗器５と、抵抗器５のトランジ
スタ３とは反対側に一端が接続されると共に他端がＦＥ
Ｔ１４５のドレインに接続されたコンデンサ７と、トラ
ンジスタ３のベースとエミッタ間に接続された抵抗器９
と、を追加して備えている。

【００４７】尚、本第１実施例の出力回路１において
は、フォトボルカプラ１４９及び抵抗器１４７が駆動制
御手段に対応しており、コンデンサ７と抵抗器５，９か
らなる微分回路が電圧印加検出手段に対応しており、ト
ランジスタ３が電圧制御手段に対応している。

【００４８】そして、このように構成された出力回路１
では、電源ＶＤを投入した状態で被制御装置１４３を接
続するか、或いは被制御装置１４３を接続した状態で電
源ＶＤを投入すると、ＦＥＴ１４５のドレイン−ソース
間に、急峻に立ち上がる電圧が印加される。

【００４９】すると、図５（Ｃ）に示したようにゲート
−ドレイン間の接合容量Ｃgdにはドレインからゲート方
向の充電電流が流れることとなるが、本実施例の出力回
路１では、これと同時に、コンデンサ７及び抵抗器５，
９からなる微分回路にも電流Ｉ１が流れ、この電流Ｉ１
（即ちコンデンサ７の充電電流）がベース電流の一部と
なってトランジスタ３がオンする。

【００５０】よって、このときゲート−ドレイン間の接
合容量Ｃgdに流れる電流は、抵抗器１４７へ流れること
なく、トランジスタ３のコレクタ−エミッタ間電流Ｉ２
としてＦＥＴ１４５のソース側へ直接流れることとな
り、ＦＥＴ１４５のゲート−ソース間に電位差が生じる
ことが防止される。

【００５１】そして、コンデンサ７の充電が進んで電流
Ｉ１が所定値以下に減少すると、トランジスタ３はオフ
することとなるが、この時既に、ＦＥＴ１４５の接合容
量Ｃgdは十分に充電されており、もはや電流が流れるこ
とのない状態になっている。このように、本実施例の出
力回路１によれば、上記のような電源投入時にＦＥＴ１
４５が瞬間的にオンしてしまう現象、即ちフラッシュオ
ン現象を、トランジスタ３とコンデンサ７及び抵抗器
５，９を設けるだけで防止することができ、しかも、追
加して設けるトランジスタ３は、出力検出部Ｌに流すべ
き通電電流の大きさに関わらず小さな通電能力のもので
よい。

【００５２】また、本実施例の出力回路１によれば、高
周波ノイズによってＦＥＴ１４５のドレイン−ソース間
に急峻な電圧の立ち上がりが印加された場合も、同様の
動作で誤動作を防止することができる。次に、当該出力
回路１が通常作動されており、ＦＥＴ１４５がオン状態
からオフされる場合の動作について説明する。

【００５３】まず、内部回路１５１がＬＥＤ１４９ｂの
発光を停止し、フォトダイオードアレイ１４９ａでの電
圧発生を停止させると、ＦＥＴ１４５のゲート−ソース
間の接合容量Ｃgsとゲート−ドレイン間の接合容量Ｃgd
とが抵抗器１４７を介して放電される（図７参照）。そ
して、ＦＥＴ１４５のゲート−ソース間電圧が所定のオ
フ電圧にまで低下すると、ＦＥＴ１４５がオン状態から
オフ状態へ変化を開始し、ドレイン−ソース間に電圧の
立ち上がり変化が発生する。

【００５４】すると、この場合にも、既述したようにゲ
ート−ドレイン間の接合容量Ｃgdにはドレインからゲー
ト方向の充電電流が流れることとなるが、本実施例の出
力回路１では、これと同時に、コンデンサ７及び抵抗器
５，９からなる微分回路にも電流Ｉ１が流れ、その電流
Ｉ１によってトランジスタ３がオンする。

【００５５】よって、この場合も、ゲート−ドレイン間
の接合容量Ｃgdに流れる電流は、抵抗器１４７へ流れる
ことなく、トランジスタ３のコレクタ−エミッタ間電流
Ｉ２としてＦＥＴ１４５のソース側へ流れ、また、ＦＥ
Ｔ１４５のゲート−ソース間の接合容量Ｃgsに充電され
ていた電荷もトランジスタ３を介して急速に放電される
こととなり、ＦＥＴ１４５が瞬時にオフ状態となる。そ
して、コンデンサ７の充電が進んで電流Ｉ１が所定値以
下に減少すると、トランジスタ３はオフすることとなる
が、この時既に、ＦＥＴ１４５の接合容量Ｃgdは十分に
充電され、且つ、ＦＥＴ１４５の接合容量Ｃgsは十分に
放電された状態になっている。

【００５６】即ち、本第１実施例の出力回路１によれ
ば、ＦＥＴ１４５がオフする際にゲート−ドレイン間の
接合容量Ｃgdが充電されて接合容量Ｃgsの放電が妨げら
れている時間Ｔ２が短縮されることとなり、これによっ
てＦＥＴ１４５のオフ遅延時間が短縮される。

【００５７】このように、本実施例の出力回路１によれ
ば、ＦＥＴ１４５のフラッシュオン現象を簡単な構成で
防止することができる上に、オフ遅延時間をも短縮する
ことができる。そして、これによりＦＥＴ１４５のスイ
ッチング動作を高速化することができ、しかも、ＦＥＴ
１４５がリニアにオン状態となっている時間（上記Ｔ
２）を短縮することができるため、ＦＥＴ１４５のスイ
ッチング損失を低減することができる。

【００５８】次に、図２は、第２実施例のプログラマブ
ルコントローラの出力回路１１を表す回路図である。
尚、この出力回路１１は、図５（Ａ）に示したソース出
力型の従来の出力回路１０１に本発明を適用したもので
あり、図２において、図５（Ａ）と同一の部材について
は同一の符号を付している。そして、出力回路１１の基
本的構成及びその動作については、図５（Ａ）に示した
出力回路１０１と同一であるため詳細な説明は省略し、
以下、構成及び作用の相違点を中心に説明する。

【００５９】図２に示すように、第２実施例の出力回路
１１は、図５（Ａ）に示した出力回路１０１に対して、
更に、ＦＥＴ１０５のゲートにコレクタが接続されると
共にＦＥＴ１０５のソースにエミッタが接続された、第
２のトランジスタとしてのＰＮＰ形トランジスタ（以
下、単にトランジスタという）１３と、トランジスタ１
３のベースに一端が接続された抵抗器１５と、抵抗器１
５のトランジスタ１３とは反対側に一端が接続されると
共に他端がＦＥＴ１０５のドレインに接続されたコンデ
ンサ１７と、トランジスタ１３のベースとエミッタ間に
接続された抵抗器１９と、を追加して備えている。

【００６０】尚、本第２実施例の出力回路１１において
は、フォトカプラ１０９及び抵抗器１０７が駆動制御手
段に対応しており、コンデンサ１７と抵抗器１５，１９
からなる微分回路が電圧印加検出手段に対応しており、
トランジスタ１３が電圧制御手段に対応している。

【００６１】そして、このように構成された出力回路１
１でも、電源ＶＤを投入した状態で被制御装置１０３を
接続するか、或いは被制御装置１０３を接続した状態で
電源ＶＤを投入すると、ＦＥＴ１０５のソース−ドレイ
ン間に、急峻に立ち上がる電圧が印加される。

【００６２】すると、図５（Ａ）に示したようにゲート
−ドレイン間の接合容量Ｃgdにはゲートからドレイン方
向の充電電流が流れることとなるが、本実施例の出力回
路１１では、これと同時に、コンデンサ１７及び抵抗器
１５，１９からなる微分回路にも電流Ｉ３が流れ、この
電流Ｉ３（即ちコンデンサ１７の充電電流）がベース電
流の一部となってトランジスタ１３がオンする。

【００６３】よって、このときゲート−ドレイン間の接
合容量Ｃgdへは、抵抗器１０７からではなく、トランジ
スタ１３のエミッタ−コレクタ間電流Ｉ４が流れること
となり、ＦＥＴ１０５のゲート−ソース間に電位差が生
じることが防止される。そして、コンデンサ１７の充電
が進んで電流Ｉ３が所定値以下に減少すると、トランジ
スタ１３はオフすることとなるが、この時既に、ＦＥＴ
１０５の接合容量Ｃgdは十分に充電されており、もはや
電流が流れることのない状態になっている。

【００６４】このように、本第２実施例の出力回路１１
によっても、電源投入時のフラッシュオン現象を、トラ
ンジスタ１３とコンデンサ１７及び抵抗器１５，１９を
設けるだけで防止することができ、しかも、トランジス
タ１３は、出力検出部Ｌに流すべき通電電流の大きさに
関わらず小さな通電能力のものでよい。

【００６５】次に、当該出力回路１１が通常作動されて
おり、ＦＥＴ１０５がオン状態からオフされる場合の動
作について説明する。まず、内部回路１１１がＬＥＤ１
０９ｂの発光を停止し、フォトトランジスタ１０９ａの
駆動を停止させると、ＦＥＴ１０５のゲート−ソース間
の接合容量Ｃgsとゲート−ドレイン間の接合容量Ｃgdと
が抵抗器１０７を介して放電される。そして、ＦＥＴ１
０５のゲート電圧が上昇してゲート−ソース間電圧が所
定のオフ電圧に達すると、ＦＥＴ１０５がオン状態から
オフ状態へ変化を開始し、ドレイン−ソース間に電圧の
立ち上がり変化が発生する。

【００６６】すると、この場合にも、ゲート−ドレイン
間の接合容量Ｃgdにはゲートからドレイン方向の充電電
流が流れることとなるが、本実施例の出力回路１１で
は、これと同時に、コンデンサ１７及び抵抗器１５，１
９からなる微分回路にも電流Ｉ３が流れ、その電流Ｉ３
によってトランジスタ１３がオンする。

【００６７】よって、この場合も、ゲート−ドレイン間
の接合容量Ｃgdへは、抵抗器１０７からではなく、トラ
ンジスタ１３のエミッタ−コレクタ間電流Ｉ４が流れる
こととなり、また、ＦＥＴ１０５のゲート−ソース間の
接合容量Ｃgsに充電されていた電荷もトランジスタ１３
を介して急速に放電されることとなり、ＦＥＴ１４５が
瞬時にオフ状態となる。そして、コンデンサ１７の充電
が進んで電流Ｉ３が所定値以下に減少すると、トランジ
スタ１３はオフすることとなるが、この時既に、ＦＥＴ
１０５の接合容量Ｃgdは十分に充電され、且つ接合容量
Ｃgsは十分に放電された状態になっている。即ち、本第
２実施例の出力回路１１によっても、ＦＥＴ１０５のオ
フ遅延時間が短縮される。

【００６８】このように、本第２実施例の出力回路１１
によっても、ＦＥＴ１０５のフラッシュオン現象を簡単
な構成で防止することができる上に、オフ遅延時間をも
短縮することができ、スイッチング動作の高速化と、ス
イッチング損失の低減を実現することができる。

【００６９】次に、図３は、第３実施例のプログラマブ
ルコントローラの出力回路２１を表す回路図である。
尚、この出力回路２１は、図５（Ｂ）に示したシンク出
力型の従来の出力回路１２１に本発明を適用したもので
あり、図３において、図５（Ｂ）と同一の部材について
は同一の符号を付している。そして、出力回路２１の基
本的構成及びその動作については、図５（Ｂ）に示した
出力回路１２１と同一であるため詳細な説明は省略し、
以下、構成及び作用の相違点を中心に説明する。

【００７０】図３に示すように、第３実施例の出力回路
２１は、図５（Ｂ）に示した出力回路１２１に対して、
更に、ＦＥＴ１２５のゲートにコレクタが接続されると
共にＦＥＴ１２５のソースにエミッタが接続された、第
２のトランジスタとしてのＮＰＮ形トランジスタ（以
下、単にトランジスタという）２３と、トランジスタ２
３のベースに一端が接続された抵抗器２５と、抵抗器２
５のトランジスタ２３とは反対側に一端が接続されると
共に他端がＦＥＴ１２５のドレインに接続されたコンデ
ンサ２７と、トランジスタ２３のベースとエミッタ間に
接続された抵抗器２９と、を追加して備えている。

【００７１】尚、本第３実施例の出力回路３１において
は、フォトカプラ１２９及び抵抗器１２７が駆動制御手
段に対応しており、コンデンサ２７と抵抗器２５，２９
からなる微分回路が電圧印加検出手段に対応しており、
トランジスタ２３が電圧制御手段に対応している。

【００７２】そして、このように構成された出力回路２
１の動作は、内部回路１３１がフォトカプラ１２９（及
び抵抗器１２７）によってＦＥＴ１２５を駆動する点以
外は、第１実施例の出力回路１の動作と全く同一であ
る。そして、このような第３実施例の出力回路２１によ
っても、トランジスタ２３とコンデンサ２７及び抵抗器
２５，２９を設けるといった簡単な構成で、ＦＥＴ１４
５のフラッシュオン現象を防止することができる上に、
オフ遅延時間をも短縮することができる。

【００７３】ここで、上記各実施例の出力回路１，１
１，２１は、ＦＥＴ１４５，１０５，１２５のドレイン
−ソース間に、コンデンサと抵抗器とを直列に接続して
なる微分回路を設け、その微分回路のコンデンサに流れ
る充電電流でトランジスタ３，１３，２３をオンさせる
ことにより、フラッシュオン現象の防止とオフ遅延時間
の短縮とを行うものであった。

【００７４】これに対して、第２実施例の出力回路１１
や第３実施例の出力回路２１のように、被制御装置１０
３，１２３に設けられた電源ＶＤからの電圧を受けて、
ＦＥＴ１０５，１２５をスイッチング動作させるもので
あれば、図４（Ａ），（Ｂ）に示すように、電源ＶＤの
電圧が立ち上がったことを検出して、トランジスタ１
３，２３をオンさせるようにしてもよい。

【００７５】即ち、図４（Ａ）に示す出力回路３１は、
第２実施例の出力回路１１に対して、コンデンサ１７の
抵抗器１５とは反対側を、ＦＥＴ１０５のドレインでは
なく、端子Ｍ側（電源ＶＤのマイナス側）に接続するよ
うにしており、図４（Ｂ）に示す出力回路４１は、第３
実施例の出力回路２１に対して、コンデンサ２７の抵抗
器２５とは反対側を、ＦＥＴ１２５のドレインではな
く、端子Ｐ側（電源ＶＤのプラス側）に接続するように
している。

【００７６】そして、図４（Ａ），（Ｂ）のように構成
された出力回路３１，４１においても、電源ＶＤの投入
時には、コンデンサ１７と抵抗器１５，１９からなる微
分回路、及びコンデンサ２７と抵抗器２５，２９からな
る微分回路に、所定時間だけ電流が流れてトランジスタ
１３，２３がオンするため、ＦＥＴ１０５，１２５のフ
ラッシュオン現象を防止することができる。

【００７７】尚、上記各実施例の出力回路１，１１，２
１，３１，４１は、ＦＥＴによって出力検出部Ｌの通電
及び非通電を切り換えるようにしたものであったが、Ｆ
ＥＴに代えてバイポーラトランジスタやＩＧＢＴを用い
てもよい。また、上記各実施例の出力回路においては、
コンデンサと抵抗器からなる微分回路によって電圧の立
ち上がり変化を検出するようにし、これによって装置構
成を簡単にしたものであったが、例えば、電圧の立ち上
がり変化があった際に所定幅のパルス信号を出力するワ
ンショット回路を論理回路によって形成し、そのパルス
信号によってトランジスタ３，１３，２３をオンさせる
ようにしてもよい。

【００７８】また更に、上記各実施例では、ＦＥＴ１０
５，１２５，１４５を強制的にオフさせるために、バイ
ポーラトランジスタ３，１３，２３を用いたが、それら
に代えてＦＥＴやＩＧＢＴを用いてもよい。一方、上記
各実施例は、本発明のスイッチング装置をプログラマブ
ルコントローラの出力回路に適用したものであったが、
本発明は、例えばランプやソレノイド等といった様々な
負荷をスイッチング駆動するための駆動回路に適用する
ことができる。

【図面の簡単な説明】

【図１】 第１実施例の出力回路を表す回路図である。

【図２】 第２実施例の出力回路を表す回路図である。

【図３】 第３実施例の出力回路を表す回路図である。

【図４】 他の実施例の出力回路を表す回路図である。

【図５】 本発明の前提となる技術及びフラッシュオン
現象を説明する説明図である。

【図６】 従来装置を説明する説明図である。

【図７】 トランジスタのオフ遅延時間を説明する説明
図である。

【符号の説明】

１，１１，２１，３１，４１…出力回路 ３，１３，
２３…トランジスタ ５，９，１５，１９，２５，２９，１０７，１２７，１
４７…抵抗器 ７，１７，２７…コンデンサ １０３，１２３，１４
３…被制御装置 １０５，１２５，１４５…ＦＥＴ １０９，１２９…
フォトカプラ １１１，１３１，１５１…内部回路 １４９…フォト
ボルカプラ Ｌ…出力検出部 ＶＤ…電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス エム ライト アメリカ合衆国 オハイオ州 44143− 2195 ハイランドハイツ アルファドライ ブ747 アレン−ブラッドリィカンパニー 内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源から所定の負荷へ電流を供給するた
   めの電流経路に、コレクタとエミッタ又はドレインとソ
   ースからなる２つの出力端子が直列に接続されたトラン
   ジスタと、 該トランジスタのベース又はゲートからなる駆動端子に
   電流又は電圧を供給して、該トランジスタをスイッチン
   グ動作させることにより、前記負荷への通電及び非通電
   を制御する駆動制御手段と、 を備えたスイッチング装置において、 前記トランジスタの前記２つの出力端子間に前記負荷を
   介して前記電源からの電圧が印加されたか否かを検出す
   る電圧印加検出手段と、 該電圧印加検出手段により前記電圧の印加が検出される
   と、前記駆動端子の電圧を前記トランジスタがオフする
   電圧レベルに所定時間だけ強制的に保持する電圧制御手
   段と、 を備えたことを特徴とするスイッチング装置。
2. 【請求項２】 請求項１に記載のスイッチング装置にお
   いて、 前記駆動制御手段は、前記電源からの電圧を受けて前記
   トランジスタをスイッチング動作させるものであり、 前記電圧印加検出手段が、前記駆動制御手段に供給され
   る電圧の立ち上がりから前記電圧の印加を検出するこ
   と、 を特徴とするスイッチング装置。
3. 【請求項３】 請求項１に記載のスイッチング装置にお
   いて、 前記電圧印加検出手段が、前記トランジスタにおける前
   記２つの出力端子間での電圧の立ち上がりから前記電圧
   の印加を検出すること、 を特徴とするスイッチング装置。
4. 【請求項４】 請求項２又は請求項３に記載のスイッチ
   ング装置において、 前記電圧印加検出手段が、コンデンサと抵抗器とを直列
   に接続してなる微分回路であり、 前記電圧制御手段が、前記コンデンサの充電電流が所定
   値以上であるときに前記トランジスタの駆動端子を前記
   ２つの出力端子のうちエミッタ又はソースに短絡させる
   第２のトランジスタであること、 を特徴とするスイッチング装置。