JPH08162537A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08162537A JPH08162537A JP30334694A JP30334694A JPH08162537A JP H08162537 A JPH08162537 A JP H08162537A JP 30334694 A JP30334694 A JP 30334694A JP 30334694 A JP30334694 A JP 30334694A JP H08162537 A JPH08162537 A JP H08162537A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- gates
- fuse
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】欠陥を有する半導体装置の救済を目的とする。
【構成】ソース領域とドレイン領域および複数に分割さ
れたゲートとを有する半導体装置であって、前記分割さ
れたゲートはそれぞれ配線を経由しパッドに接続される
とともにその配線上にヒューズを有してなり、各ゲート
毎に特性検査し、不良が存在した場合は、そのゲートに
接続するヒューズを切断あるいはボンディングせず、不
良部分を使用しないようにし欠陥を救済する救済構造を
有する半導体装置である。 【効果】不良部分を分離し半導体装置を構成することに
より、半導体装置の欠陥を救済することが可能となる。
れたゲートとを有する半導体装置であって、前記分割さ
れたゲートはそれぞれ配線を経由しパッドに接続される
とともにその配線上にヒューズを有してなり、各ゲート
毎に特性検査し、不良が存在した場合は、そのゲートに
接続するヒューズを切断あるいはボンディングせず、不
良部分を使用しないようにし欠陥を救済する救済構造を
有する半導体装置である。 【効果】不良部分を分離し半導体装置を構成することに
より、半導体装置の欠陥を救済することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の構成に係
り、特にＭＯＳ型の単体素子で構成されるものに適用し
て有効な技術に関するものである。
り、特にＭＯＳ型の単体素子で構成されるものに適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体素子は種々のものがあり、その構
成は様々である。半導体素子は半導体ウエハ状態から、
各種特性検査を行っている。その特性検査の結果不良と
判定されるものはすべて廃棄処分となる。しかし不良ペ
レットをすべて廃棄することは歩留の低下を招き、半導
体素子の単価を引き上げる要因となっていた。
成は様々である。半導体素子は半導体ウエハ状態から、
各種特性検査を行っている。その特性検査の結果不良と
判定されるものはすべて廃棄処分となる。しかし不良ペ
レットをすべて廃棄することは歩留の低下を招き、半導
体素子の単価を引き上げる要因となっていた。
【０００３】半導体素子のなかでも、半導体メモリはそ
のメモリ素子の不良については、データ線単位で予備の
メモリ素子を有し、予備のデータ線を使用することによ
り半導体素子の欠陥救済を行うものがある。
のメモリ素子の不良については、データ線単位で予備の
メモリ素子を有し、予備のデータ線を使用することによ
り半導体素子の欠陥救済を行うものがある。
【０００４】このような技術における素子および技術を
示したものとして「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｗｏｒｌｄ」１９９４年一月号、メモリーレーザリペア
装置、２１頁、また「アナログ集積回路技術（上巻）」
Ｒ．Ｒ．グレイ、Ｒ．Ｇ．メイヤー著、永田穣訳、培風
館発行、１９９０年１１月刊等がある。
示したものとして「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｗｏｒｌｄ」１９９４年一月号、メモリーレーザリペア
装置、２１頁、また「アナログ集積回路技術（上巻）」
Ｒ．Ｒ．グレイ、Ｒ．Ｇ．メイヤー著、永田穣訳、培風
館発行、１９９０年１１月刊等がある。
【０００５】
【発明が解決しようとする課題】本願発明者は自分の担
当する単体の素子で形成されるパワーＭＯＳにおいても
欠陥救済ができないか検討し、次のことがわかった。
当する単体の素子で形成されるパワーＭＯＳにおいても
欠陥救済ができないか検討し、次のことがわかった。
【０００６】パワーＭＯＳ等の単体素子はチップ一片が
一つの素子であるため、チップの何処かに欠陥がある
と、そのチップが欠陥となってしまう。しかし、そのチ
ップを解析してみるとゲート酸化膜に欠陥があり、その
部分が原因し不良となっているものが多いというもので
あった。
一つの素子であるため、チップの何処かに欠陥がある
と、そのチップが欠陥となってしまう。しかし、そのチ
ップを解析してみるとゲート酸化膜に欠陥があり、その
部分が原因し不良となっているものが多いというもので
あった。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの手段について説明すれば下記
の通りである。
発明のうち代表的なものの手段について説明すれば下記
の通りである。
【０００８】すなわち単体チップ内部のゲートを予めＮ
分割しておき、不良欠陥を有するゲート部分を、使用し
ないようにして単体素子を構成しようとするものであ
る。
分割しておき、不良欠陥を有するゲート部分を、使用し
ないようにして単体素子を構成しようとするものであ
る。
【０００９】
【作用】上記した手段によれば、不良ゲート部分を排除
した形で素子を構成することができるので、一部に欠陥
を有するものにおいてもチップを救済し良品化すること
が可能となる。
した形で素子を構成することができるので、一部に欠陥
を有するものにおいてもチップを救済し良品化すること
が可能となる。
【００１０】
（実施例１）図１は本願発明の第１の実施例である半導
体素子を示した上面図、図２は図１に示した半導体素子
のデバイス構造について示した断面図である。
体素子を示した上面図、図２は図１に示した半導体素子
のデバイス構造について示した断面図である。
【００１１】図１に示したように本実施例においてはゲ
ートがそれぞれ領域Ａ、領域Ｂ、領域Ｃ、領域Ｄの４つ
に分割されている。４つのゲート領域についてはそれぞ
れゲート毎にチップ１の端部に配置された特性検査用パ
ッド４を有している。また前記各領域は別の一端にヒュ
ーズ６を介して共通の電極となるゲートパッド３に配線
５により接続されている。またチップ上面には電極端子
パッド２としてソース領域に接続されたパッド２が形成
されている。本構成によりパワーＭＯＳトランジスタ素
子を形成している。
ートがそれぞれ領域Ａ、領域Ｂ、領域Ｃ、領域Ｄの４つ
に分割されている。４つのゲート領域についてはそれぞ
れゲート毎にチップ１の端部に配置された特性検査用パ
ッド４を有している。また前記各領域は別の一端にヒュ
ーズ６を介して共通の電極となるゲートパッド３に配線
５により接続されている。またチップ上面には電極端子
パッド２としてソース領域に接続されたパッド２が形成
されている。本構成によりパワーＭＯＳトランジスタ素
子を形成している。
【００１２】次に本実施例におけるデバイス構造につい
て説明する。図４に示したように本実施例においてはＮ
型半導体基板１０がドレイン領域となり、裏面に基板よ
り高濃度のＮ型領域１０ａが形成され外部とドレイン電
極として使用される。
て説明する。図４に示したように本実施例においてはＮ
型半導体基板１０がドレイン領域となり、裏面に基板よ
り高濃度のＮ型領域１０ａが形成され外部とドレイン電
極として使用される。
【００１３】前記基板１０にＰ型領域１０ｂが一定間隔
をもって複数形成され、さらにそのＰ型領域１０ｂ内に
Ｎ型領域１１が複数一定距離をもって形成されている。
前記Ｐ領域１０ｂはその領域間の上面に酸化膜１２を介
して多結晶シリコンからなるゲート１３が形成されてい
る。前記ゲート１３上には酸化膜を介してＰ型領域１０
ｂ内に形成されたソース領域となるＮ型領域１１と接続
されたアルミニウム層からなる配線１４が形成されてお
り、ソースの引出電極となる。
をもって複数形成され、さらにそのＰ型領域１０ｂ内に
Ｎ型領域１１が複数一定距離をもって形成されている。
前記Ｐ領域１０ｂはその領域間の上面に酸化膜１２を介
して多結晶シリコンからなるゲート１３が形成されてい
る。前記ゲート１３上には酸化膜を介してＰ型領域１０
ｂ内に形成されたソース領域となるＮ型領域１１と接続
されたアルミニウム層からなる配線１４が形成されてお
り、ソースの引出電極となる。
【００１４】図５に示したようにヒューズの構成につい
ては基板１０上に酸化膜１２を形成し、その上面に多結
晶シリコン１５を、その後アルミニウムを蒸着し配線層
と多結晶シリコンと接続し、パターンニングしその上面
に保護膜を形成する。これらの形成はゲート形成に伴っ
て形成することが可能である。
ては基板１０上に酸化膜１２を形成し、その上面に多結
晶シリコン１５を、その後アルミニウムを蒸着し配線層
と多結晶シリコンと接続し、パターンニングしその上面
に保護膜を形成する。これらの形成はゲート形成に伴っ
て形成することが可能である。
【００１５】このようなデバイス構造でヒューズは、ゲ
ート電極に接続された構造となる。従って領域Ａについ
て検査の結果欠陥が見つかったとすると、前記パッド４
をそれぞれワイヤ１９によりボンディングされ接続され
ているが、その際領域Ａは使用しないよう領域Ａに接続
するヒューズ６ａを切断する。このヒューズ切断により
領域Ａを使用しないでＭＯＳ型半導体装置を構成し、不
良品のペレットを良品化する。このヒューズの切断方法
はレーザ切断等の任意の方法を用いることが可能であ
る。この他の工程については従来のものと同様な工程を
行い半導体装置を完成する。
ート電極に接続された構造となる。従って領域Ａについ
て検査の結果欠陥が見つかったとすると、前記パッド４
をそれぞれワイヤ１９によりボンディングされ接続され
ているが、その際領域Ａは使用しないよう領域Ａに接続
するヒューズ６ａを切断する。このヒューズ切断により
領域Ａを使用しないでＭＯＳ型半導体装置を構成し、不
良品のペレットを良品化する。このヒューズの切断方法
はレーザ切断等の任意の方法を用いることが可能であ
る。この他の工程については従来のものと同様な工程を
行い半導体装置を完成する。
【００１６】（実施例２）図２は本願発明の第２の実施
例を示した上面図である。図２に示したように本実施例
においては、上記第１の実施例と同様にゲートが各Ａ、
Ｂ、Ｃ、Ｄの各領域に分割されている。上記第１の実施
例と異なることはテスト用の電極となるパッド４を共通
化しゲート電極となるパッド３をチップ各端に分割して
なるところである。本実施例においては分割されたゲー
ト領域Ａ、Ｂ、Ｃ、Ｄの検査を行い、例えば不良領域が
Ａであった場合は領域Ａに接続したヒューズ６ａを切断
してＭＯＳ型半導体装置を構成し良品化するものであ
る。その他については上記実施例とどうような技術を用
いることが可能である。
例を示した上面図である。図２に示したように本実施例
においては、上記第１の実施例と同様にゲートが各Ａ、
Ｂ、Ｃ、Ｄの各領域に分割されている。上記第１の実施
例と異なることはテスト用の電極となるパッド４を共通
化しゲート電極となるパッド３をチップ各端に分割して
なるところである。本実施例においては分割されたゲー
ト領域Ａ、Ｂ、Ｃ、Ｄの検査を行い、例えば不良領域が
Ａであった場合は領域Ａに接続したヒューズ６ａを切断
してＭＯＳ型半導体装置を構成し良品化するものであ
る。その他については上記実施例とどうような技術を用
いることが可能である。
【００１７】（実施例３）図３は本願発明の第３の実施
例を示した上面図である。本実施例においては上記実施
例と同様にゲート電極は各領域Ａ、Ｂ、Ｃ、Ｄに分割さ
れて形成されている。またチップ端部には各ゲート領域
に囲まれてゲート電極８がそれぞれ配置されている。
例を示した上面図である。本実施例においては上記実施
例と同様にゲート電極は各領域Ａ、Ｂ、Ｃ、Ｄに分割さ
れて形成されている。またチップ端部には各ゲート領域
に囲まれてゲート電極８がそれぞれ配置されている。
【００１８】本実施例おいてはこれらゲート領域毎に検
査を行い、不良領域が存在した場合は、例えば領域Ａが
不良領域とすると前記領域に接続するゲート電極Ａには
ワイヤ１９をボンディングしないことにより、不良領域
を使用しないようにし、ＭＯＳ型半導体装置を構成す
る。
査を行い、不良領域が存在した場合は、例えば領域Ａが
不良領域とすると前記領域に接続するゲート電極Ａには
ワイヤ１９をボンディングしないことにより、不良領域
を使用しないようにし、ＭＯＳ型半導体装置を構成す
る。
【００１９】その他の技術については、上記各実施例と
同様なものを用いることが可能である。
同様なものを用いることが可能である。
【００２０】以上本願発明を本願の背景となった技術に
基づいて説明したが、本願は上記実施例に限定されるこ
となく、その技術を逸脱しない範囲において種々変更可
能であることはいうまでもない。
基づいて説明したが、本願は上記実施例に限定されるこ
となく、その技術を逸脱しない範囲において種々変更可
能であることはいうまでもない。
【００２１】すなわち本実施例においては各領域を４つ
に分割して形成したが、いくつに分割しても構わない。
特に多数に分割しておくことにより細かな範囲において
動作レベルを調整することが可能となる。
に分割して形成したが、いくつに分割しても構わない。
特に多数に分割しておくことにより細かな範囲において
動作レベルを調整することが可能となる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものについて得られるものの効果を記載すれば下記
のとおりである。
的なものについて得られるものの効果を記載すれば下記
のとおりである。
【００２３】すなわち領域を分割し各領域のうち不良が
ある部分は使用しないで半導体装置を構成することが可
能なため、従来の不良ペレットの救済が可能となる。
ある部分は使用しないで半導体装置を構成することが可
能なため、従来の不良ペレットの救済が可能となる。
【図１】本願発明の実施例である半導体装置のチップ上
面図
面図
【図２】本願発明の他の実施例である半導体装置のチッ
プ上面図
プ上面図
【図３】本願発明の他の実施例である半導体装置のチッ
プ上面図
プ上面図
【図４】本願発明の半導体装置のデバイス構造を示した
側面断面図
側面断面図
【図５】本願発明の半導体装置のヒューズ構造を示した
側面断面図
側面断面図
１、７．．チップ、２．．パッド（ソース）、３．．パ
ッド（ゲート）、４．．パッド（テスト用）、５．．配
線、６．．ヒューズ、８．．パッド（ゲート）、９．．
パッド（ソース）、１０．．基板、１０ａ．．Ｎ型領
域、１０ｂ．．Ｐ型領域、１１．．Ｎ型領域、１２．．
酸化膜、１３．．ゲート、１４．．ＡＬ層、１５．．ヒ
ューズ、１６．．配線層、１７．．絶縁膜、１８．．穴
部、１９．．ボンディングワイヤ
ッド（ゲート）、４．．パッド（テスト用）、５．．配
線、６．．ヒューズ、８．．パッド（ゲート）、９．．
パッド（ソース）、１０．．基板、１０ａ．．Ｎ型領
域、１０ｂ．．Ｐ型領域、１１．．Ｎ型領域、１２．．
酸化膜、１３．．ゲート、１４．．ＡＬ層、１５．．ヒ
ューズ、１６．．配線層、１７．．絶縁膜、１８．．穴
部、１９．．ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/40 Ｚ Ｈ０１Ｌ 27/04 Ｔ
Claims (3)
- 【請求項１】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記各ゲート毎に接続された複数の
特性検査用のパッドと、前記分割されたゲートはそれぞ
れ配線を経由しゲート電極用のパッドに接続されるとと
もにその配線上にヒューズを有するＭＯＳ型半導体装置
であって、前記ゲート毎に不良が存在した場合その該当
ゲートに接続するヒューズを切断することにより、不良
部分を使用しないでＭＯＳ型半導体装置を構成する半導
体装置。 - 【請求項２】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記各ゲート毎に配線を経由しその
配線上にヒューズの形成された複数のゲート電極用のパ
ッドと、前記分割された各ゲートに接続する特性検査用
のパッドとを有する半導体装置であって、ゲート毎に不
良が存在した場合その不良のゲートに接続するヒューズ
を切断することにより、不良部分を使用しないでＭＯＳ
型半導体装置を構成する半導体装置。 - 【請求項３】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記分割されたゲート毎に配線を経
由し接続する複数のゲート電極用のパッドとを有するＭ
ＯＳ型半導体装置であって、ゲート毎に不良が存在した
場合そのゲートにはワイヤボンディングを行わないこと
により、不良部分を使用しないでＭＯＳ型半導体装置を
構成する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30334694A JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30334694A JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162537A true JPH08162537A (ja) | 1996-06-21 |
Family
ID=17919874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30334694A Pending JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012160868A1 (ja) * | 2011-05-24 | 2012-11-29 | 住友電気工業株式会社 | 半導体装置 |
| US9041219B2 (en) | 2011-04-19 | 2015-05-26 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
-
1994
- 1994-12-07 JP JP30334694A patent/JPH08162537A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9041219B2 (en) | 2011-04-19 | 2015-05-26 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
| US9190357B2 (en) | 2011-04-19 | 2015-11-17 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
| WO2012160868A1 (ja) * | 2011-05-24 | 2012-11-29 | 住友電気工業株式会社 | 半導体装置 |
| JP2012244102A (ja) * | 2011-05-24 | 2012-12-10 | Sumitomo Electric Ind Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6136620A (en) | Method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein | |
| US6121677A (en) | Reduced size integrated circuits and methods using test pads located in scribe regions of integrated circuits wafers | |
| US5288661A (en) | Semiconductor device having bonding pad comprising buffer layer | |
| US6617692B2 (en) | Apparatus for implementing selected functionality on an integrated circuit device | |
| US6403448B1 (en) | Semiconductor devices having cooperative mode option at assembly stage and method thereof | |
| JPS6134967A (ja) | Ｖｌｓｉ集積回路装置用の入力保護構成体 | |
| JPH07169807A (ja) | 半導体ウェハ | |
| JPH1197645A (ja) | 半導体記憶装置 | |
| JP4601910B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JP3157715B2 (ja) | 半導体集積回路 | |
| JP2002033361A (ja) | 半導体ウェハ | |
| JPH07283370A (ja) | 半導体集積回路装置 | |
| JPH08162537A (ja) | 半導体装置 | |
| JP3792931B2 (ja) | 半導体装置およびそのテスト方法 | |
| JP4034992B2 (ja) | 半導体装置 | |
| JPS62261139A (ja) | 半導体装置 | |
| US20070075396A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0782165B2 (ja) | 液晶表示装置の製造方法 | |
| JPH02216862A (ja) | 半導体装置 | |
| JPH0547892A (ja) | 半導体装置 | |
| JPS60235455A (ja) | ダイナミツクメモリ− | |
| JPS62183134A (ja) | 半導体装置 | |
| JPH11345847A (ja) | 半導体ウエハ及び半導体装置の製造方法 | |
| JPH11330170A (ja) | 半導体装置およびその製造方法ならびに半導体装置の検査方法 | |
| JPH04107964A (ja) | 半導体集積回路装置 |