JPH02216862A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02216862A JPH02216862A JP1037506A JP3750689A JPH02216862A JP H02216862 A JPH02216862 A JP H02216862A JP 1037506 A JP1037506 A JP 1037506A JP 3750689 A JP3750689 A JP 3750689A JP H02216862 A JPH02216862 A JP H02216862A
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- capacitor
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- semiconductor device
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- 239000003990 capacitor Substances 0.000 claims abstract description 39
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は半導体装置に関し、特に電源ノイズの保護回路
を一体に設けた半導体集積回路装置に関する。
を一体に設けた半導体集積回路装置に関する。
従来、半導体装置を実装する際には、電源ラインのノイ
ズによる半導体装置の誤動作を防止するために、第6図
のように、集積回路チップICに対して0.001〜0
.1//F程度の大容量のバイパスコンデンサC0を外
付けしている。特に、第4図に概略断面構造を示すよう
に、同一半導体基板1上にPチャネルMOSトランジス
タPMO3とNチャネルMO3)ランジスタNMO3と
を形成しているCMO3型半導体装置においては、寄生
サイリスクが電源ノイズによってトリガされ、過電流破
壊する現象、所謂ラッチアップが発生するため、この種
のバイパスコンデンサは必要不可欠なものである。
ズによる半導体装置の誤動作を防止するために、第6図
のように、集積回路チップICに対して0.001〜0
.1//F程度の大容量のバイパスコンデンサC0を外
付けしている。特に、第4図に概略断面構造を示すよう
に、同一半導体基板1上にPチャネルMOSトランジス
タPMO3とNチャネルMO3)ランジスタNMO3と
を形成しているCMO3型半導体装置においては、寄生
サイリスクが電源ノイズによってトリガされ、過電流破
壊する現象、所謂ラッチアップが発生するため、この種
のバイパスコンデンサは必要不可欠なものである。
また、この種のバイパスコンデンサは、半導体装置の直
近に配置する程ノイズ除去の効果が大きいため、−Mに
は各半導体チップに対して夫々1つのバイパスコンデン
サを接続することが行われている。
近に配置する程ノイズ除去の効果が大きいため、−Mに
は各半導体チップに対して夫々1つのバイパスコンデン
サを接続することが行われている。
〔発明が解決しようとする課題]
上述した従来の半導体装置では、電源ノイズに対処する
ために各半導一体チツブIC毎に外付けの大容量バイパ
スコンデンサC0を接続しているため、部品数が増大し
、コスト高になるばかりでなく、実装面積が大きくなり
、実装密度を上げることができないという問題がある。
ために各半導一体チツブIC毎に外付けの大容量バイパ
スコンデンサC0を接続しているため、部品数が増大し
、コスト高になるばかりでなく、実装面積が大きくなり
、実装密度を上げることができないという問題がある。
本発明は部品数を低減しかつ実装密度を向上できる半導
体装置を提供することを目的とする。
体装置を提供することを目的とする。
本発明の半導体装置は、各種素子を形成した半導体基板
に、導電層、誘電体膜及び導電層を積層状態に形成して
コンデンサを構成し、このコンデンサを電源ノイズのバ
イパス用コンデンサとして各種素子と電気的に接続して
いる。
に、導電層、誘電体膜及び導電層を積層状態に形成して
コンデンサを構成し、このコンデンサを電源ノイズのバ
イパス用コンデンサとして各種素子と電気的に接続して
いる。
上述した構成では、集積回路チップにバイパスコンデン
サを外付けすることなく電源ノイズの除去が実現できる
。
サを外付けすることなく電源ノイズの除去が実現できる
。
〔実施例]
次に、本発明を図面を参照して説明する。
(第1実施例)
第1図は本発明の第1実施例の断面図である。
図において、1は半導体基板であり、ここにPチャネル
MO3)ランジスタPMO3とNチャネルMOSトラン
ジスタNMO3とを形成している。
MO3)ランジスタPMO3とNチャネルMOSトラン
ジスタNMO3とを形成している。
即ち、N型半導体基板1にP型ソース・ドレイン領域2
及びN型コンタクト層3を設け、かつゲート絶縁膜4及
びゲート電極5を形成してPチャネルMO3)ランジス
タPMO3を形成する。また、N型半導体基板1にPウ
ェル6を形成し、ここにN型ソース・ドレイン領域7及
びP型コンタクト層8を設け、かつゲート絶縁膜9及び
ゲート電極10を形成してNチャネルMOSトランジス
タNMO3を形成している。
及びN型コンタクト層3を設け、かつゲート絶縁膜4及
びゲート電極5を形成してPチャネルMO3)ランジス
タPMO3を形成する。また、N型半導体基板1にPウ
ェル6を形成し、ここにN型ソース・ドレイン領域7及
びP型コンタクト層8を設け、かつゲート絶縁膜9及び
ゲート電極10を形成してNチャネルMOSトランジス
タNMO3を形成している。
そして、素子分離絶縁膜11や前記各MO3)ランジス
タ上に設けた眉間絶縁膜12上に、前記ソース・ドレイ
ン領域2,7やコンタクト層3゜8に接続する配線層1
3を形成している。
タ上に設けた眉間絶縁膜12上に、前記ソース・ドレイ
ン領域2,7やコンタクト層3゜8に接続する配線層1
3を形成している。
更に、これらの上に設けた絶縁膜14上に金属膜を形成
して広い面積の下側電極15を形成し、更にこの上に誘
電体膜16を形成しかつ上側電極17を形成している。
して広い面積の下側電極15を形成し、更にこの上に誘
電体膜16を形成しかつ上側電極17を形成している。
この構成では、下側電極15.誘電体膜16及び上側電
極17でコンデンサCIを構成する。上側電極17は外
部電極接続のためのポンディングパッド部を除いた半導
体チップの全面に形成可能であるため、容量の大きなコ
ンデンサCIを形成でき、これをバイパスコンデンサと
して構成することができる。この結果、第4図に示すよ
うに、バイパスコンデンサC2を半導体チップIC内に
一体に構成した回路構成となり、電源ノイズを除去する
ために外付はコンデンサを接続する必要はなく、部品点
数を低減しかつ実装密度が向上できる。
極17でコンデンサCIを構成する。上側電極17は外
部電極接続のためのポンディングパッド部を除いた半導
体チップの全面に形成可能であるため、容量の大きなコ
ンデンサCIを形成でき、これをバイパスコンデンサと
して構成することができる。この結果、第4図に示すよ
うに、バイパスコンデンサC2を半導体チップIC内に
一体に構成した回路構成となり、電源ノイズを除去する
ために外付はコンデンサを接続する必要はなく、部品点
数を低減しかつ実装密度が向上できる。
例えば、3IIIll×4111Illの半導体チップ
ーヒに2000人のシリコン窒化膜を誘電体膜16とし
0.5μmのアルミニウム膜を上下の電極15.17と
してコンデンサを構成した場合、約2500pFの容量
を得ることができる。
ーヒに2000人のシリコン窒化膜を誘電体膜16とし
0.5μmのアルミニウム膜を上下の電極15.17と
してコンデンサを構成した場合、約2500pFの容量
を得ることができる。
(第2実施例)
第2jよ本発明の第2実施例の断面図であり、第1図と
同一部分には同一符号を付しである。
同一部分には同一符号を付しである。
ここでは、素子間分離をトレンチ(溝)構造で行う半導
体装置に適用しており、そのトレンチの一部を利用して
コンデンサを構成している。即ち、素子間分離のための
トレンチ18は内面にシリコン酸化膜等の絶縁膜19を
形成し、かつこのトレンチ18内に多結晶シリコン20
を充填している。
体装置に適用しており、そのトレンチの一部を利用して
コンデンサを構成している。即ち、素子間分離のための
トレンチ18は内面にシリコン酸化膜等の絶縁膜19を
形成し、かつこのトレンチ18内に多結晶シリコン20
を充填している。
これにより、半導体基板1.多結晶シリコン20を電極
とし、絶縁膜19を誘電体膜としたコンデンサCtを構
成している。
とし、絶縁膜19を誘電体膜としたコンデンサCtを構
成している。
この実施例では、第1実施例に比較すると、バイパスコ
ンデンサを構成するためには多少の専用面積が必要とさ
れるが、その面積の殆どは深さ方向であるため、面積の
増大は最小に抑えることができ、半導体チップの集積度
を低下させることはない。
ンデンサを構成するためには多少の専用面積が必要とさ
れるが、その面積の殆どは深さ方向であるため、面積の
増大は最小に抑えることができ、半導体チップの集積度
を低下させることはない。
(第3実施例)
第3図は本発明の第3実施例の断面図である。
ここでも、第1図と同一部分には同一符号を付しである
。
。
この実施例ではPチャネル及びNチャネルの各MO3)
ランジスタPMO3,NMO3のゲート絶縁膜4,9及
びゲート電極5,10の形成と同時に、薄い絶縁膜21
と多結晶シリュン電極22を形成しており、この多結晶
シリコン電極22と半導体基板1を電極とし、絶縁膜2
1を誘電体膜とするコンデンサC1を構成している。
ランジスタPMO3,NMO3のゲート絶縁膜4,9及
びゲート電極5,10の形成と同時に、薄い絶縁膜21
と多結晶シリュン電極22を形成しており、この多結晶
シリコン電極22と半導体基板1を電極とし、絶縁膜2
1を誘電体膜とするコンデンサC1を構成している。
この構成では、従来の半導体装置の製造プロセスを変更
することなくバイパスコンデンサが構成できる。但し、
この場合には、前記第1.第2実施例に比較してバイパ
スコンデンサの占有面積が増大し、半導体チップの集積
度は多少低下されることになる。
することなくバイパスコンデンサが構成できる。但し、
この場合には、前記第1.第2実施例に比較してバイパ
スコンデンサの占有面積が増大し、半導体チップの集積
度は多少低下されることになる。
なお、前記各実施例はMOS)ランジスクを形成した半
導体集積回路に本発明を適用した例を示したが、バイポ
ーラトランジスタを形成した半導体集積回路においても
同様に適用することができる。
導体集積回路に本発明を適用した例を示したが、バイポ
ーラトランジスタを形成した半導体集積回路においても
同様に適用することができる。
以上説明したように本発明は、半導体基板に導電層、誘
電体膜及び導電層を積層状態に形成してコンデンサを構
成し、このコンデンサを電源ノイズのバイパス用コンデ
ンサとして内部回路に電気接続しているので、バイパス
コンデンサを外付けすることなく電源ノイズの除去が実
現でき、部品点数を低減し、かつ実装密度を同上するこ
とができる。また、半導体装置の製造に際して、特性検
査時に測定系の電源変動により良品を不良判定し良品率
が低下することがあるが、本発明によれば特性検査を適
正に実現でき、良品率の低下が防止できる。
電体膜及び導電層を積層状態に形成してコンデンサを構
成し、このコンデンサを電源ノイズのバイパス用コンデ
ンサとして内部回路に電気接続しているので、バイパス
コンデンサを外付けすることなく電源ノイズの除去が実
現でき、部品点数を低減し、かつ実装密度を同上するこ
とができる。また、半導体装置の製造に際して、特性検
査時に測定系の電源変動により良品を不良判定し良品率
が低下することがあるが、本発明によれば特性検査を適
正に実現でき、良品率の低下が防止できる。
第1図は本発明の第1実施例の縦断面図、第2図は本発
明の第2実施例の縦断面図、第3図は本発明の第3実施
例の断面図、第4図は従来の半導体装置の縦断面図、第
5図は本発明におけるバイパスコンデンサの接続状態を
模式的に示す回路図、第6図は従来におけるバイパスコ
ンデンサの接続状態を模式的に示す回路図である。 l・・・N型半導体基板、2・・・P型ソース・ドレイ
ン領域、3・・・N型コンタクト層、4・・・ゲート絶
縁膜、5・・・ゲート電極、6・・・Pウェル、7・・
・N型ソース・ドレイン領域、8・・・P型コンタクト
層、9・・・ゲート絶縁膜、10・・・ゲート電極、1
1・・・素子間分離絶縁膜、12・・・層間絶縁膜、1
3・・・配線層、。 14・・・絶縁膜、15 17・・・上側電極、1 20・・・多結晶シリコ 結晶シリコン電極、 イパスコンデンサ、 ・・・下側電極、16・・・誘電体膜、8・・・トレン
チ、19・・・絶縁膜、ン、2I・・・絶縁膜、22・
・・多 C,,C,,C!、C,・・・バ IC・・・集積回路チップ。 第5図
明の第2実施例の縦断面図、第3図は本発明の第3実施
例の断面図、第4図は従来の半導体装置の縦断面図、第
5図は本発明におけるバイパスコンデンサの接続状態を
模式的に示す回路図、第6図は従来におけるバイパスコ
ンデンサの接続状態を模式的に示す回路図である。 l・・・N型半導体基板、2・・・P型ソース・ドレイ
ン領域、3・・・N型コンタクト層、4・・・ゲート絶
縁膜、5・・・ゲート電極、6・・・Pウェル、7・・
・N型ソース・ドレイン領域、8・・・P型コンタクト
層、9・・・ゲート絶縁膜、10・・・ゲート電極、1
1・・・素子間分離絶縁膜、12・・・層間絶縁膜、1
3・・・配線層、。 14・・・絶縁膜、15 17・・・上側電極、1 20・・・多結晶シリコ 結晶シリコン電極、 イパスコンデンサ、 ・・・下側電極、16・・・誘電体膜、8・・・トレン
チ、19・・・絶縁膜、ン、2I・・・絶縁膜、22・
・・多 C,,C,,C!、C,・・・バ IC・・・集積回路チップ。 第5図
Claims (1)
- 1、各種素子を形成した半導体基板に、導電層、誘電体
膜及び導電層を積層状態に形成してコンデンサを構成し
、このコンデンサを電源ノイズのバイパス用コンデンサ
として前記各種素子と電気的に接続したことを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1037506A JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1037506A JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02216862A true JPH02216862A (ja) | 1990-08-29 |
Family
ID=12499416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1037506A Pending JPH02216862A (ja) | 1989-02-17 | 1989-02-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02216862A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
KR101464710B1 (ko) * | 2005-06-30 | 2014-11-24 | 글로벌파운드리즈 인크. | 수직 디커플링 커패시터를 포함하는 반도체 디바이스 |
-
1989
- 1989-02-17 JP JP1037506A patent/JPH02216862A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0794570A1 (en) * | 1996-03-06 | 1997-09-10 | STMicroelectronics S.r.l. | Integrated device with pads |
US5923076A (en) * | 1996-03-06 | 1999-07-13 | Sgs-Thomas Microelectronics S.R.L. | Integrated device with pads |
US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
KR101464710B1 (ko) * | 2005-06-30 | 2014-11-24 | 글로벌파운드리즈 인크. | 수직 디커플링 커패시터를 포함하는 반도체 디바이스 |
JP2010102808A (ja) * | 2008-10-27 | 2010-05-06 | Elpida Memory Inc | 半導体記憶装置 |
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