JPH1197645A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1197645A JPH1197645A JP9255695A JP25569597A JPH1197645A JP H1197645 A JPH1197645 A JP H1197645A JP 9255695 A JP9255695 A JP 9255695A JP 25569597 A JP25569597 A JP 25569597A JP H1197645 A JPH1197645 A JP H1197645A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 スクライブ線内に特性モニタ用チェックパタ
ンを配置することにより製品チップの面積増大を防ぎつ
つ、更に製造工程中のゴミの発生を防ぎ、製造歩留まり
の良い半導体記憶装置を提供する。 【解決手段】 スクライブ線２４内には従来通りチェッ
クパタンが配置されている。しかし、ここに配置されて
いるのはメモリセル関係以外のチェックパタン１９であ
り、メモリセルに関係するチェックパタン１０はメモリ
セル領域２２に隣接して配置されている。このとき、製
品チップ１１上に配置されるチェックパタンはメモリセ
ルに関係したチェックパタンに限定されているため、そ
の数も１種類又は２種類と極めて少なく、この程度なら
製品チップ１１上に配置する領域を確保することは可能
であるし、これにより製品チップの面積には殆ど影響し
ない。
ンを配置することにより製品チップの面積増大を防ぎつ
つ、更に製造工程中のゴミの発生を防ぎ、製造歩留まり
の良い半導体記憶装置を提供する。 【解決手段】 スクライブ線２４内には従来通りチェッ
クパタンが配置されている。しかし、ここに配置されて
いるのはメモリセル関係以外のチェックパタン１９であ
り、メモリセルに関係するチェックパタン１０はメモリ
セル領域２２に隣接して配置されている。このとき、製
品チップ１１上に配置されるチェックパタンはメモリセ
ルに関係したチェックパタンに限定されているため、そ
の数も１種類又は２種類と極めて少なく、この程度なら
製品チップ１１上に配置する領域を確保することは可能
であるし、これにより製品チップの面積には殆ど影響し
ない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメモリセルの特性をモニタするチェックパタ
ンの配置方法に特徴を有する半導体記憶装置に関する。
関し、特にメモリセルの特性をモニタするチェックパタ
ンの配置方法に特徴を有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置では、製品チップ
上に形成されたトランジスタや配線が所望の特性を有す
るかを確認するために、特性モニタ用のチェックパタン
を設けている（例えば特開昭５６−８３９５５号公報
等）。その配置場所としては、製品チップ上のボンディ
ングパッドの間の領域やコーナ部分が多い。これは、製
品チップの内部には、トランジスタ等の回路素子が密に
配置されているので、チェックパタンを挿入する十分な
領域が少ないからである。
上に形成されたトランジスタや配線が所望の特性を有す
るかを確認するために、特性モニタ用のチェックパタン
を設けている（例えば特開昭５６−８３９５５号公報
等）。その配置場所としては、製品チップ上のボンディ
ングパッドの間の領域やコーナ部分が多い。これは、製
品チップの内部には、トランジスタ等の回路素子が密に
配置されているので、チェックパタンを挿入する十分な
領域が少ないからである。
【０００３】図４は、製品チップの周辺部に形成された
トランジスタ特性モニタ用のチェックパタンを示した平
面図である。
トランジスタ特性モニタ用のチェックパタンを示した平
面図である。
【０００４】図において製品チップ１１上にボンディン
グパッド１２が配置されている。そしてトランジスタ特
性モニタ用のチェックパタンはボンディングパッドの間
（１３ａ）や製品チップのコーナ部（１３ｂ，１３ｃ）
に配置されている。なお、図４では、チェックパタンの
パッド部のみを示し、他の部分は省略している。
グパッド１２が配置されている。そしてトランジスタ特
性モニタ用のチェックパタンはボンディングパッドの間
（１３ａ）や製品チップのコーナ部（１３ｂ，１３ｃ）
に配置されている。なお、図４では、チェックパタンの
パッド部のみを示し、他の部分は省略している。
【０００５】図５は、トランジスタ特性モニタ用のチェ
ックパタンを示した平面図である。
ックパタンを示した平面図である。
【０００６】図において、不純物領域１５と多結晶シリ
コン１４とでＭＯＳ型トランジスタが形成されている。
そして、このトランジスタの各端子がコンタクト孔１７
によってチェックパタンのパッド１６に接続されてい
る。このような構成のトランジスタ特性モニタ用のチェ
ックパタンが、製品チップ上に複数個配置されている。
コン１４とでＭＯＳ型トランジスタが形成されている。
そして、このトランジスタの各端子がコンタクト孔１７
によってチェックパタンのパッド１６に接続されてい
る。このような構成のトランジスタ特性モニタ用のチェ
ックパタンが、製品チップ上に複数個配置されている。
【０００７】しかし、このように特性モニタ用チェック
パタンを製品チップ上に設けることは、製品チップ面積
の増大をもたらすという欠点がある。ＣＭＯＳ型半導体
記憶装置では、まずＮＭＯＳ型とＰＭＯＳ型の２種類の
トランジスタのチェックパタンが必要となるし、異なる
閾値電圧を有するトランジスタを使用している場合には
そのトランジスタの特性モニタ用チェックパタンも必要
になる。更にメモリセルを構成するトランジスタの特性
モニタも重要であり、そのためのチェックパタンも必要
となる。また、モニタが必要なのはトランジスタ特性だ
けに限らない。例えば、多結晶シリコンや高融点金属な
どの配線層の電気抵抗、異なる配線層を接続するコンタ
クト孔の電気抵抗、素子分離耐圧や容量値等、モニタし
たい特性の数は非常に多い。
パタンを製品チップ上に設けることは、製品チップ面積
の増大をもたらすという欠点がある。ＣＭＯＳ型半導体
記憶装置では、まずＮＭＯＳ型とＰＭＯＳ型の２種類の
トランジスタのチェックパタンが必要となるし、異なる
閾値電圧を有するトランジスタを使用している場合には
そのトランジスタの特性モニタ用チェックパタンも必要
になる。更にメモリセルを構成するトランジスタの特性
モニタも重要であり、そのためのチェックパタンも必要
となる。また、モニタが必要なのはトランジスタ特性だ
けに限らない。例えば、多結晶シリコンや高融点金属な
どの配線層の電気抵抗、異なる配線層を接続するコンタ
クト孔の電気抵抗、素子分離耐圧や容量値等、モニタし
たい特性の数は非常に多い。
【０００８】このため、これら多くの特性モニタ用チェ
ックパタンを製品チップ面積を増大させることなくシリ
コンウエハ上に形成する方法として、特性モニタ用チェ
ックパタンを集めて一つのチップ（ＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップ）としてシリコン
ウエハ上の製品チップに置き換える方法がある（例え
ば、日経マイクロデバイス，ｐ．５６−５８；１９９５
年５月号）。
ックパタンを製品チップ面積を増大させることなくシリ
コンウエハ上に形成する方法として、特性モニタ用チェ
ックパタンを集めて一つのチップ（ＴＥＧ（Ｔｅｓｔ
Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップ）としてシリコン
ウエハ上の製品チップに置き換える方法がある（例え
ば、日経マイクロデバイス，ｐ．５６−５８；１９９５
年５月号）。
【０００９】図６は、そのような方法で作られたシリコ
ンウエハを示した平面図であり、多数の製品チップ１１
の中に５個のＴＥＧチップ２３が設けられている状態を
示している。
ンウエハを示した平面図であり、多数の製品チップ１１
の中に５個のＴＥＧチップ２３が設けられている状態を
示している。
【００１０】この方法だと特性モニタ用チェックパタン
を製品チップの中に設ける必要がないので、製品チップ
の面積増加の問題は発生しない。しかし、シリコンウエ
ハ上の多数の製品チップの間にＴＥＧチップを形成する
ことは、露光方法を複雑にし、ウエハ処理能力の低下を
もたらすという問題が発生する。更に、本来製品チップ
を作る場所をＴＥＧチップとして使ってしまうため、ウ
エハ上の製品チップの数が減ってしまい、収率を低下さ
せるという問題も発生する。
を製品チップの中に設ける必要がないので、製品チップ
の面積増加の問題は発生しない。しかし、シリコンウエ
ハ上の多数の製品チップの間にＴＥＧチップを形成する
ことは、露光方法を複雑にし、ウエハ処理能力の低下を
もたらすという問題が発生する。更に、本来製品チップ
を作る場所をＴＥＧチップとして使ってしまうため、ウ
エハ上の製品チップの数が減ってしまい、収率を低下さ
せるという問題も発生する。
【００１１】これに代わる方法として、製品チップの間
のスクライブ線領域にチェックパタンを配置する方法が
現れてきている（日経マイクロデバイス，ｐ．５６−５
８；１９９５年５月号）。
のスクライブ線領域にチェックパタンを配置する方法が
現れてきている（日経マイクロデバイス，ｐ．５６−５
８；１９９５年５月号）。
【００１２】図７は、スクライブ線上にチェックパタン
を配置した状態を示した平面図である。
を配置した状態を示した平面図である。
【００１３】図において製品チップ１１の間のスクライ
ブ線２４にチェックパタン１３が配置されている。な
お、ここでもチェックパタンはパッドのみを示して細部
を省略している。この方法は、図６に示した方法に比較
して、チェックパタンの種類を選択しなければならない
が、製品チップ上に配置することでチップ面積の増大を
もたらすことがない点では同じ効果を有する。また、こ
の方法によれば、シリコンウエハ上の製品チップを露光
する際に、同時にチェックパタンも露光されるので、シ
リコンウエハ全面にわたって製品チップを露光すればよ
く、極めて効率よくウエハを処理していくことができ
る。このため現在ではこの方法が主流となっている。
ブ線２４にチェックパタン１３が配置されている。な
お、ここでもチェックパタンはパッドのみを示して細部
を省略している。この方法は、図６に示した方法に比較
して、チェックパタンの種類を選択しなければならない
が、製品チップ上に配置することでチップ面積の増大を
もたらすことがない点では同じ効果を有する。また、こ
の方法によれば、シリコンウエハ上の製品チップを露光
する際に、同時にチェックパタンも露光されるので、シ
リコンウエハ全面にわたって製品チップを露光すればよ
く、極めて効率よくウエハを処理していくことができ
る。このため現在ではこの方法が主流となっている。
【００１４】
【発明が解決しようとする課題】しかし、このような従
来の半導体記憶装置に最近の技術を適用する場合に、ス
クライブ線に配置した特性モニタ用のチェックパタンの
うちメモリセルに関係した特性モニタ用のチェックパタ
ンが原因となって、製造工程中にゴミを発生させ、製造
歩留まりを低下させるという新たな問題が生じることが
わかった。
来の半導体記憶装置に最近の技術を適用する場合に、ス
クライブ線に配置した特性モニタ用のチェックパタンの
うちメモリセルに関係した特性モニタ用のチェックパタ
ンが原因となって、製造工程中にゴミを発生させ、製造
歩留まりを低下させるという新たな問題が生じることが
わかった。
【００１５】第１の問題点は、ＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とい
う新しい平坦化技術を採用した場合のゴミの発生であ
る。この技術は、ウエハ上に研磨剤を供給して研磨布で
機械的に表面を研削していく技術である（例えば、月刊
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，ｐ．９９−
１０１；１９９５年２月号）。この技術を用いたとき
に、スクライブ線に配置したメモリセルに関係した特性
モニタ用チェックパタンが露出し、導体層が剥がれるこ
とでゴミが発生するのである。以下にその理由について
述べる。
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とい
う新しい平坦化技術を採用した場合のゴミの発生であ
る。この技術は、ウエハ上に研磨剤を供給して研磨布で
機械的に表面を研削していく技術である（例えば、月刊
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ，ｐ．９９−
１０１；１９９５年２月号）。この技術を用いたとき
に、スクライブ線に配置したメモリセルに関係した特性
モニタ用チェックパタンが露出し、導体層が剥がれるこ
とでゴミが発生するのである。以下にその理由について
述べる。
【００１６】代表的な半導体記憶装置であるＤＲＡＭの
場合、チップ上をメモリセルが多数並んだメモリセル領
域と、それ以外の周辺回路領域とに大きく分けることが
できる。メモリセル領域は製品チップの５０〜６０％の
面積を占めている。そして、メモリセル領域は、メモリ
セルの電荷蓄積部である容量を形成するために、周辺回
路領域より導体層が２層ほど多くなっている。
場合、チップ上をメモリセルが多数並んだメモリセル領
域と、それ以外の周辺回路領域とに大きく分けることが
できる。メモリセル領域は製品チップの５０〜６０％の
面積を占めている。そして、メモリセル領域は、メモリ
セルの電荷蓄積部である容量を形成するために、周辺回
路領域より導体層が２層ほど多くなっている。
【００１７】図８は、一般のトランジスタが形成される
周辺回路領域とメモリセルが形成されるメモリセル領域
との境界部分を示した断面図である。
周辺回路領域とメモリセルが形成されるメモリセル領域
との境界部分を示した断面図である。
【００１８】図中、多結晶シリコン１４ａ，１４ｂで作
られたゲート電極、及び一つのゲート電極につき二つの
不純物領域１５ａ〜１５ｃによってメモリセルのトラン
ジスタが形成されており、この構造は一般のトランジス
タと同じである。しかしメモリセルの場合、更に容量を
形成するための二つの多結晶シリコン３１，３２が薄い
絶縁膜を介して設けられている。代表的な６４Ｍビット
ＤＲＡＭの場合、それぞれの膜厚は上層の導体層が１５
００〜２５００Ａ程度、下層の導体層が５０００〜８０
００Ａ程度である。下層の導体層は、その側面をも容量
として用いるため、少しでも容量値を大きくするために
厚く形成する傾向にある。
られたゲート電極、及び一つのゲート電極につき二つの
不純物領域１５ａ〜１５ｃによってメモリセルのトラン
ジスタが形成されており、この構造は一般のトランジス
タと同じである。しかしメモリセルの場合、更に容量を
形成するための二つの多結晶シリコン３１，３２が薄い
絶縁膜を介して設けられている。代表的な６４Ｍビット
ＤＲＡＭの場合、それぞれの膜厚は上層の導体層が１５
００〜２５００Ａ程度、下層の導体層が５０００〜８０
００Ａ程度である。下層の導体層は、その側面をも容量
として用いるため、少しでも容量値を大きくするために
厚く形成する傾向にある。
【００１９】一方、メモリセル領域の外ではこれら導体
層が不要であるため、結果としてこれら導体層の膜厚分
だけ高さが異なることになる。実際には１μｍ前後高さ
が異なっている。このように高さの異なる広い面積の領
域が存在すると、ＣＭＰ技術を用いても完全な平坦化は
難しく、ある程度下地の高さを反映した形で平坦化が行
われる。
層が不要であるため、結果としてこれら導体層の膜厚分
だけ高さが異なることになる。実際には１μｍ前後高さ
が異なっている。このように高さの異なる広い面積の領
域が存在すると、ＣＭＰ技術を用いても完全な平坦化は
難しく、ある程度下地の高さを反映した形で平坦化が行
われる。
【００２０】そして、メモリセル関係のチェックパタン
の内、メモリセルトランジスタの特性モニタ用チェック
パタンは、図８に示した実際のメモリセルを何個か切り
出した形で作られており、メモリセル領域と同じ高さを
有している。このような状態にあって、スクライブ線の
ような製品チップの外周部に、メモリセルトランジスタ
の特性モニタ用チェックパタンが配置されると、高さの
低い広い領域の中に、高さが高くごく狭い部分が孤立し
て存在することとなり、ＣＭＰを適用してもこの部分の
高さを反映するような形での平坦化は行われない。
の内、メモリセルトランジスタの特性モニタ用チェック
パタンは、図８に示した実際のメモリセルを何個か切り
出した形で作られており、メモリセル領域と同じ高さを
有している。このような状態にあって、スクライブ線の
ような製品チップの外周部に、メモリセルトランジスタ
の特性モニタ用チェックパタンが配置されると、高さの
低い広い領域の中に、高さが高くごく狭い部分が孤立し
て存在することとなり、ＣＭＰを適用してもこの部分の
高さを反映するような形での平坦化は行われない。
【００２１】図９は、この状態を示した断面図である。
【００２２】ここでメモリセルやメモリセル関係のチェ
ックパタンは単に矩形で略記している。図において、周
辺回路領域で低く形成された絶縁膜は、メモリセル関係
のチェックパタン１０が配置されたスクライブ線でもそ
の高さを殆ど変えることがない。この結果、メモリセル
関係のチェックパタンの上に残る絶縁膜の厚さが薄くな
ってしまい、ＣＭＰの条件や製造バラツキによって、上
部の導体層が露出して剥がれてしまうのである。
ックパタンは単に矩形で略記している。図において、周
辺回路領域で低く形成された絶縁膜は、メモリセル関係
のチェックパタン１０が配置されたスクライブ線でもそ
の高さを殆ど変えることがない。この結果、メモリセル
関係のチェックパタンの上に残る絶縁膜の厚さが薄くな
ってしまい、ＣＭＰの条件や製造バラツキによって、上
部の導体層が露出して剥がれてしまうのである。
【００２３】第２の問題点は、ポリイミドに代表される
樹脂をチップ上に形成する工程でゴミが発生することで
ある。そしてこの問題も、スクライブ線に配置したメモ
リセル関係のチェックパタンがポリイミド工程で露出
し、導体層が剥がれることで発生する。
樹脂をチップ上に形成する工程でゴミが発生することで
ある。そしてこの問題も、スクライブ線に配置したメモ
リセル関係のチェックパタンがポリイミド工程で露出
し、導体層が剥がれることで発生する。
【００２４】最近の６４ＭビットＤＲＡＭなどのように
チップ面積の大きい製品を組み立てる場合、ＬＯＣ（Ｌ
ｅａｄ Ｏｎ Ｃｈｉｐ）という組立技術が採用されて
いる（例えば、日経マイクロデバイス、１９９２年２月
号、７７〜８４頁参照）。この技術は、従来のリードフ
レームが、製品チップを固定保持するダイパッドと、半
導体記憶装置の入出力信号を外部端子として取り出すイ
ンナーリードとを別々に設けていたのに対し、インナー
リードを製品チップ上に配置し（いわゆるＬｅａｄ Ｏ
ｎ Ｃｈｉｐ）、製品チップを固定保持する機能を持た
せることでダイパッドを不要とする技術である。
チップ面積の大きい製品を組み立てる場合、ＬＯＣ（Ｌ
ｅａｄ Ｏｎ Ｃｈｉｐ）という組立技術が採用されて
いる（例えば、日経マイクロデバイス、１９９２年２月
号、７７〜８４頁参照）。この技術は、従来のリードフ
レームが、製品チップを固定保持するダイパッドと、半
導体記憶装置の入出力信号を外部端子として取り出すイ
ンナーリードとを別々に設けていたのに対し、インナー
リードを製品チップ上に配置し（いわゆるＬｅａｄ Ｏ
ｎ Ｃｈｉｐ）、製品チップを固定保持する機能を持た
せることでダイパッドを不要とする技術である。
【００２５】図１０は、ボンディングパッド領域とスク
ライブ線とを並べて示した断面図である。
ライブ線とを並べて示した断面図である。
【００２６】図において、製品チップをインナーリード
３６に固定するためには、粘着テープ３７を用いている
が、この粘着テープと製品チップとの間に、応力緩和の
目的でポリイミド樹脂３８を設けている。このポリイミ
ド樹脂３８は、シリコンウエハの状態で塗布されるた
め、その後のシリコンウエハから製品チップを切り出す
ダイシング工程で邪魔にならないよう、スクライブ線部
分を除去している。このとき、同時に製品チップの最上
層に形成されているパシベーション膜３９も除去してい
るが、スクライブ線にメモリセル関係チェックパタンが
配置されていると、この工程でチェックパタンが露出す
る恐れがある。特に上述したＣＭＰ技術を併用した場合
には、メモリセル関係チェックパタン上の絶縁膜の厚さ
が薄くなっているので、ほぼ確実に露出してしまう。
３６に固定するためには、粘着テープ３７を用いている
が、この粘着テープと製品チップとの間に、応力緩和の
目的でポリイミド樹脂３８を設けている。このポリイミ
ド樹脂３８は、シリコンウエハの状態で塗布されるた
め、その後のシリコンウエハから製品チップを切り出す
ダイシング工程で邪魔にならないよう、スクライブ線部
分を除去している。このとき、同時に製品チップの最上
層に形成されているパシベーション膜３９も除去してい
るが、スクライブ線にメモリセル関係チェックパタンが
配置されていると、この工程でチェックパタンが露出す
る恐れがある。特に上述したＣＭＰ技術を併用した場合
には、メモリセル関係チェックパタン上の絶縁膜の厚さ
が薄くなっているので、ほぼ確実に露出してしまう。
【００２７】
【発明の目的】そこで、本発明の目的は、スクライブ線
内に特性モニタ用チェックパタンを配置することにより
製品チップの面積増大を防ぎつつ、更に製造工程中のゴ
ミの発生を防ぎ、製造歩留まりの良い半導体記憶装置を
提供することにある。
内に特性モニタ用チェックパタンを配置することにより
製品チップの面積増大を防ぎつつ、更に製造工程中のゴ
ミの発生を防ぎ、製造歩留まりの良い半導体記憶装置を
提供することにある。
【００２８】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の特性モニタ用チェックパタンを、スクライブ
線内に配置した半導体記憶装置において、メモリセルに
関する特性モニタ用チェックパタンのみスクライブ線内
に配置しないという構成を有している。また、前記メモ
リセルに関する特性モニタ用チェックパタンを、製品チ
ップ上のメモリセル領域に隣接するように配置した構成
を有するものとしてもよい。更に、前記メモリセルに関
する特性モニタ用チェックパタンを、複数に分割された
メモリセル領域の間に配置した構成を有したものとして
もよい。
は、複数の特性モニタ用チェックパタンを、スクライブ
線内に配置した半導体記憶装置において、メモリセルに
関する特性モニタ用チェックパタンのみスクライブ線内
に配置しないという構成を有している。また、前記メモ
リセルに関する特性モニタ用チェックパタンを、製品チ
ップ上のメモリセル領域に隣接するように配置した構成
を有するものとしてもよい。更に、前記メモリセルに関
する特性モニタ用チェックパタンを、複数に分割された
メモリセル領域の間に配置した構成を有したものとして
もよい。
【００２９】
【発明の実施の形態】図１は、本発明に係る半導体記憶
装置の第１実施形態を示す平面図である。
装置の第１実施形態を示す平面図である。
【００３０】図において、スクライブ線２４内には従来
通りチェックパタンが配置されている。しかし、ここに
配置されているのはメモリセル関係以外のチェックパタ
ン１９であり、メモリセルに関係するチェックパタン１
０はメモリセル領域２２に隣接して配置されている。こ
のとき、製品チップ１１上に配置されるチェックパタン
はメモリセルに関係したチェックパタンに限定されてい
るため、その数も１種類又は２種類と極めて少なく、こ
の程度なら製品チップ１１上に配置する領域を確保する
ことは可能であるし、これにより製品チップの面積には
殆ど影響しない。
通りチェックパタンが配置されている。しかし、ここに
配置されているのはメモリセル関係以外のチェックパタ
ン１９であり、メモリセルに関係するチェックパタン１
０はメモリセル領域２２に隣接して配置されている。こ
のとき、製品チップ１１上に配置されるチェックパタン
はメモリセルに関係したチェックパタンに限定されてい
るため、その数も１種類又は２種類と極めて少なく、こ
の程度なら製品チップ１１上に配置する領域を確保する
ことは可能であるし、これにより製品チップの面積には
殆ど影響しない。
【００３１】図２は、図１に示した半導体記憶装置にお
ける、メモリセル領域とスクライブ線とを示した断面図
である。
ける、メモリセル領域とスクライブ線とを示した断面図
である。
【００３２】本図では図９と同様、高さの関係のみに着
目するため、メモリセルやチェックパタンを矩形で略記
している。図２において、メモリセル関係のチェックパ
タン１０は、メモリセル領域に隣接する位置に配置され
ており、上層の絶縁膜の膜厚が十分な領域での配置とな
っている。
目するため、メモリセルやチェックパタンを矩形で略記
している。図２において、メモリセル関係のチェックパ
タン１０は、メモリセル領域に隣接する位置に配置され
ており、上層の絶縁膜の膜厚が十分な領域での配置とな
っている。
【００３３】一方、スクライブ線には、メモリセル関係
のチェックパタン１０よりは高さの低い、メモリセル関
係以外のチェックパタン１９が配置されているため、上
層の絶縁膜がＣＭＰ工程により薄くなっても、チェック
パターン１９が露出することはない。なお、メモリセル
関係のチェックパタン１０は、必ずしもメモリセル領域
に隣接させる必要はなく、絶縁膜の平坦化の程度に応じ
てメモリセル領域から離して配置することも可能であ
る。
のチェックパタン１０よりは高さの低い、メモリセル関
係以外のチェックパタン１９が配置されているため、上
層の絶縁膜がＣＭＰ工程により薄くなっても、チェック
パターン１９が露出することはない。なお、メモリセル
関係のチェックパタン１０は、必ずしもメモリセル領域
に隣接させる必要はなく、絶縁膜の平坦化の程度に応じ
てメモリセル領域から離して配置することも可能であ
る。
【００３４】図３は、本発明に係る半導体記憶装置の第
２実施形態を示す平面図である。
２実施形態を示す平面図である。
【００３５】図３においては、メモリセル領域２２は４
分割されており、メモリセル関係のチェックパタン１０
は、その分割されたメモリセル領域２２の間の領域に配
置されている。本実施形態のようにメモリセル領域を分
割した場合、その間の領域の面積がメモリセル領域の面
積に比較して小さいときには、その間の領域の絶縁膜の
高さがさほど低くならない。このような場合には、メモ
リセル関係のチェックパタンはメモリセル領域からある
程度離して配置することができる。
分割されており、メモリセル関係のチェックパタン１０
は、その分割されたメモリセル領域２２の間の領域に配
置されている。本実施形態のようにメモリセル領域を分
割した場合、その間の領域の面積がメモリセル領域の面
積に比較して小さいときには、その間の領域の絶縁膜の
高さがさほど低くならない。このような場合には、メモ
リセル関係のチェックパタンはメモリセル領域からある
程度離して配置することができる。
【００３６】なお、以上の説明では、半導体記憶装置の
中でもＤＲＡＭについて述べたが、ＳＲＡＭなどの他の
半導体記憶装置に関しても、本発明を適用できることは
明らかである。また、製品チップ上にメモリセル以外に
論理演算回路を配置した製品に関しても、本発明を適用
できる。
中でもＤＲＡＭについて述べたが、ＳＲＡＭなどの他の
半導体記憶装置に関しても、本発明を適用できることは
明らかである。また、製品チップ上にメモリセル以外に
論理演算回路を配置した製品に関しても、本発明を適用
できる。
【００３７】
【発明の効果】第１の効果は、製造工程中のゴミの発生
を防ぎ、製造歩留まりの良い半導体記憶装置を提供でき
るということである。その理由は、メモリセル関係のチ
ェックパタンを、チェックパタン上の絶縁膜が薄くなら
ない領域に配置することで、チェックパタンが露出する
のを防ぐことができるからである。
を防ぎ、製造歩留まりの良い半導体記憶装置を提供でき
るということである。その理由は、メモリセル関係のチ
ェックパタンを、チェックパタン上の絶縁膜が薄くなら
ない領域に配置することで、チェックパタンが露出する
のを防ぐことができるからである。
【００３８】第２の効果は、製品チップの面積増加に殆
ど影響しないということである。その理由は、製品チッ
プ上に配置するチェックパタンをメモリセルに関係した
チェックパタンに限定しており、その数が極めて少ない
からである。
ど影響しないということである。その理由は、製品チッ
プ上に配置するチェックパタンをメモリセルに関係した
チェックパタンに限定しており、その数が極めて少ない
からである。
【図１】本発明に係る半導体記憶装置の第１実施形態を
示す平面図である。
示す平面図である。
【図２】図１に示した半導体記憶装置における、メモリ
セル領域とスクライブ線とを示した断面図である。
セル領域とスクライブ線とを示した断面図である。
【図３】本発明に係る半導体記憶装置の第２実施形態を
示す平面図である。
示す平面図である。
【図４】従来の半導体記憶装置のチェックパタンの配置
を示す平面図である。
を示す平面図である。
【図５】従来の半導体記憶装置のトランジスタ特性モニ
タ用チェックパタンを示す平面図である。
タ用チェックパタンを示す平面図である。
【図６】従来の半導体記憶装置のシリコンウエハ上のチ
ップの配置を示す平面図である。
ップの配置を示す平面図である。
【図７】従来の半導体記憶装置のチェックパタンの配置
例を示す平面図である。
例を示す平面図である。
【図８】従来の半導体記憶装置のメモリセル領域と周辺
回路領域とを示す断面図である。
回路領域とを示す断面図である。
【図９】従来の半導体記憶装置のメモリセル領域とスク
ライブ線を示す断面図である。
ライブ線を示す断面図である。
【図１０】従来の半導体記憶装置のボンディングパッド
部とスクライブ線とを示す断面図である。
部とスクライブ線とを示す断面図である。
１０ メモリセル関係のチェックパタン １１ 製品チップ １２ ボンディングパッド １３、１３ａ〜１３ｃ チェックパタン １８ メモリセル １９ メモリセル関係以外のチェックパタン ２２ メモリセル領域 ２４ スクライブ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４９１
Claims (3)
- 【請求項１】 複数の特性モニタ用チェックパタンを、
スクライブ線内に配置した半導体記憶装置において、 前記複数の特性モニタ用チェックパタンのうち、メモリ
セルに関するもの以外を前記スクライブ線内に配置し、
メモリセルに関するものを前記スクライブ線外に配置し
たことを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルに関する特性モニタ用チ
ェックパタンを、製品チップ上のメモリセル領域に隣接
するように配置した、請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセルに関する特性モニタ用チ
ェックパタンを、複数に分割されたメモリセル領域の間
に配置した、請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255695A JPH1197645A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
| TW087115570A TW434674B (en) | 1997-09-19 | 1998-09-18 | Semiconductor memory device having a monitoring pattern |
| US09/156,665 US5903489A (en) | 1997-09-19 | 1998-09-18 | Semiconductor memory device having a monitoring pattern |
| KR1019980038857A KR100294962B1 (ko) | 1997-09-19 | 1998-09-19 | 모니터링패턴을갖는반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9255695A JPH1197645A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197645A true JPH1197645A (ja) | 1999-04-09 |
Family
ID=17282361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9255695A Pending JPH1197645A (ja) | 1997-09-19 | 1997-09-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5903489A (ja) |
| JP (1) | JPH1197645A (ja) |
| KR (1) | KR100294962B1 (ja) |
| TW (1) | TW434674B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313865A (ja) * | 2001-04-16 | 2002-10-25 | Nec Corp | 半導体装置と半導体装置のパターン検査方法 |
| KR100422469B1 (ko) * | 2001-03-21 | 2004-03-11 | 삼성전자주식회사 | 액티브회로의 제조 후에도 저장 밀도의 선택을 허용하는메모리 구성 |
| KR100680936B1 (ko) * | 2000-01-07 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체소자의 중첩도 검사방법 |
| JP2008262637A (ja) * | 2007-04-12 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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| US6696746B1 (en) | 1998-04-29 | 2004-02-24 | Micron Technology, Inc. | Buried conductors |
| KR100541798B1 (ko) * | 1998-07-10 | 2006-03-28 | 삼성전자주식회사 | 반도체 장치의 테그 패턴 형성방법 |
| JP2000124158A (ja) * | 1998-10-13 | 2000-04-28 | Mitsubishi Electric Corp | 半導体ウェハ及び半導体装置 |
| US6037668A (en) * | 1998-11-13 | 2000-03-14 | Motorola, Inc. | Integrated circuit having a support structure |
| US6194739B1 (en) * | 1999-11-23 | 2001-02-27 | Lucent Technologies Inc. | Inline ground-signal-ground (GSG) RF tester |
| JP4307664B2 (ja) | 1999-12-03 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6407953B1 (en) * | 2001-02-02 | 2002-06-18 | Matrix Semiconductor, Inc. | Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays |
| US20030034489A1 (en) * | 2001-08-16 | 2003-02-20 | Broadcom Corporation | Apparatus and method for a production testline to monitor CMOS SRAMs |
| US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6624515B1 (en) * | 2002-03-11 | 2003-09-23 | Micron Technology, Inc. | Microelectronic die including low RC under-layer interconnects |
| KR100688722B1 (ko) * | 2002-04-18 | 2007-02-28 | 동부일렉트로닉스 주식회사 | 반도체 칩 가드 링의 모니터링 장치 |
| KR100466984B1 (ko) * | 2002-05-15 | 2005-01-24 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 |
| US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
| KR100546330B1 (ko) * | 2003-06-03 | 2006-01-26 | 삼성전자주식회사 | 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을구비하는 반도체장치 및 측정용 패턴을 이용한반도체장치의 측정방법 |
| JP4377300B2 (ja) * | 2004-06-22 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | 半導体ウエハおよび半導体装置の製造方法 |
| JP2007328289A (ja) * | 2006-06-09 | 2007-12-20 | Sanyo Electric Co Ltd | レチクル，半導体チップ，及び半導体装置の製造方法 |
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| JPS5683955A (en) * | 1979-12-13 | 1981-07-08 | Nec Corp | Manufacturing of semiconductor |
| US5285082A (en) * | 1989-11-08 | 1994-02-08 | U.S. Philips Corporation | Integrated test circuits having pads provided along scribe lines |
| JPH077064A (ja) * | 1993-06-16 | 1995-01-10 | Hiroshima Nippon Denki Kk | 半導体集積回路 |
| JP3047688B2 (ja) * | 1993-08-02 | 2000-05-29 | 日本電気株式会社 | 半導体装置 |
| KR0172426B1 (ko) * | 1995-12-21 | 1999-03-30 | 김광호 | 반도체 메모리장치 |
-
1997
- 1997-09-19 JP JP9255695A patent/JPH1197645A/ja active Pending
-
1998
- 1998-09-18 TW TW087115570A patent/TW434674B/zh not_active IP Right Cessation
- 1998-09-18 US US09/156,665 patent/US5903489A/en not_active Expired - Fee Related
- 1998-09-19 KR KR1019980038857A patent/KR100294962B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| TW434674B (en) | 2001-05-16 |
| US5903489A (en) | 1999-05-11 |
| KR19990029967A (ko) | 1999-04-26 |
| KR100294962B1 (ko) | 2001-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010501 |