JPS62183134A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関するものであり、特に、半導
体装置の電極に適用して有効な技術に関するものである
。

〔従来の技術〕

マイクロコンピュータ又はメモリ等のチップをプリント
基板等に直接マウントし、モジュールを形成することが
考えられている。チップと基板上の配線とは、リード又
はボンディングワイヤ等の外部リードによって、電気的
に接続する必要がある。このために、チップ上には外部
端子としての（ボンディング）パッドが設けられる。

なお、プリント基板上に直接、チップをマウントした例
は、例えば１日経マグロウヒル社発行、日経エレクトロ
ニクス、１９８１年３月２日号、Ｐ１３８〜１４０に示
されている。

〔発明が解決しようとする問題点〕

本発明者は、チップ上のパッドと基板上の配線との接続
について検討した結果１次の問題点を見出した。すなわ
ち、チップに対して、そのウェハー製造工程の最終段階
において、電気的な動特性及び静特性を測定するプロー
ブ検査がなされる。

プローブ検査は５通常、チップの周囲に配置されるボン
ディングパッドを用いてなされる。このため、ボンディ
ングパッドを構成する導電層が著しく損傷し、上記リー
ド又はボンディングワイヤとの接続に不良が生ずる場合
がある。

また１本発明者の検討によれば、高集積化のためあるい
はパッドとリード又はボンディングワイヤの接着面積を
増すため等には、パッドをＭＯＳＦＥＴ等の半導体素子
の形成された領域（アクティブエリア）上に形成するの
が有効である。しかし、上述したプローブ検査の際、そ
の下の半導体素子に損傷を与えてしまうという問題があ
る。

本発明の目的は、半導体チップと外部リードとの電気的
接続を高い信頼度で行うことにある。

本発明の他の目的は、半導体チップの外部端子を半導体
チップ内の半導体素子上に形成することにある。

本発明の他の目的は、半導体チップの外部電極を半導体
チップ上の任意の位置に配置することが可能な技術を提
供することにある。

本発明の他の目的は、半導体チップの外部電極を検査の
後に形成することが可能な技術を提供することにある。

本発明の他の目的は、半導体装置の電気的信頼性の向上
を図る技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を横状するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体チップの外部電極（端子）をプローブ
検査用電極とは別に設け、さらにこれら２つの電極を互
いに異る材料で構成する。

〔作用〕

上記した手段によれば、外部電極を、プローブ検査用電
極とは別の腐蝕し難い材料で形成できるので、信頼性を
向上することができる。

以下１本発明の構成について、実施例とともに説明する
。

〔実施例Ｉ〕

第１図は主にボンディングパッドを示したチップの断面
図であり、第２図は主にボンディングパッドを示したチ
ップの平面図である。

第１図に示すように、Ｐ−型単結晶シリコンからなる半
導体基板１の表面に酸化シリコン膜からなるフィールド
絶縁膜２を設けている。フィールド絶縁膜２の下にｐ型
チャネルストッパ領域３を設けている。基板１の表面の
フィールド絶縁膜２で覆われていない部分がＭＩＳＦＥ
Ｔ等の半導体素子を設けるための素子領域である。ＭＩ
ＳＦＥＴは、多結晶シリコン膜からなるゲート電極４、
酸化シリコン膜からなるゲート絶縁膜５、ソース。

ドレイン領域であるｎ゛型半導体領域６からなる。

なお、ゲート電極４は多結晶シリコン膜に限定されるも
のではなく１例えば多結晶シリコン膜の上にＭｏ、Ｗ、
Ｔａ、Ｔ　ｉ等の高融点金属膜又はそのシリサイド膜を
設けた２層膜としてもよい。また、前記高露点金属膜又
はそのシリサイド膜のみでゲート電極４を構成してもよ
い。

チップ（基板ｌ）の周辺部には、基板１に所定電位、例
えば回路の接地電位Ｖｓｓである０［ｖ］を印加するた
めの導電層として用いるｎ゛型半導体領域６Ａを設けて
いる。ｎ４型半導体領域６Ａのさらに外側は、ウェハ状
態の基板１を個々のチップに分割するためのダイシング
領域（スクライブ領域ともいう）７である。ダイシング
領域７にもｎ゛型半導体領域６Ｂが形成されているが、
このｎ′″型半導体領域６ＢはＭＩＳＦＥＴのソース、
ドレイン領域であるｎ゛型半導体領域６の形成時に形成
されたものである。

ゲート電極４．フィールド絶縁膜２等の上にリンシリケ
ートガラス（ＰＳＧ）等からなる絶縁膜８を設けている
。ソース、ドレイン領域、すなわちｒｌ’型半導体領域
６の上のゲート絶ａ膜５及び絶縁膜８を選択的に除去し
て接続孔９を形成している。ソース、ドレイン領域であ
るｎ１型半導体領域６には前記接続孔９を通してアルミ
ニウム層からなる導電層ｌＯを接続している。この導電
層１゜はソース、ドレイン領域６に電源電位Ｖ　ｃ、　
ｃ、例えば５［■］または回路の接地電位Ｖｓｓ、例え
ば０［ｖ］を印加し、あるいはＭ　Ｉ　Ｓ　ＦＥＴ等の
半導体素子間を電気的に接続している。

製造工程の最終段階ではウェハ状態の基板１のｆｆｌ気
的動的動特性静特性を試験する。この試験は一般にプロ
ーブ検査と云われている。本実施例では前記プローブ検
査のために、アルミニウム層からなるプローブ検査用パ
ッドＩＯＰをチップ、すなわち基板１の外周部のフィー
ルド絶縁膜２の上に配置している。プローブ検査用パッ
ドＬＯＰは、ＭＴＳＦＥＴ等の半導体素子間を接続し、
また半導体素子間に所定電位を印加する導ｆｌｔ層１０
と同層のアルミニウム層からなる。プローブ検査用パッ
ドＩＯＰは、基板ｌに設けられるＭ　Ｉ　Ｓ　ＦＥＴ等
の半導体素子のうち最も外側の半導体素子と。

基板１に所定電位を印加するためのｎ゛型半導体領域６
Ａとの間のフィールド絶縁膜２の上に配置しである。プ
ローブ検査用パッドＬＯＰの膜厚は。

０．８［μｍｌ程度である。プローブ検査用パッドＩＯ
Ｐは、最外周部に設けたＭＩＳＦＥＴのソース、ドレイ
ン領域であるｎ゛型半導体領域６に接続孔９Ａを通して
接続している。

なお、第１図ではプローブ検査用パッドＩＯＰを第１層
目のアルミニウム層として図示しているが、プローブ検
査用パッドＬＯＰはメモリ、人出カバッファ、論理ゲー
ト、入出力アンプ等の内部回路を構成するＭ　Ｉ　Ｓ　
ＦＥＴ等の半導体素子間を接続しているアルミニウム配
線のうち、最上層のアルミニウム層配線と同層のアルミ
ニウム層からなる。

プローブ検査用パッドＬＯＰ及び導電層１０をプラズク
ＣＶＤによって形成した窒化シリコン膜からなる絶縁膜
１１が覆っている。絶縁膜１１の膜厚は１．１［μｍｌ
程度である。絶縁膜１１は基板１の最外周部であるダイ
シングエリア（スクライブエリア）７も覆っている。

絶縁膜１１のプローブ検査用パッドＬＯＰの上の部分を
選択的に除去して開口１２を形成している。この間口１
２の下の部分がプローブ検査用パッドＩＯＰである。開
口１２の下の部分すなわち、プローブ検査用パッドＬＯ
Ｐからソース、ドレイン領域であるｎ°型半導体領域６
に接続している部分までの導電ｙ？！ｊ１０Ａは、プロ
ーブ検査用パッド１０ＰとＭＩＳＦＥＴ間及び後述する
ボンディングパッド１５とを接続するための配線である
。なお、第１図に示しているプローブ検査用パッド１０
Ｐは、ソース、ドレイン領域であるｎ４型半導体領域に
接続しているが、複数段けであるプローブ検査用パッド
１０Ｐのうちの幾つかはＭＩＳＦＥＴのゲート電極４．
あるいは図示していない入力保護回路を構成している抵
抗素子、ダイオード形態に接続したクランプＭＩＳＦＥ
Ｔのｎ゛型半導体領域等に接続している。

絶ａｌｌ！５１１の上に例えばプラズマＣＶ　Ｉ）によ
る窒化シリコン膜からなる絶縁膜１３を設けている。

絶縁膜１３の膜厚は１．１　［μｍｌ程度である。

絶縁膜１３は、開口１２において絶、ｍａｉｌがら露出
しているプローブ検査用パッドＩＯＰの上面を覆ってい
る。

本実施例では絶縁膜１３を基板１のダイシングエリア７
の上にも設けている。したがって、ダイシングエリア７
は絶縁膜１１と絶縁膜１３とで覆れでいる。すなわち、
基板ｌの少なくとも上面には露出した部分がない。この
ため、後述するボンデングパッド１５に接続されるフィ
ンガー１７（第３図参照）が基板ｌとショートすること
がない。

半導体装置の外部電極であるボンディングパッド１５は
、窒化シリコン膜からなる絶縁膜１３上に下から順にチ
タン磨１５Ａ、銅層１５Ｂ、半ＥＨ層１５Ｃを積層して
構成しである。チタン層１５Ａはボンディングパッド１
５と窒化シリコン膜からなる絶縁膜１３との被着性を良
好にするためのものである。銅層１５Ｂは半田層１５Ｃ
とチタン層１５Ａとの異常反応を防止するためのもので
ある。半田層１５Ｃはボンディングパッド１５の耐腐蝕
性を向上するためのものである。なお、チタン層１５Ａ
と半田層１５Ｃの間に、前記銅層１５Ｂと異る導電層、
例えばパラジウム層を設けてもよい。ボンディングパッ
ド１５はチップ、すなゎ　　−ち基板ｌ上に設けられる
導電層のうち最上層の導電層である。このように、ボン
ディングパッド１５を、基板ｌ上の最上層の導電層とす
ることにより。

ボンディングパッド１５をプローブ検査後に基板１上の
任意の位置に配置することができる。

ボンディングパッド１５は、絶縁膜１１及び絶縁膜１３
の前記導電層１０Ａの端部の上の部分を選択的に除去し
てなる接続孔１４を通して、導電層１０Ａの上面に接続
している。したがって、ボンディングパッド１５は、導
電層１０Ａを通してプローブ検査用パッドＬＯＰに接続
している。また、ボンディングパッド１５は、導電層１
０Ａを通してノース、ドレイン領域であるｎ０型半導体
領域６に接続している。なお、前記のように、複数のプ
ローブ検査用パッドＬＯＰのうちの幾つかはＭ　Ｉ　Ｓ
　ＦＥＴのゲート電極４．入力保護回路を構成している
抵抗素子又はダイオード形態のクランプＭＩＳＦＥＴの
ぎ型半導体領域に接続している。

したがって、後述するように本実施例ではボンディング
パッド１５を６個設けているが、このうちの幾つかのボ
ンディングパッド１５をＭＩＳＦＥＴのゲート電極４、
抵抗素子、クランプＭＩ　５ＦＥＴのｎ゛型半導体領域
に接続することもできる。

一方、ボンディングパッド１５は側面及び上面が露出し
ている。すなわち、ボンディングパッド１５の上に保護
膜を設けていない。フィンガー１７（第３図参照）とボ
ンディングパッド１５との接続を容易にするためであり
、またＩＣカード全体の厚さをできるだけ薄くするため
である。

第２図に示すように、本実施例では、プローブ検査用パ
ッドＩＯＰはチップ、すなわち基板１の両側部に１８個
ずつ計３６個設けている。なお、プローブ検査用パッド
ｌＯＰの配置は、チップのの両側部に限定されない。例
えばプローブ検査用パッドＩＯＰは、チップｌの全周囲
、すなわちチップ１の４辺に沿って配置してもよい。ま
たプローブ検査用パッドＩＯＰの個数は３６個に限定さ
れない、３６個より多くともよく、少くともよい。

プローブ検査用パッド１ｏＰはその平面パターンが正方
形状をしている。−辺の長さは２００　［μｍ］程度で
ある。第１図に示したプローブ検査用パッドＩＯＰ上の
開口１２の平面パターンは、プローブ検査用パッド１ｏ
Ｐの平面パターンと同様に正方形状をしている。

一方、ボンディングパッド１５は、チップｌのアクティ
ブ領域、すなわちメモリ、論理回路、入出力アンプ、入
出力バッファ、デコーダ等を構成しているＭ　Ｉ　Ｓ　
ＦＥＴ等の半導体素子が設けである領域の上に構成しで
ある。このように、アクティブ領域の上にボンディング
パッド１５を構成することにより、ボンディングパッド
１５の平面パターンを大きくすることができる。本実施
例ではボンディングパッド１５を短径が１［ｍｍ１Ｐ１
度、長径が１．５　［ｍｍ１程度の長方形状にしている
。

すなわち、ボンディングパッド１５をプローブ検査用パ
ッドＬＯＰより大きくしている。したがって、フィンガ
ー１７（第３図参照）とボンディングパッド１５との合
せ余裕が大きくなるので、そのフィンガー１７とボンデ
ィングパッド１５との接続を容易に行うことができる。

また、フィンガー１７とボンディングバンド１５との接
若面積が増大するので、それらの接着の信頼性が向上す
る。

さらに、ボンディングパッド１５を前記のように大きく
したことにより、ボンディングパッド１５がｔｉｌｌす
ることがあってもボンディングパッド１５の断線を防止
することができる。したがって。

半導体装置の信頼性が向２］二している。

なお、ボンディングパッド１５の形状は長方形状に限定
されず、正方形状でもよくまたそれ以外の形状でもよい
。さらに、ボンディングパッド１５の大きさは前記の値
に限定さ九ない。

本実施例では、プローブ検査用パッド１０Ｐと別に、ボ
ンディングパッド１５を一つのチップについて６個設け
ている。これらの６個のボンディングパッド１５のそれ
ぞれは、３６個のプローブ検査用パッドＩＯＰのなかか
ら選択した６個のプローブ検査用パッド１０Ｐに導電層
１０Ａを通して接続している。なお、６個のボンディン
グパッド１５のレイアウトは種々変更することができる
。

例えば、第２図では、プローブ検査用パッド１０Ｐの列
を列方向としたとき、３個のボンディングパッド１５を
行方向に配置し、この行方向に配置した３個のボンディ
ングパッド１５を列方向に２行配置している。しかし、
列方向に３周配置し、この列方向に配置した３個のボン
ディングバンド１５を行方向に２列配置してもよい。す
なわち、一方のボンディングパッド１５の列と対向する
ボンディングパッド１５を３個としてもよい。

第２図では、ボンディングパッド１５の１部を横に突出
すように形成し、このボンディングバンド１５の突出た
部分を接続孔１４を通して導電層１０Ａに接続している
。しかし、ボンディングパッド１５を導電層１０Ａに接
続するために第２図のように、ボンディングパッド１５
の一部を突出させる必要はない。導電層１０Ａをボンデ
ィングパッド１５の下に入り込むように形成すればよい
。

導電層１０Ａは、接続孔１４の下からプローブ検査用パ
ッドＩＯＰの間までの部分を同一の幅で延在している。

導電層１０Ａは、既に述べたように、接続孔９Ａを通し
てＭＩＳＦＥＴ等の半導体素子に接続している。導電層
１０Ａの一端はプローブ検査用パッドＩＯＰと一体に形
成しである。導電ＦＦｊＩＯＡは、第１図に示した導電
ｆｆ１Ｏ，すなわち、ＭＩＳＦＥＴ間を接続するための
配線、あるいはＭ　Ｉ　Ｓ　ＦＥＴに電源電位Ｖｃｃ、
回路の接地電位Ｖｓｓを印加している導電層１ｏの間を
延在している。したがって、導電層１０Ａは絶縁膜８上
を延在している。導電層１０Ａは、ボンディングパッド
１５のレイアウト及びボンディングパッド１５をどのプ
ローブ検査用パッド１０Ｐ４：接続するかによって延在
するパターンが種々変更される。なお、第２図には第１
図に示した導ｉｔ層ｌＯを図示していない。

以上のように、ボンディングパッド１５をプローブ検査
用パッドｌＯＰの上層の導電層としたことにより、ボン
ディングパッド１５をチップ１上の任意の位置に配置す
ることができる。

ここで、チップｌに内蔵したＩＣカードの断面を第３図
に示す。

第３図において、１６はガラスエポキシからなるプリン
ト基板であり、チップ（基板１）を内蔵している。１７
は例えば銅合金からなるフィンガー（リード）であり、
このフィンガー１７によってチップ（基板ｌ）のボンデ
ィングパッド１５とプリント基板１７の電極１８とを接
続している。

フィンガー１７はチップｌのボンディングパッド１５の
全面に被着している。フィンガー１７の幅は、ボンディ
ングパッド１５と同様に１〜１．５［ｍｍ１程度の大き
なものである。このため、フィンガー１７は腐蝕によっ
て断線することがなく。

また抵抗値が著しく増加することもない。フィンガー１
７は例えばポリミドからなるテープ１９に被着して設け
である。２０は樹脂からなる表面材であり、この表面材
２０によってチップ１を封止している。

第２図を用いて説明し、たように、ボンディンクパッド
１５の位置を任意に変更できるようにしたことにより、
フィンガー１７の平面的なレイアウトすなわち配置を容
易に変更することができる。

次に、本実施例の主にプローブ検査用パッド１０Ｐとボ
ンディングパッド１５の製造方法を説明する。

第４図乃至第１３図は本実施例の製造工程におけるチッ
プ１のプローブ検査用パッドｌＯＰ及びボンディングパ
ッド１弓周辺の断面図である。

第４図に示すように、ｐ”型半導体基板ｌに周知の技術
によってフィールド絶縁膜２．Ｐ型チャネルストッパ領
域３を形成する。さらに１周知の技術によってゲート絶
ａ膜５、ゲート電極４．ソース、ドレイン領域であるｎ
゛型半導体領域６及び基板１に所定の電位を印加するた
めのぎ型半導体領域６Ａをそれぞれ形成する。半導体領
域６，６Ａの形成時にダイシングエリア（スクライブエ
リア）７にｎ°型半導体領域６Ｂが形成される。

次に、第５図に示すように１例えばＣＶＤによって基板
１上にＰＳＧ膜からなる絶縁膜８を形成する。本実施例
では、ダイシングエリア７における絶縁膜８をレジスト
膜を用いたエツチングによって選択的に除去している。

しかし、ダイシングエリア領域７の絶縁膜８を必ずしも
除去する必要はない。次に、ソース、ドレイン領域であ
るｎ１型半導体領域６上の絶縁膜８をエツチングによっ
て選択的に除去して接続孔９，９Ａを形成する。エツチ
ング液は１例えばＩ（ＦとＮ１（４Ｆを用いる。

また、エツチングにはレジストからなるマスクを用いる
。このマスクはエツチングの後に除去する。

次に１例えばスパッタによって基板ｌ上の全面にアルミ
ニウム層を形成し、このアルミニウム層をレジストマス
クを用いた例えばウェットエツチングによって選択的に
除去してプローブ検査用パッド１０Ｐ及び導電層１０．
ＩＯＡを形成する。４電層１０Ａはプローブ検査用パッ
ドＩＯＰ及びボンディングパッド１５をｎ゛型半導体領
域６に接続するためのものである。導電ｆｉｌＯＡの平
面パターンは第２図に示している。導電ＪＷＩＯＡは３
６個のプローブ検査用パッドＩＯＰのなから選択した６
個のプローブ検査用パッドＩＯＰと一体に形成する。導
電ＦａｌＯＡは、信号配線あるいは電源配線である導電
層１０の間を延在するパターンに形成する。前記アルミ
ニウム層の膜厚は、０．８［μｍ］程度にする。エツチ
ング液としては例えば、ｌ１３ＰＯ４−＋ＣＨ３Ｃ０Ｏ
Ｈ＋ＨＮＯ３を用いる。プローブ検査用パッドＩＯＰは
、既に述べたようにチップｌの周辺部のフィールド絶縁
膜２の上部に形成する。

次に、第６図に示すように、例えばプラズマＣＶＤによ
って基板ｌ上に窒化シリコン膜からなる絶ａ１１！、！
１１を形成する。膜厚は１．１　［μｍ］程度にする。

絶縁膜１１はダイシングエリア（スクライブエリアとも
いう）７も覆っている。すなわち１本実施例では、基板
１に絶縁膜１１から露出している上面がない。次に、エ
ツチングガスとして例えばＣＦ４を用いたプラズマエツ
チングによって、プローブ検査用パッドＩＯＰの上の絶
縁膜１１を選択的に除去して開口１２を形成する。開口
１２は全てのプローブ検査用パッド１０Ｐに対して設け
る。前記エツチングにはレジスト膜をマスクとして用い
、このレジストマスクはエツチングの後に除去する。開
口１２の平面パターンは、第２図に示したプローブ検査
用パッドＩＯＰと同様に正方形状をしている。また、開
口１２の一辺の長さは、プローブ検査用パッドｌＯＰと
同様に２００［μｍ］程度である。

次に、第７図に示すように、プローブ検査用パッドＩＯ
Ｐの開口１２から露出している表面にテスター（図示し
ていない）のプローブＰを押し当ててプローブ検査を実
施する。プローブ検査用パッド１０Ｐは、本実施例では
第２図に示したように、基板ｌの両側部に１８個づつ、
計３６個設けている。この３６個全てのプローブ検査用
パッドｌＯＰにプローブＰが当てられる。

次に、第８図に示すように１例えばプラズマＣＶＤよっ
て基板ｌ上の全面に窒化シリコン膜からなる絶縁膜１３
を形成する。プローブ検査用パッドＩＯＰの開口１２か
ら露出していた上面は絶縁膜１３によって覆われる。絶
縁膜１３の膜厚は１゜ｌ［μｍ］程度にする。絶縁膜１
３をダイシングエリア７の」一部にも形成している。

次に、第９図に示すように、例えばプラズマエツチング
によって導電層１０Ａの例えば端部の上のの絶縁膜１１
及び１３を選択的に除去して接続孔１４を形成する。エ
ツチングはレジスト膜をマスクとして用いる。エツチン
グのマスクはエツチング後除去する。

次に、第１０図に示すように、例えばスパッタによって
基板１上の全面にチタン層１５Ａを形成し、さらに例え
ばスパッタによって基板１上の全面に銅層１５Ｂを形成
する。なお、銅ＷＪ１５Ｂはパラジウム層（Ｐｄ）とし
てもよい。チタン層１５Ａ及び銅層１５Ｂは、接続孔１
４を通して導電層１０Ａに接続している。

次に、第１１図に示すように、第２図に示したボンディ
ングパッド１５のパターンに開口２１したレジス１−マ
スク２２を基板１上の全面に形成する。したがって、銅
層１５Ｂは開口２１のパターンの部分が露出している。

前記間口２１はボンディングパッド１５の個数と同数、
すなわち６個形成する。また、間口２１の平面パターン
はボンディングパッド１５と同様に大きなものである。

本実施例では、接続孔１４の上のチタン層１５Ａ及び銅
ＷＪ１５Ｂもボンディングパッド１５の一部となるため
、開口２１は接続孔１４の上の銅層１５Ａが露出するパ
ターンとなっている。

次に、第１２図に示すように、レジストマスク２２の開
口２１から露出している銅層１５Ｂの上面にメッキによ
って半田層１５Ｃを形成する。半田層１５Ｃの平面パタ
ーンは開口２１のパターン。

すなわち第２図に示したボンディングパッド１５の平面
パターンに形成される。

次に、第１３図に示すように、第１１図及び第１２図に
示したレジス１−マスク２２を除去して。

そのレジストマスク２２によって覆われていた銅層１５
Ｂを露出させる。次に、半田Ｍ１５Ｃをエツチングのマ
スクとして、半田［１，５Ｃから露出している鋼層１５
Ｂをエツチングによって除去する。このエツチングによ
ってチタン層１５Ａのボンディングパッド１５として使
用する以外の部分が露出する。このチタン層１５Ａの露
出した部分を、半田層１５Ｃをマスクとしたエツチング
によって除去する。銅層１５Ｂ及びチタン層１５Ａのパ
ターニング終了とともにボンディングパッド１５が完成
する。前記のように、銅層１５Ｂ及びチタン層１５Ａは
半田層１５Ｇに対してセルファラインで形成している。

ボンディングパッド１５をＭ　ｒ　Ｓ　ＦＥＴ等の半導
体素子が設けられているアクティブエリアの上に形成し
ていることにより、−辺が１〜１．５［ｍｍ］程度の大
きなボンディングパッド１５を形成することができる。

〔実施例■〕 第１４図は実施例■の主にボンディングパッド１５を示
したチップ１の断面図であり、第１５図は前記チップｌ
の平面図である。

実施例■は、ボンディング時にボンディングパッド１５
の周辺に応力が集中するのを防止したものである。

第１４図に示すように、実施例Ｉと同様に、　ｐ−型単
結晶シリコン層からなる基板１にフィールド絶縁膜２、
ｐ型チャネルストッパ領域３．ゲート電ｗＡ４、ゲート
絶縁膜５、ｎ°型半導体領域６．６Ａ、６Ｂ１例えばＰ
ＳＧからなる絶縁膜８、アルミニウム層からなる導電層
１０、ＩＯＡ及びプローブ検査用パッドＩＯＰを設けて
いる。絶縁膜１１．１３．開口１２．接続孔１４も実施
例■と同様のものである。

本実施例のボンディングパッド１５は、絶縁膜１３上に
下からチタン層１５Ａ、銅層１５Ｂ、半田層１５Ｃを積
層し、さらに半田層１５Ｃの周囲を囲むように銅層１５
Ｂの上に設けたチタン層１５Ｄとで構成している。チタ
ン層１５Ａはボンディングパッド１５全体と絶縁膜１３
との被着性を良好なものとするためのものであって、特
にチタン層１５Ａに限定されるものではない。銅層１５
Ｂはチタン層１５Ａと半田層１５Ｃとの異常反応を防止
するためのものであって特に銅層１５１３に限定される
ものではなく、パラジウム層であってもよい。半田層１
５Ｃは本実施例のボンデングバッド１５が露出したまま
の状態でフィンガー１７に接続されるため、耐腐蝕性の
良好なものであればよい。上層のチタン層１５Ｄは、フ
ィンガー１７の接続時にボンディングパッド１５に加え
られる応力がボンディングパッド１５の周囲、すなわち
エツジ部に集中するのを防止するためのものである。す
なわち、フィンガ−１７接続時の応力が下層のチタン層
１５Ａのエツジ部に集中することなくチタン［１５Ａの
底面の略全面に分散するようにするためのものである。

したがって、半田層１５Ｇを囲む金属は、チタン層１５
Ｄに限定されるものではなく、下層のチタン層１５Ａと
半田層１５Ｃとの間に設けた金属（本実施例では銅層１
５Ｂ）との接着性が良好なものであればよい、第１４図
に示すように、半田層１５Ｃは、上層のチタン層１５Ｄ
より厚い膜厚を有している。少なくとも、フィンガー１
７を接続する以前の状態では、半田層１５Ｃの方がチタ
ン層１５Ｄより厚い。

下地のチタン層１５Ａは接続孔１４を通して導電Ｊ！！
ＦＩＯＡの上面に接続している。また、銅層１５Ｂ及び
上層のチタン層１５０は接続孔１４内を埋込むように設
けである。

本実施例のボンディングパッド１５の平面パターンは第
１５図に示すように、短径が１　［ｍｍ１程度、長径が
１．５　［ｍｍ１程度の長方形状をしている。なお、ボ
ンディングパッド１５の平面パターンは長方形状に限定
されず、またボンディングパッド１５の平面における一
辺の長は限定されない。下層のチタン層１５Ａ及びその
上の銅層１５Ｂの平面パターンは同様である。また、半
田層１５Ｇはその周辺がチタン層１５０で囲まれている
ため、チタン層１５Ｄの幅に相当するだけ下層のチタン
層１５Ａ及び銅層１５Ｂより小さくなっている。半田層
１５Ｃの平面パターンは第１５図に示すように、長方形
状をしている。しかし、半田層１５Ｃの平面パターンは
長方形状に限定されない。上層のチタン層ＬＳＤは、半
田層１５Ｃを囲む構造となっているため、その平面パタ
ーンはリング状をしている。

次に、本実施例のボンディングパッド１５の製造方法を
説明する。

第１６図乃至第２１図は本実施例の製造工程におけるチ
ップｌの断面図または平面図である。

第１６図に示すように、実施例Ｉと同様に、Ｐ−型基板
ｌ上にフィールド絶縁膜２、ｐ型チャネルストッパ領域
３、ゲート絶縁膜５、ゲート電極４、絶縁膜８、接続孔
９．９Ａ、導電層１０．１０Ａ。

プローブ検査用パッドｌＯＰ、絶縁膜１１．絶縁膜１３
を形成する１次に、導電層１０Ａの例えば端部の上の絶
ａ膜１１．１３をドライエツチング等によって選択的に
除去して接続孔１４を形成する。前記エツチングにはレ
ジスト膜からなるマスクを用いる。このマスクはエツチ
ングの後に除去する。

次に１例えばスパッタによって基板１の全面にチタン層
１５Ａを形成する。チタン層１５Ａは接続孔１４を通し
て導゛電層１０Ａの上面に接続している。次に、前記チ
タン層１５Ａと同様に、基板１上の全面に銅層１５Ｂ、
チタン１５Ｄを順に積層する。

次に、第１８図に示すように、上層のチタン層１５Ｄの
上にボンディングパッド１５と同一パターン（第１５図
参照）のレジストマスク２３をボンディングパッド１５
が設けられる部分に形成する。レジストマスク２３はボ
ンディングパッド１５と同数、すなわち本実施例では６
個形成する。

次に、まずレジストマスク２３から露出している上層の
チタン層１５０をエツチングによって除去する。さらに
、レジストマスク２３から露出している銅層１５Ｂ、下
層のチタン層１５Ａを順にエツチングする。このエツチ
ングの後にレジストマスク２３を除去する。

次に、第１９図に示すように、基板ｌ上に新なレジスト
マスク２４を形成する。このマスク２４の平面パターン
を第２０図に示している。マスク２４は半田層１５Ｇが
設けられる部分のチタン層１５Ｄが露出するように開口
２５したパターンに形成する。したがって、マスク２４
は残存している上層のチタン層１５０のうち、半田層１
５Ｃを囲むリングとなる部分を露出しないパターンにす
る。開口２５はボンディングパッド１５と同数。

すなわち６個形成する。次に、上層のチタン層１５Ｄの
うち開口２５から露出している部分をエツチングによっ
て除去する。このエツチングによって銅層１５Ｂが露出
する。

次に、第２１図に示すように、開口２５から露出してい
る銅層１５Ｂの上にメッキによって半田層１５Ｃを形成
する。半導体層１５Ｃは上層のチタン層１５Ｄより厚く
形成する。半田層１５Ｃを形成した後にレジストマスク
２４を除去する。

次に、第２２図に示すように、テープ１９に被着してい
るフィンガー１７を例えば熱圧着によって半田層１５Ｃ
の上面に接続する。この接続時の応力が絶縁膜１３．さ
らにその下の絶縁膜１１に加わるが、半田層１５Ｇの周
囲をチタン層１５０によって囲っているため、前記応力
は下層のチタン層１５Ａの略全面に分散される。すなわ
ち、フィンガ−１７接続時の応力が下層のチタン層１５
Ａの周辺、すなわちエツジ部に集中することがない、し
たがって、フィンガ−１７接続時に絶縁膜１３あるいは
その下の絶縁膜１１にクラック等が生じることがない。

また、ボンディングパッド１５の下のＭＩＳＦＥＴ等の
半導体素子に応力が集中することがないので、半導体素
子の破壊あるいは劣化を防止することができる。

［実施例■］ 第２３図乃至第２９図は実施例■の製造工程におけるチ
ップｌの断面図である。

実施例ｍは、プローブ検査後にプローブ検査用パッドＬ
ＯＰを除去して、プローブ検査用パッド１０Ｐとボンデ
ィングパッド１５とのショートを防止するものである。

第２３図に示すように、実施例Ｉと同様に、基板１にフ
ィールド絶縁膜２．Ｐ型チャネルストッパ領域３．ゲー
ト電極５、ゲート絶縁膜４．ｎ°型半導体領域６．６Ａ
、６Ｂ、ＰＳＧからなる絶縁膜８．導電層１０．ＩＯＡ
、プローブ検査用パッドＬＯＰ、接続孔９．９Ａ、窒化
シリコン膜からなる絶、ＩＩ［１１を形成する７次に、
全てのプローブ検査用パッドＩＯＰの上の絶縁膜１１を
エツチングによって選択的に除去して開口１２を形成す
る。

ここで、チップ１の平面を第２４図に示す、なお、第２
４図は主にプローブ検査用パッドＩＯＰと導電層１０Ａ
とを示したものであって、それ以外のものは図示してい
ない。導電ＷＩＯＡは、半導体素子間を接続する導電層
１０あるいは電源配線等の間を延在している。

次に、第２５図に示すように、テスタ（図示していない
）のプローブＰを開口１２を通してプローブ検査用パッ
ドＬＯＰの上面に当ててプローブ検査を実施する。プロ
ーブＰはプローブ検査用パッドＩＯＰと同数個設けてあ
り、それぞれのプローブ検査用パッドＩＯＰに同時に当
てられる。したがって、プローブＰはプローブ検査用パ
ッド１０Ｐとの接触不良を防止するために所定の圧力で
押当てられる。このため、図示していないがプローブ検
査用パッドＩＯＰのプローブＰが当てられた部分は窪む
反面その周辺は大きく盛り上る。

プローブ検査終了後に第２６図に示すように。

全てのプローブ検査用パッドＬＯＰの開口１２がら露出
している部分をエツチングによって除去する。絶縁膜１
１がエツチングのマスクとなる。このため、導電ＷＩＯ
Ａはエツチングされない。プローブ検査用パッドＩＯＰ
を除去したことにより、テスタのプローブＰをプローブ
検査用パッド１０Ｐに当てた際にそのプローブ検査用パ
ッドＩＯＰの盛り上った部分は消失する。

次に、第２７図に示すように５例えばプラズマＣＶＤに
よって基板ｌ上の全面に窒化シリコン膜からなる絶縁膜
１３を形成する。絶縁膜１３の膜厚は１．１　［μｍ］
程度にする。プローブ検査用パッドＬＯＰの露出してい
た断面は絶縁膜１３によって覆われる。

次に、第２８図に示すように、導電層１０Ａの例えば端
部の上の絶縁膜１１及び１３をエツチングによって選択
的に除去して接続孔１４を形成する。エツチングにはレ
ジスト膜からなるマスクを用いる。このマスクはエツチ
ングの後に除去する。

次に、実施例Ｉと同様に絶縁膜１３上にチタン層１５Ａ
、銅層１５Ｂ、半田層１５Ｃからなるボンディングパッ
ド１５を形成する。ボンディングパノ１５は接続孔１４
を通して導電層１０Ａに接続している。

ここでチップ１の平面を第２９図に示す。プローブ検査
用パッドＩＯＰは先にのエツチング工程で除去しである
。なお、第２９図は主にボンディングパッド１５及び導
電層１０Ａを示したものである。

ボンディングパッド１５を形成した後に、ダイシングを
行ない、この後第３図に示したフィングガー１７を例え
ば熱圧着によってボンディングパッド１５の上面、すな
わち半田層１５Ｃに接続する。このフィンガー１７の接
続時に、フィンガー１７及びテープ１９は柔軟にできて
いるため、フィンガー１７が垂下ることかある。一方、
既に述べたように、プローブ検査用パッドＩＯＰはプロ
ーブ検査時に当てられたプローブＰによって大きく変形
する。すなわち、大きな凹凸を呈するようになる。この
ため、プローブ検査用パッド１０Ｐの突出た部分は、絶
縁膜１１及び１３から露出してしまう。このため、ボン
ディングパッド１５とこれが接続されるべきでないプロ
ーブ検査用パッドＬＯＰとがフィンガー１７によってシ
ョートすることがある。しかし１本実施例ではプローブ
検査用パッドＩＯＰを除去しているので、前記のように
ボンディングパッド１５とプローブ検査用パッド１０Ｐ
とがショートすることがない。

なお、実施例■におけるプローブ検査用パッド１０Ｐも
本実施例と同様に、プローブ検査前に除去してもよい。

さらに、実施例Ｉ〜実施例■において、プローブ検査用
パッド１０Ｐとボンディングパッド１５との間の絶縁膜
１１．１３を窒化シリコン膜としたが、ポリミド等の塗
布膜を用いてもよい。すなわち、絶縁膜１１をポリミド
を塗布することによって形成し、この上に窒化シリコン
膜からなる絶縁膜１３を設けてもよい。あるいは、絶縁
膜１１は窒化シリコン膜とし、絶縁膜１３をポリミドを
塗布することによって形成してもよい。このように、ボ
ンディングパッド１５の下に塗布膜を用いることにより
、ボンディングパッド１５上面の平担性を向上すること
ができる。

本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）、ボンディングパッドを耐腐蝕性の良好な導電性
材料で形成したことにより、ボンディングパッドが腐蝕
によって断線あるいは細くなることがなく、またボンデ
ィングパッドとフィンガーとの接続が劣化することがな
いので、半導体装置の電気的信頼性の向上を図ることが
できる。

（２）、前記（１）により、ボンディングパッドを覆う
保護膜が不要となるので、チップの底面からフィンガー
の上面までの高さを低くしてＩＣカードの厚さを薄くす
ることができる。

（３）６ボンデイングパツドをプローブ検査用パッドよ
り上層の導電層としたことにより、プローブ検査後にボ
ンディングパッドを形成することができるので、ボンデ
ィングパッドを基板上の任意の位置に配置することがで
きる。すなわち、ボンディングパッドの配置の自由度を
大きくすることができる。

（４）、前記（３）により、ボンディングパッドをＭＩ
ＳＦＥＴ等の半導体素子が設けられるいわゆるアクティ
ブ領域の上に形成することができるので、ボンディング
パッドを大きなものにすることができる。

（５）、ボンディングパッドの構成要素である半田層を
囲むように金属層（チタン層）を設けたことにより、フ
ィンガー接続時の応力がボンディングパッドの周辺、す
なわちエツジ部に集中することがないので、ボンディン
グパッド下の絶縁膜あるいは半導体素子にダメージが加
わるのを防止して半導体装置の信頼性の向上が図れる。

（６）、プローブ検査後にプローブ検査用パッドを除去
したことにより、ボンディングパッドとそれが接続され
るべきでないプローブ検査用パッドとがショートするこ
とがなくなるので、半導体装置の電気的信頼性の向上を
図ることができる。

（７）、プローブ検査用パッドをチップ周辺のフィール
ド絶縁膜上に配置したことにより、テスタのプローブに
よるダメージがＭ　Ｉ　Ｓ　ＦＥＴ等の半導体素子に加
ることかないので、プローブ検査及び半導体装置の信頼
性の向上を図ることができる。

以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

外部電極をプローブ検査用電極と別に形成することによ
り、耐腐蝕性の優れた材料を用いることができるので信
頼性を向上できる。

【図面の簡単な説明】

第１図乃至第１３図は実施例Ｉのチップの平面図または
断面図、 第１４図乃至第２２図は実施例Ｈのチップの平面図また
は断面図、 第１５図乃至第２９図は実施例■のチップの下面図また
は断面図である。 １・・・基板、２・・・フィールド絶縁膜、３・・・チ
ャネルストッパ、４・・・グーｌ−電極、５・ゲート絶
縁膜、６．６Ａ、６Ｂ・・・半導体領域、７・・ダイシ
ングエリア、８．１１．１３・・・絶縁膜、９．９Ａ、
１４・・・接続孔、１０、ＩＯＡ・・・導電層、ＬＯＰ
　・プローブ検査用パッド、１２．２１．２５・・・開
０．１５．１５Ａ、ＩＳＢ、１５Ｃ，１５Ｄ・・・ボン
ディングパッド、１６・・・プリント基板、１７・・・
フィンガー、１８・・・プリント基板の電極、１９山テ
ープ、２０・・・表面材、２２．２３．２４・・・レジ
ストマスク。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に測定用電極と、該測定用電極と異る
   導電性材料からなる外部電極とを設けたことを特徴とす
   る半導体装置。 ２、前記測定用電極は半導体素子の動特性及び静特性を
   試験するプローブ検査用パッドであり、前記外部電極は
   ボンディングパッドであることを特徴とする特許請求の
   範囲第１項記載の半導体装置。 ３、前記外部電極は前記測定用電極より上層の導電層か
   らなることを特徴とする特許請求の範囲第１項記載の半
   導体装置。 ４、前記測定用電極はアルミニウム層からなり、前記外
   部電極は少くとも、チタン層の上に銅層又はパラジウム
   層を設け、該銅層又はパラジウム層の上に半田層を設け
   た３層膜からなることを特徴とする特許請求の範囲第１
   記載の半導体装置。 ５、前記外部電極は順次第１チタン層、銅層又はパラジ
   ウム層、半田層を積層し、さらに第２チタン層を、前記
   半田層を囲むように前記銅層又はパラジウム層の上に設
   けたことを特徴とする特許請求の範囲第１項または第４
   項記載の半導体装置。 ６、前記外部電極の個数は測定用電極の個数より少く、
   それら複数の外部電極を複数の測定用電極の内から選択
   した幾つかの測定用電極に接続したことを特徴とする特
   許請求の範囲第１項または第４項記載の半導体装置。 ７、前記測定用電極はチップの周辺のフィールド絶縁膜
   の上部に設けてあり、前記外部電極はＭＩＳＦＥＴ等の
   半導体素子の上部に設けてあることを特徴とする特許請
   求の範囲第１項または第４項記載の半導体装置。 ８、前記測定用電極をプローブ検査用の後に除去するこ
   とを特徴とする特許請求の範囲第１項または第４項記載
   の半導体装置。